KR930006840B1

KR930006840B1 - 다이나믹 반도체 기억장치

Info

Publication number: KR930006840B1
Application number: KR1019890016103A
Authority: KR
Inventors: 다이사부로 다카시마; 유키히토 오와키; 겐지 츠치다
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-11-07
Filing date: 1989-11-07
Publication date: 1993-07-24
Also published as: KR900008524A

Abstract

내용 없음.

Description

다이나믹 반도체 기억장치

제1도(a)는 본 발명의 제1실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃에 대한 등가회로도.

제1도(b)는 다이나믹 반도체기억장치의 메모리셀에 대한 등가회로도.

제2도는 제1도(a)에 도시된 감지증폭기의 레이아웃을 나타낸 평면도.

제3도는 제1도(a)에 도시된 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃을 설명하는 도면.

제4도는 본 발명의 제2실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃에 대한 등가회로도.

제5도는 제4도에 도시된 감지증폭기의 레이아웃을 나타낸 평면도.

제6도는 본 발명의 제3실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃에 대한 등가회로도.

제7도는 제6도에 도시된 다이나믹 반도체기억장치의 레이아웃을 나타낸 평면도.

제8도는 본 발명의 제4실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭의 레이아웃에 대한 등가회로도.

제9도는 제8도에 도시된 다이나믹 반도체기억장치의 레이아웃을 나타낸 평면도.

제10도는 본 발명의 제5실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃에 대한 등가회로도.

제11도는 제10도에 도시된 다이나믹 반도체기억장치의 레이아웃을 나타낸 평면도.

제12도는 본 발명의 제6실시예에 따른 다이나믹 반도체기억장치에 구성된 감지증폭기의 레이아웃에 대한 등가회로도.

제13도는 제12도에 도시된 다이나믹 반도체기억장치의 레이아웃을 나타낸 평면도.

제14도는 본 발명에 관련되는 코어회로의 구성을 나타낸 회로도.

제15도는 제14도에 도시된 코어회로의 동작을 설명하기 위한 타이밍차트.

제16도는 본 발명에 관련되는 코어회로의 다른 구성을 나타낸 회로도.

제17도는 제16도에 도시된 코어회로의 동작을 설명하기 위한 타이밍차트.

제18도는 본 발명의 제7실시예에 따른 다이나믹 반도체기억장치의 코어회로에 대한 구성을 나타낸 도면.

제19도는 제18도에 도시된 감지증폭기의 등가회로도.

제20(a)는 제18도에 도시된 감지증폭기의 레이아웃을 나타낸 평면도.

제20(b)는 제20(a)에 도시된 감지증폭기의 단면도.

제21도는 본 발명의 제8실시예에 따른 다이나믹 반도체기억장치의 코어회로에 대한 구성을 나타낸 도면.

제22도는 제21도에 도시된 감지증폭기의 등가회로도.

제23도는 제22도에 도시된 감지증폭기의 레이아웃을 나타낸 평면도.

제24도는 본 발명의 제9실시예에 따른 다이나믹 반도체기억장치의 코어회로에 대한 구성을 나타낸 도면.

제25도는 제24도에 도시된 감지증폭기의 등가회로도.

제26도는 제25도에 도시된 감지증폭기의 레이아웃을 나타낸 평면도.

제27도는 본 발명의 제10실시예에 따른 다이나믹 반도체기억장치의 코어회로에 대한 구성을 나타낸 도면.

제28도는 제21도에 도시된 다수의 메모리셀 어레이의 레이아웃 구조를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 감지증폭기 활성화회로 2 : 제어선

7 : 메모리셀 어레이 11₁~11₄: 부셀어레이

12₁~12₂: NMOS 감지증폭기 13₁~13₂: PMOS 감지증폭기

23 : n형 웰 24₁~24₂: NMOS 감지증폭기

25₁~25₂: PMOS 감지증폭기

: 비트선

[산업상의 이용분야]

본 발명은 다이나믹 반도체기억장치에 관한 것으로, 특히 비트선과 감지증폭기의 레이아웃을 개선시킨 다이나믹 반도체기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

1개의 트랜지스터와 1개의 캐패시터로 구성된 메모리셀을 갖추어 이루어지는 다이나믹 반도체기억장치(dRAM)에 있어서는 메모리셀 구조의 개량과 미세화기법의 진보에 따라 집적도가 현저하게 증대되고 있고, 이러한 dRAM의 메모리셀 어레이로부터 데이터를 독출하는 경우에는 데이터가 쌍으로 이루어진 비트선을 통해 감지증폭기에 공급되어 그 감지증폭기에서 증폭된 다음 해당 기억장치로부터 출력되도록 되어 있다.

여기서, 현재에는 다수의 제조업체가 16M비트 dRAM을 경쟁적으로 개발하고 있고, 이 경우 dRAM은 메모리셀의 크기라던지 비트선폭, 비트선의 피치(pitch)를 극단적으로 미소하게 함으로써 고집적화를 실현하고 있으며, 감지증폭기에 포함되는 능동소자 또는 MOS 트랜지스터는 소자특성이라던지 필요한 처리정밀도를 확보해야만 하므로 그 크기의 축소가 제한되고 있는바, 이러한 소자크기의 축소에 대한 제한에 따라 비트선쌍과 접속되는 감지증폭기의 레이아웃의 곤란하게 된다.

여기서, 통상의 감지증폭기는 비트선쌍사이에 다수의 MOS 트랜지스터가 접속된 플립플롭형태로 구성되어 있고, 2개의 MOS 트랜지스터의 소오스 공통접속점은 제어선을 통해 감지증폭기 활성화회로에 접속되어 있으며, 이러한 감지증폭기를 동작시키기 위해서는 활성화모드시 제어선을 통해 소오스전위를 제어하게 된다.

일반적으로, 비트선쌍에 대해 접속되는 감지증폭기는 2가지 형태의 감지증폭기, 즉 N채널 MOS 트랜지스터를 사용하는 감지증폭기(NMOS 감지증폭기)와 P채널 MOS 트랜지스터를 사용하는 감지증폭기(PMOS 감지증폭기)를 조합시킴으로써 구성되어 있고, 그중 NMOS 감지증폭기는 비트선쌍사이의 미소전위차, 즉 저전위를 증폭하는 반면, PMOS 감지증폭기는 증폭된 전위차를 최대진폭, 즉 고전위로 증폭하도록 되어 있는데, 이러한 형태의 NMOS 및 PMOS 감지증폭기는 1쌍의 MOS 트랜지스터를 사용하는 플립플롭에 의해 상호 동일한 형태로 구성되어 있다.

그리고, 통상적인 dRAM의 레이아웃에 있어서 1쌍의 비트선에 대해 1개의 MOS 트랜지스터가 배치되어 있는데, 이러한 구성에서 비트선폭과 비트선의 피치가, 예컨대 0.5㎛정도로 극히 미세한 경우 Se에 대한 MOS 트랜지스터의 크기와 접속영역을 대응적으로 극히 미소하게 해야 하지만, 상기한 이유에 의해 크기나 접속영역의 축소에는 소자의 특성이라든지 필요한 처리정밀도를 보증하기 위해 제한되고 있다.

또, 감지증폭기가 다수개로 분할되어 설치된 분할감지증폭기 시스템이 소개되어 있는데, 이 시스템에서는 PMOS 감지증폭기를 2개의 그룹으로 분할하기 위해 1개의 메모리셀 어레이에 대해 2개의 n형 웰이 소비되며, 특히 대용량 dRAM인 경우에는 메모리셀 어레이를 비트선 방향에 따라 8~16블럭으로 분할할 필요가 있다. 이에 따라, 분할된 각 셀어레이마다 2개의 n형 웰을 사용해야 하므로 집적도의 향상이 방해받게 되므로 종래 dRAM의 감지증폭기에 대한 레이아웃은 집적도의 향상을 더욱 개선시킬 수 없게 된다는 문제가 있다.

[발명의 목적]

본 발명은 상기한 종래 기술상의 문제점을 해결하기 위해 이루어진 것으로, 능동소자에 대한 필요영역과 접속영역을 확보해주면서 고집적도를 실현할 수 있는 다이나믹 반도체기억장치를 제공함에 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명은, 감지증폭기를 비트선 방향을 따라 독립적으로 배열하면서 다수의 비트선쌍에 대해 1개의 MOS 트랜지스터를 배치한 것에 특징이 있다.

이러한 구성에 의하면, 1개의 감지증폭기가 다수의 비트선쌍에 대해 배치되므로 비트선폭과 비트선피치가 극단적으로 미세해지게 되어, 특히 감지증폭기의 MOS 트랜지스터의 접속영역에 대한 설계상의 제한을 완화시킨 상태에서 설계할 수 있게 되므로 고집적도의 dRAM을 용이하게 제조할 수 있게 된다.

또, 본 발명의 다른 관점에 따르면 제1도전형 채널MOS 트랜지스터로 이루어진 제2감지증폭기군이 메모리셀 어레이의 분할에 의해 얻어지는 다수의 부메모리셀 어레이내의 다수의 비트선쌍에 대해 제공되고, 상기 다수의 비트선쌍이 각 부메모리셀 어레이의 양측으로부터 교번적으로 인출되며, 상기 제1감지증폭기군은 각 메모리셀 어레이의 일측에 배치되는 제1부감지증폭기군과 상기 각 메모리셀 어레이의 다른측에 배치되는 제2부감지증폭기근으로 분할되고, 상기 제2감지증복기군은 각 메모리셀 어레이의 내부 또는 일측에 위치하는 제1도전형의 웰에 모두 배치되는 제1,제2부감지증폭기군으로 분할되어 구성된 것을 특징으로 한다.

이러한 다이나믹 반도체기억장치(dRAM)에 따르면, 메모리셀 어레이의 일측으로부터 다수의 비트선쌍이 인출되는 단일의 감지증폭기 시스템에 비해 설계규칙이 완화되어 일측에 단일의 감지증폭기군을 배치할 수 있게 되고, 또 메모리셀의 양측으로부터 교변적으로 다수의 비트선쌍이 인출되는 분할감지증폭기 시스템와 유사하게 메모리셀 어레이의 양측에 2개의 감지증폭기군을 배치할 수 있게 되어 코어회로(Core回路)의 설계에 대한 설계규칙을 대폭적으로 완화시킬 수 있게 된다.

더욱이 웰에 의해 분리시킬 필요가 있는 감지증폭기군은 하나의 웰에 모두 형성할 수 있기 때문에 필요한 웰의 수를 감소시킬 수 있어 칩영역을 효과적으로 이용할 수 있으므로 대용량 dRAM을 실현할 수 있게 된다.

[실시예]

이하, 본 발명에 따른 dRAM에 대해 예시도면을 참조해서 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 dRAM을 나타낸 도면으로, 이 제1도의 dRAM은 감지증폭기 활성화회로(1)와, 다수의 비트선(BL1, BL1, BL2, BL2, …)에 접속되면서 다수의 제어선(2)을 매개로 상기 감지증폭기 활성화회로(1)에 접속되는 다수의 감지증폭기(예컨대, SA1~SA4) 및, 다수의 메모리셀(8)로 구성되면서 각각 비트선(BL1,

, …)에 접속되는 메모리셀 어레이(7)를 포함하여 구성되어 있고, 상기 플립 플롭형 다이나믹 감지증폭기(SA1~SA4)는 비트선이 연장되는 방향, 즉 비트선 방향으로 평행하게 배치되어 있다. 또, 상기 메모리셀(8)은 제1도(B)에 도시된 바와 같이 워드선(WL)에 게이트가 접속되어 있으면서 플레이트전압(Vp)이 인가되는 MOS 트랜지스터(Q)와 MOS 캐패시터(C)로 구성되어 있다. 그리고, 상기 감지증폭기(SA1)는 비트선(BL1,

)에 각 게이트가 접속된 1쌍의 MOS 트랜지스터(Q11,Q12)로 구성되고, 상기 감지증폭기(SA2)는 비트선(BL2,

)에 각 게이트가 접속된 1쌍의 MOS 트랜지스터(Q21, Q22)로 구성되며, 상기 각 감지증폭기(SA1,SA2)에 구비된 MOS 트랜지스터 소오스와 드레인 접속을 선택적으로 변환시킬 수 있다. 또한, 이와 유사하게 1쌍의 비트선(BL3,

)에 접속된 감지증폭기(SA3)를 형성하는 1쌍의 MOS 트랜지스터(Q31,Q32)와, 1쌍의 비트선(BL4,

)에 접속된 감지증폭기(SA4)를 형성하는 1쌍의 MOS 트랜지스터(Q41,Q42)도 비트선 방향으로 배치되어 있고, 여기서 상기 감지증폭기(SA4)는 상기 감지증폭기(SA2)에 비해 트랜지스터의 소오스의 드레인 접속이 바뀌어져 있으며, 이는 상기 감지증폭기(SA3,SA1)에서도 동일하게 적용되고 있다. 또, 제1도(a)에서 감지증폭기 활성화회로(1)는 감지증폭기(SA1~SA4)에 구비된 각 MOS 트랜지스터의 공통소오스단자와 접속되는 제어선(2)에 결합되어 있다.

제2도에서 점으로 표시된 영역은 다결정실리콘층과 같은 도전층으로 형성되는 MOS 트랜지스터의 게이트전극을 나타내고, 직사각형으로 표시된 영역은 반도체기판내에서 대응되는 게이트전극에 대해 자기 정합적으로 확산되는 확산영역으로 형성된 소오스 및 드레인영역을 나타내며, 사선으로 표시된 영역은 상기한 구조상에 위치하면서, 예컨대 폴리사이드층(polycide layer) 또는 다결정실리콘과 MOSi와 같은 실리사이드의 적층구조로 이루어진 비트선을 나타낸다. 또, 이 제2도에서 상기 비트선과 드레인영역사이에는 접속구멍이 도시되어 있고, 상기 소오스영역과 제어선(2)사이에는 검정색으로 표시된 접속구멍(게이트전속)이 도시되어 있으며, 소오스접속부(3)는 각각 상기 비트선을 교차하면서 A1과 같은 재료로 형성되는 제어선(2)에 결합되고, 드레인접속부(4)는 비트선에 드레인영역을 접속시키는데 사용되며, 게이트접속부(5)는 비트선에 게이트전극을 접속시키는데 사용된다. 이 제2도로부터 알 수 있는 바와 같이 각 MOS 트랜지스터의 게이트접속부(5)와 소오스접속부(3) 사이에 1개의 비트선이 설치되어 있는데, 이 비트선은 트랜지스터의 동작과는 무관하게 된다.

제3도는 상기 제1도와 제2도에 도시된 4개의 감지증폭기(SA1~SA2)의 레이아웃을 모델화하여 나타낸 도면으로, 감지증폭기는 비트선에 직교하는 방향을 따라 반복적으로 배열됨으로써 직렬배치된 감지증폭기군을 형성하게 된다.

또한, 상기 제1도와 제2도에 도시된 4개의 감지증폭기(SA1~SA4)의 레이아웃에 있어서 비트선 연장방향과 직교하는 방향을 따라 도시된 바와 같이 4개의 비트선에 대해 1개의 트랜지스터가 배치되어 있다.

제4도는 본 발명의 제2실시예에 따른 dRAM의 감지증폭기에 대한 등가회로를 나타낸 도면이고, 제5도는 제4도에 도시된 감지증폭기의 레이아웃 패턴을 나타낸 도면으로, 본 제2실시예에서 감지증폭기(SA2, SA4)는 상기 제1실시예에서의 대응되는 감지증폭기의 구성과 동일하지만, 이 제2실시예에 따른 각 감지증폭기(SA1,SA3)의 레이아웃패턴은 좌우측이 상호 전환되어 상기 제1실시예의 각 증폭기(SA1SA3)의 구성과 대응되고 있다. 또, 본 제2실시예에서는 단일의 감지증폭기가 4개의 비트선에 대해 배치되어 있음에 따라 감지증폭기의 설계시 감지증폭기를 형성하기 위해 충분한 칩영역을 사용할 수 있게 되어 감지증폭기의 설계를 용이하게 할 수 있다.

제6도와 제7도는 본 발명의 제3실시예에 다른 dRAM의 감지증폭기를 나타낸 도면으로, 상기한 실시예와 마찬가지로 비트선방향에 4개의 감지증폭기(SA1~SA4)가 배치되어 있고, 또 4단계의 MOS 트랜지스터가 비트선방향으로 배치되어 있는데, 이러한 구성도 상기 실시예와 동일하게 되어 있다.

본 제3실시예에서 제1 및 제2스테이지 MOS 트랜지스터(Q41,Q4 ; 제6도의 좌측에 도시되어 있음)는 1쌍의 비트선(BL4,

)에 대한 감지증폭기(SA4)를 구성하게 되고, 제2 및 제3스테이지의 MOS트랜지스터(Q31,Q32)는 감지증폭기(SA3)를 구성하게 되며, 제3 및 제4스테이지의 MOS 트랜지스터(Q21,Q22)는 1쌍의 비트선(BL2,

)에 대한 감지증폭기(SA2)를 구성하게 되고, 제4 및 제1스테이지의 MOS 트랜지스터(Q11,Q12) 는 1쌍의 비트선(BL1,

)에 대한 감지증폭기(SA1)를 구성하게 되며, 이러한 MOS 트랜지스터의 조합에 의해 각 트랜지스터의 소오스접속부(3)와 게이트접속부(5) 사이에 2개의 비트선이 위치하게 된다.

제7도에 도시된 레이아웃은 감지증폭기의 기본적인 레이아웃으로, 감지증폭기 계열은 기본적인 레이아웃의 수를 반복적으로 정렬시킴으로써 형성된다. 또, 본 제3실시예에서 1개의 MOS 트랜지스터가 4개의 비트선에 대해 접속되고 있음에 따라 설계상의 제한을 완화시키는 효과를 얻을 수 있고, 각 트랜지스터에 대한 패턴이 좌·우측을 상기 제1 및 제2실시예에서와 같이 상호 변환시킬 수 있는데, 이러한 변화 패턴에 대한 도시는 생략하기로 한다.

제8도는 본 발명의 제4실시예에 따른 dRAM의 감지증폭기에 대한 등가회로를 나타낸 도면이고, 제9도는 감지증폭기의 레이아웃을 나타낸 도면으로, 제4실시예에서는 1쌍의 비트선쌍(BL2,

)이 1쌍의 비트선(BL1,

)으로부터 1/2피치 지점에서 상호 교체되는 특별한 비트선 레이아웃이 채용되고 있다.

즉, 1쌍의 비트선(BL1,

)이 중간지점에서 교차되고 있고, 이와 유사하게 1쌍의 비트선(BL2,

)이 교차되고 있다. 이 경우, 비트선의 교차에 대해서는 제9도에 도시된 바와 같이 교차배선(6)이 필요하게 된다. 따라서, 총 4스테이지의 MOS 트랜지스터는 2스테이지의 트랜지스터가 중간위치의 양측에 위치하는 형태로 배열되고, 이 경우 제1 및 제4스테이지의 트랜지스터(Q12, Q11 ; 제8도와 제9도의 좌우측에 도시)는 감지증폭기(SA1)르 구성하게 되고, 제2 및 제3스테이지의 트랜지스터(Q21,Q22)는 다른 감지증폭기(SA2)를 형성하도록 결합되어 있다. 그리고, 상기 실시예에서는 상기 소오스접속부(3)와 게이트접속부(5) 사이에 1개 또는 2개의 부가적인 비트선이 배치되어 있음에 비해, 본 실시예에서는 드레인접속부(4)와 게이트접속부(5) 사이에 단일의 비트선이 배치되어 있는바, 이러한 이유로 1쌍의 비트선이 제8도와 제9도에 도시된 바와 같이 교차되어 있다. 또, 이 본 실시예에서는 4개의 비트선에 대해 1개의 트랜지스터가 제공되고 있음에 따라 본 실시예에서는 상기한 실시예에 비해 비록 교차배선이 필요하게 되지만, 기본적인 레이아웃은 전체적으로 간단해지게 된다는 잇점이 있다.

제10도와 제11도는 본 발명의 제5실시예에 따른 감지증폭기를 나타낸 도면으로, 이 제5실시예에서는 상기 제8도와 제9도에 도시된 바와 같이 1쌍의 비트선(BL1,

)과 다른 1쌍의 비트선(BL2,

)이 1/2피치로 상호 교대로 배치되어 있기는 하지만, 비트선쌍은 교차되지는 않게 되어 있다. 또, MOS 트랜지스터(Q22,Q21,Q11,Q12)는 비트선방향에 배치되어 있음과 더불어, 각 트랜지스터의 드레인접속부(4)와 게이트접속부(5) 사이에 단일의 비트선이 연장되어 있다. 이에 대해 좀더 구체적으로 설명하자면, 트랜지스터(Q22,Q21)의 드레인접속부(4)와 게이트접속부(5) 사이에는 다른 1개의 비트선(BL1)이 연장되어 있고, 트랜지스터(Q11,Q22)의 드레인접속부(4)와 게이트접속부(5) 사이에는 다른 1개의 비트선(BL2)이 연장되어 있으며, 제1 및 제2스테이지의 트랜지스터(Q11,Q22)는 1쌍의 비트선(BL2,

)에 대한 감지증폭기(SA2)를 형성하는 한편, 제3 및 제4스테이지의 트랜지스터(Q11,Q12)는 1쌍의 비트선(BL1,

)에 대한 감지증폭기(SA1)를 형성하게 된다. 따라서 이 제5실시예에서도 상기한 바와 같이 유익한 효과를얻을 수 있으면서, 이 제5실시예에 따른 감지증폭기의 기본적인 레이아웃은 쌍을 이루는 비트선이 교차되지 않기 때문에 제8도와 제9도의 실시예 보다 간단해지게 된다.

제12도와 제13도는 본 발명의 제6실시예에 따른 dRAM의 감지증폭기를 나타낸 도면으로, 이 제6실시예에서 비트선쌍의 레이아웃은 상기 실시예와 유사하게 되어 있으면서, 4개의 MOS 트랜지스터(Q11,Q12,Q21,Q22)가 2개의 감지증폭기(SA1,SA2)를 구성하게 되고, 또 이 제6실시예에서 메모리패턴을 4스테이지의 MOS 트랜지스터가 비트선방향을 따라 배열되어 있으면서, 4개의 비트선에 대해 1개의 트랜지스터가 배치되어 있음에 따라 이 제6실시예에서도 상기한 바와 같은 유익한 효과를 갖추고서 실시할 수 있게 된다.

한편, 이상에서는 단지 dRAM의 감지증폭기에 대해서만 설명했지만, 이하에서는 본 발명에 관련되는 dRAM의 코어회로에 대한 구성을 설명하기로 한다.

대규모 dRAM에서 통상 메모리셀 어레이는 다수의 블럭으로 분할되어 있는바, 제14도에는 메모리셀 어레이가 4개의 부셀어레이(11₁~11₄)로 분할된 구성이 도시되어 있다. 이 제14도에서 NMOS 감지증폭기(12₁~12₃)와 PMOS 감지증폭기(13₁~13₂)는 인접된 부셀어레이(11₁~11₄) 사이에 교번적으로 배치되어 있고, 제1부셀어레이(11₁)의 좌측에 배치된 NMOS 감지증폭기(12₁)는 부셀어레이(11₁)에 의해 독점적으로 사용되고, PMOS 감지증폭기(13₁)는 제1부셀어레이(11₁)와 제2부셀어레이(11₂) 사이에 제공되면서, P채널 MOS 트랜지스터(QP11,QP12 ; QP21,QP22)로 구성되는 각 전송 게이트쌍을 매개해서 상기 부셀어레이에 접속된다. 또 NMOS 감지증폭기(12₂)는 제2부셀어레이(11₂)와 제3부셀어레이(11₃) 사이에 제공되면서 n채널 MOS 트랜지스터(QN21,QN22 ; QN31,QN32)로 구성된 전송게이트쌍을 매개해서 상기 부셀어레이에 접속되고, PMOS 감지증폭기(13₂)는 제3부셀어레이(11₃)와 제4부셀어레이(11₄) 사이에 제공되면서 P채널 MOS 트랜지스터(QP31,QP32 ; QP41,QP42) 로 구성된 전송게이트쌍을 매개해서 상기 부셀어레이에 접속된다. 이 경우 제4부셀어레이(11₄)와 우측에 위치하는 NMOS 감지증폭기(12₃)는 상기 제4부셀어레이(11₄)에 의해 독점적으로 사용된다.

제14도에 도시된 dRAM의 코어회로에서 PMOS 감지증폭기들과 NMOS 감지증폭기들은 독립적으로 부셀어레이에 결합되고 있으면서, 부셀어레이 사이에 위치하는 NMOS 및 PMOS 감지증폭기는 그 양측에 위치하는 부셀어레이에 의해 사용된다. 또 도면에 도시된 바와 같이 P 채널 MOS 트랜지스터는 PMOS 감지증폭기를 부셀어레이에 접속해주는 전송게이트로 사용되는 반면, n채널 MOS 트랜지스터는 NMOS 감지증폭기를 부셀어레이에 접속해 주는 전송게이트로 사용된다. 이러한 트랜지스터의 접속은 전송게이트에서의 임계치의 전위강하를 통해 독출되는 신호전압이 전원전위와 접지전위사이에서 최대진폭을 갖도록 증폭시키기 위해 이용된다.

여기서, 코어회로를 갖추고 있는 dRAM의 동작에 대해 제15도에 도시된 타이밍차트를 참조해서 설명한다.

먼저, 외부적으로 공급되는 스트로브신호(

)가 로우레벨로 되고 해당 dRAM에 행어드레스 신호가 공급되어 이 행어드레스 신호에 의해 예컨대 부셀어레이(11₂₀)가 선택되는 경우를 가정하면, 이 경우 선충전모드시 논리상태가 로우레벨로 되어 있는 P채널 트랜지스터의 게이트에 결합된 제어선(SP1~SP4)중 제어선(SP1)이 하이레벨로 상승되므로 트랜지스터(QP11,QP12)가 턴오프되고, 이 결과 PMOS 감지증폭기(13₁)가 부셀어레이(11₁)로부터 분리된다. 또, 선충전모드시 논리상태가 하이레벨로 되어 있는 n채널 MOS 트랜지스터의 게이트에 결합된 제어선(SN1~SN4)중 제어선(SN3)이 로우레벨로 되어 트랜지스터(QN31, QN32)가 턴오프되고, 이 결과 NMOS 감지증폭기(12₂)가 부셀어레이(11₈)로부터 분리된다. 또, 선충전모드시 논리상태가 하이레벨로 되어 있는 n채널 MOS 트랜지스터의 게이트에 결합된 제어선(SN1~SN4)중 제어선(SN3)이 로우레벨로 되어 트랜지스터(QN31, QN32)가 턴오프되고, 이 결과 NMOS 감지증폭기(12₂)가 부셀어레이(11₈)로부터 분리된다. 이후, 선택된 부셀어레이(11₂)내의 1개의 워드선(WL)이 선택되고, 이 선택된 워드선(WL)에 배열된 메모리셀의 데이터가 비트선(BL)에 나타나게 되며, 이 경우 NMOS 감지증폭기에 대한 활성화회로(

)가 로우레벨로 됨과 더불어 PMOS 감지증폭기에 대한 활성화신호(SAP)가 하이레벨로 된다. 따라서, 상기 비트선(BL)에 나타나는 데이터는 부셀어레이(11₂)의 양측에 위치하는 PMOS 감지증폭기(13₁)와 NMOS 감지증폭기(12₂)로 구성되는 다이나믹 감지증폭기에 의해 증폭된다.

따라서, 상기한 감지증폭기의 레이아웃이 분할감지증폭기 시스템의 코어회로를 갖춘 dRAM에 제공되는 경우에는, 예컨대 16M 비트 이상의 고집적도를 갖는 dRAM을 용이하게 제조할 수 있게 된다.

한편, 본 발명은 제16도에 도시된 바와 같이 통상의 분할감지증폭기 시스템의 코어회로를 갖춘 dRAM에 적용할 수 있는바, 이 제16도에 도시된 분할감지증폭기 시스템에서는 인접된 부셀어레이 사이에 배치된 NMOS 감지증폭기가 그 인접된 부셀어레이에 의해 이용되고, 상기 NMOS 감지증폭기의 양측에는 PMOS 감지증폭기가 위치하면서 제16도에 도시된 바와 같이 n채널 MOS 트랜지스터(Q1~Q4)로 이루어진 전송게이트를 매개해서 NMOS 감지증폭기에 접속된다.

이어, 상기와 같이 구성된 코어회로를 갖운 dRAM의 동작에 대해 제17도에 도시된 타이밍차트를 참조해서 설명한다.

먼저, 스트로브신호(

)가 하이레벨로 되고 dRAM에 행여드레스 신호가 인가되는바, 이 어드레스신호에 의해 예컨대 좌측의 부셀어레이(I)가 선택되고, 제어선(SL)이 하이레벨로 되는 반면 제어선(SR)이 로우레벨로 되며, 이 결과 NMOS 감지증폭기는 부셀어레이(I)에 접속된다. 이어, 우측의 부셀어레이(II)가 선택되는 경우에는 제어선(SR)이 하이레벨로 되는 반면 제어선(SL)이 로우레벨로 되고, NMOS 감지증폭기가 부셀어레이(II)에 접속된다.

또, 인접 부셀어레이에 의해 NMOS 감지증폭기만이 사용되는 상기 분할감지증폭기 시스템에서 상기한 바와 같이 감지증폭기의 레이아웃이 적용되는 경우에는 고집적도의 dRAM을 용이하게 제조할 수 있게 된다.

상기한 설명에서 알 수 있는 바와 같이 본 발명에 따르면, 감지증폭기를 구성하는 4스테이지의 MOS 트랜지스터가 4개의 비트선에 대해 1개씩 배치되고, 이에 따라 비트선폭과 비트선피치가 매우 좁은 dRAM의 설계시 설계 제약이 완화되므로 고집적도의 dRAM을 용이하게 제조할 수 있게 된다.

다음에, 본 발명의 부가적인 실시예에 대해 제18도를 참조해서 상세히 설명한다.

제18도에 도시된 바와 같이 메모리셀 어레이(21)는 2개의 메모리셀 어레이(21₁,21₂)로 분할되고, 메모리셀(22)이 쌍으로 이루어진 비트선(BL0,

,…BLn_-2,

)과 워드선(WL0,…WLn)의 교차점에 위치하게 되는데, 각 메모리셀(22)은 1개의 MOS 트랜지스터와 1개의 캐패시터로 구성되며, 상기 비트선(BL)은 상호 쌍으로 이루어지는 한편, 기수번째 비트선쌍(BL1,

,BL3,

…)은 메모리셀 어레이(21)의 우측에서 도출되는 반면 우수번째 비트선쌍(BL2,

,BL4,

…)은 메모리셀 어레이(21)의 좌측에서 도출된다. 또, 직렬로 배열된 제1NMOS 감지증폭기군(24₁)이 메모리셀 어레이(21)의 좌측에 배치되는 반면, 직렬로 배열된 제2NMOS 감지증폭기군(24₂)이 메모리셀 어레이(21)의 우측에 배치된다.

그리고, PMOS 감지증폭기(PSA1~PSA_n-2)는 부셀어레이(21₁,21₂)사이에 위치하는 n형 웰(n-well ; 23)에 집약(gatherde)되어 포함되고, 이 n형 웰(23)에서 감지증폭기는 2개의 감지증폭기군으로 분할되어 있으면서, 제1감지증폭기군(25₁)은 기수번째 비트선쌍에 대해 직렬의 PMOS 감지증폭기(PSA₁,PSA₃,…)를 갖추고 있는 반면, 제2감지증폭기군(25₂)은 우선번째 비트선쌍에 대해 직렬의 PMOS 감지증폭기(PSA0,PSA2,…)를 갖추고 있다.

제19도는 제18도에 도시된 감지증폭기의 등가회로도이고, 제20도(a)에는 감지증폭기의 레이아웃이 도시되어 있는 반면, 제20도(b)에는 제20도(a)에 도시된 감지증폭기의 단면도가 도시되어 있다.

즉, PMOS 감지증폭기(PSA0~PSA3)는 각각 P채널 MOS 트랜지스터쌍(Tr₁과 Tr₂, Tr₃과 Tr₄, Tr₅와 Tr₆, Tr₇과 Tr₈)을 갖추어 구성되고, 제20도(a)에 도시된 바와 같이 각각 미소게이트전극(31₁,31₂,…)이 형성된 상기 트랜지스터(Tr₁~Tr₃)는 비트선 방향으로 배열되는데, 이 비트선 연장방향으로 배열된, 예컨대 감지증폭기(PSA0,PSA1)는 각각 2스테이지의 MOS 트랜지스터를 갖추어 총 4스테이지의 MOS 트랜지스터를 갖추어 구성된다. 또, PMOS 트랜지스터(PSA0)에서 예컨대 MOS 트랜지스터(Tr₁,Tr₂)의 게이트전극(31₁,31₂)이 각각 접속부(32₁,32₂)에서 1쌍의 비트선(BL0,

)에 접속되고, 이들 트랜지스터의 드레인 접속부(32₁,32₂)에서 1쌍의 비트선(BL0,

)에 접속되고, 이들 트랜지스터의 드레인은 접속부(32₁,32₂)에서 1쌍의 비트선(BL0,

)에접속됨과 더불어, 그 소오스는 접속부(34₁,34₂)에서 워드선 연장방향을 따라 연속적으로 배선된 공통소오스선(ψP)에 접속되고, 여기서 상기 트랜지스터(Tr₁~Tr₈)는 워드선방향으로 배열되면서 4개의 비트선에 대해 1개의 트랜지스터가 배치되어 있다. 그리고 직렬의 NMOS 감지증폭기(NSA₁,NSA₃, …,NSA_n-2)를 갖춘 감지증폭기군(24₁)과 직렬의 NMOS 감지증폭기(NSA₀,NSA₂, …)를 갖춘 감지증폭기군(24₂)은 메모리셀 어레이(21)의 양측에 위치하게 된다. 즉, 감지증폭기군(24₁,24₂)은 각각 부셀어레이(21₁,21₂)의 외측에 위치하고 있다.

이러한 본 발명의 부가적인 실시예에서는 4개의 비트선에 대해 1개의 트랜지스터가 제공되므로 비트선폭과 비트선피치가 극히 좁은 경우일지라도 감지증폭기의 레이아웃 설계를 용이하게 할 수 있고, 모든 PMOS 감지증폭기는 부셀어레이(21₁,21₂) 사이의 영역에 형성되므로 제20도(b)에 도시된 바와 같이 1개의 n 형 웰내에 PMOS 감지증폭기가 집약되는바, 이는 n형 웰과 P형 기판사이의 경계수가 단지 2개로 되어, 1개의 메모리셀의 웰분리에 요구되는 폭(거리 #)이 종래 dRAM의 폭에 비해 1/2로 축소됨을 의미하고, 이러한 웰분리폭의 축소에 의해 필요한 칩영역을 대폭 절감할 수 있게 된다.

이에 대해 좀더 상세히 설명하기 위해 dRAM 칩내의 메모리셀 어레이가 16부셀어레이로 분할되어 있으면서, 웰분리폭(거리 #)이 10㎛인 경우를 가정하면, 칩크기는 감소된다.

또, dRAM의 메모리용량과 동작속도를 더욱 향상시키기 위해 부셀어레이의 수가 32개 또는 64개로 증가되는 경우에도 칩크기는 0.64mm 또는 1.28mm로 감소되게 된다.

이어, 본 발명에 따른 몇가지의 부가적인 실시예에 대해 설명한다.

먼저, 제21도 내지 제23도에 도시된 dRAM의 실시예에서는 다수의 비트선이 인접된 비트선끼리 쌍을 이루면서 대응되는 비트선에 접속되고, 감지증폭기의 다른 레이아웃 부분은 상기 실시예와 동일하게 되어 있다.

제24도 내지 제26도에 도시된 실시에는 비트선쌍(BL1,

)이 메모리셀 어레이(21)의 중간위치, 즉 제2감지증폭기군상에서 교차되고 있고, 부가적인 비트선쌍(BL3,

)도 유사한 형태로 교차되고 있어, 결국 각 비트선이 트랜지스터 영역의 게이트전극을 교차하게 된다. 따라서 본 실시예에서는 비트선 교차에 대해 특별한 배선층이 필요하지 않게 됨과 더불어 배선층에 대한 제조공정도 필요하지 않게 된다.

이러한 실시예에서는 상기한 실시예의 유효한 효과에 더하여 다음과 같은 효과를 얻을 수 있는바, 즉 dRAM의 메모리용량이 증가됨에 따라 dRAM내에서 취급되는 신호라던지 비트선피치가 작아지게 되어 비트선사이에 존재하는 표유용량(stray capacitance)을 통해 비트선사이의 간섭이 현저하게 증가되지만, 본 실시예에서는 비트선이 그 중간위치에서 교착되게 되므로 비트선사이의 간섭은 그 간섭잡음에 부수되는 데이터신호가 교차위치를 통과한 다음 효과적으로 제거할 수 있게 된다.

제27도는 본 발명의 부가적인 실시예를 나타낸 도면으로, 본 실시예에서는 PMOS 감지증폭기군(25₁,25₂)은 제18도에 도시된 실시예에서 메모리셀 어레이(21)의 내측에 위치함에 비해 메모리셀 어레이(21)의 우측에 위치하여 n형 웰(23)내에 형성된다. 따라서, 본 실시예에서는 상기 실시예에 비해 유익한 효과를갖게되는바, PMOS 감지증폭기군의 외측 또는 메모리셀 어레이의 중앙외곽에 위치할 수 있게 되고, 또 제18도에 도시된 바와 같이 비트선은 기수와 우수번째 선들이 쌍을 이루고 있다.

그리고, 상기 실시예에서는 1개의 메모리셀 어레이만이 사용되었지만, 제28도에 도시된 바와 같이 다수의 메모리셀 어레이를 비트선방향으로 배열하여 사용할 수 있는바, 본 실시예에 따른 dRAM의 기본적인 구성은 상기 실시예와 동일하게 되어 있다. 또, 본 실시예에서 NMOS 감지증폭기군(24₁,24₂)은 각각 그 NMOS 감지증폭기군에 인접된 메모리셀 어레이에 의해 활용되고, 이들 NMOS 감지증폭기군(24₁,24₂)은 각각 전송게이트러서의 MOS 트랜지스터를 매개해서 그 NMOS 감지증폭기군에 인접된 메모리셀 어레이에 결합되므로, dRAM 내의 NMOS 감지증폭기군의 수를 감소시킬 수 있는 장점이 있다.

또, 이 제28도에 도시된 구성은 상기 제18도와, 제24도 및 제27도의 실시예에 대해서도 적용할 수 있게 된다.

그리고, PMOS 감지증폭기군이 그 PMOS 감지증폭기군에 인접된 메모리셀 어레이에 의해 활용되는 상기한 시스템에서는 n형 웰의 수는 감소시킬 수 있지만 다음과 같은 불리함이 있다. 즉, PMOS 감지증폭기는 비트선쌍에 독출된 신호의 "H"레벨을 전원전압(Vcc)까지 상승시키는데 사용되고, 이 경우 선택된 PMOS 감지증폭기에 관련된 전송게이트 트랜지스터에서의 임계전압의 강하를 보상하기 위해서는 트랜지스터의 게이트에다 증가된 전압의 클럭신호를 공급해 줄 필요가 있고, 또 전송게이트의 저항성에 의해 메모리의 고속동작이 저해된다.

한편, 상기 실시예에서는 n형 웰이 P형 실리콘기판에 형성되고, 그 n형 웰내에 모든 PMOS 감지증폭기군이 형성되고 있지만, 이와 달리 n형 실리콘기판내에 형성된 P형 웰내에 모든 감지증폭기군을 형성할 수 도 있는바, 이 경우 본 발명에서는 n형 실리콘기판내에 P형 웰영역이 형성되어 n형기판에 P형 웰영역이 갖추어져 있으면서, 그 P형 웰영역내에 형성된 n형 웰영역에 PMOS 감지증폭기군을 제조할 수 있는바, 이 3중 웰구조의 경우 웰 영역사이의 분리폭(거리 #)이 큰 값으로 되므로 칩크기를 상당히 감소시킬 수 있게 된다.

이상에서는 본 발명에 따른 몇가지 특정 실시예에 대해 설명했지만, 발명의 요지를 벗어나지 않는 한도내에서 다양하게 변형하여 실시할 수 있다.

한편, 본원 청구범위의 각 구성요소에 병기한 도면참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같이 본 발명에 따른 분할감지증폭기 시스템에 기초하는 dRAM에 의하면, 코어회로의 설계상 제약을 현저하게 완화시킬 수 있고, 감지증폭기에 대한 웰의 수를 칩영역의 유효성이 향상되도록 감소시킬 수 있음과 따라 저가격이면서 대기억용량의 dRAM을 실시할 수 있다.

Claims

소정 방향으로 연장되는 다수의 비트선쌍(BL1,BL1 ; BL2,BL2 ; …)과, 이 다수의 비트선쌍(BL1,BL1 ; BL2,BL2 ; …)을 따라 배열된 다수의 다이나믹 메모리셀(8)로 구성되면서 상기 다수의 비트선쌍(BL1,BL1 ; BL2,BL2 ; …)에 연결된 메모리셀 어레이(7), 상기 다수의 비트선쌍(BL1,BL1 ; BL2,BL2 ; …)에 연결됨과 더불어 각각 상기 다수의 비트선쌍(BL1,BL1 ; BL2,BL2 ; …)에 배치된 2개의 MOS 트랜지스터(Q11,Q12 ; Q21,Q22 ; …)를 갖춘 다수의 감지증폭기(SA1,SA2,…) 및 이 감지증폭기(SA1,SA2,…)에 제어선(2)을 매개로 연결된 감지증폭기 활성화회로(1)로 구성된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제1항에 있어서, 상기 감지증폭기(SA1,SA2,…)중 2개의 감지증폭기가 소정의 방향을 따라 평행하게 배열된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제1항에 있어서, 상기 각 MOS 트랜지스터(Q11,Q12 ; Q21,Q22 ; …)는 다수의 비트선쌍 (BL1,BL1 ; BL2,BL2 ; …)중 2개의 비트선에 대해 배치된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제1항에 있어서, 상기 비트선쌍 (BL1,BL1 ; BL2,BL2 ; …)이 상기 2개의 MOS 트랜지스터 사이의 위치에서 교차되는 2개의 비트선을 갖춘 것을 특징으로 하는 다이나믹 반도체 기억장치.
제1항에 있어서, 상기 2개의 MOS 트랜지스터(Q11,Q12 ; Q21,Q22 ; …)는 소정 방향으로 배열되면서 드레인접속부(4)와 게이트접속부(5)를 갖추고 있고, 상기 다수의 비트선쌍 (BL1,BL1;BL2,BL2;…)은 상기 각 MOS 트랜지스터(Q11,Q12 ; Q21,Q22 ; …)의 드레인접속부(4)와 게이트접속부(5)간에서 연장되는 비트선을 갖춘 것을 특징으로 하는 다이나믹 반도체 기억장치.
소정 방향으로 연장되는 다수의 비트선쌍(BL0,BL0,…,BLn-2,BLn-2)과; 이 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)에 결합되는 다수의 부셀어레이로 분할된 메모리셀 어레이(21₁,21₂) 및 ; 각각 다수의 NMOS 트랜지스터를 포함하면서 상기 다수의 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)에 접속됨과 더불어 2개의 제1부감지증폭기군으로 분할된 다수의 제1NMOS 감지증폭기군(24₁,24₂)과, 상기 메모리셀 어레이(21₁,21₂)간에 배열되면서 다수의 PMOS 트랜지스터를 포함하는 2개의 감지증폭기군으로 분할됨과 더불어 상기 제1NMOS 감지증폭기군(24₁,24₂)에 직렬로 연결된 다수의 제2PMOS 감지증폭기군(25₁,25₂)으로 이루어진 감지증폭기 수단을 구비하여 구성된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제6항에 있어서, 상기 각 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)은 교번적으로 배열된 2개의 비트선을 갖추고, 인접된 비트선쌍이 상기 메모리셀 어레이(21₁,21₂) 양측으로부터 독립적으로 도출된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제6항에 있어서, 상기 각 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)은 상호 인접되는 2개의 비트선을 갖추고, 인접된 비트선쌍이 상기 메모리셀 어레이(21₁,21₂)의 양측으로로 독립적으로 도출된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제6항에 있어서, 상기 각 MOS 트랜지스터가 상기 2개의 비트선쌍에 대해 배치된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제6항에 있어서, 상기 제1NMOS 감지증폭기군(24₁,24₂)이 상호 인접되는 2개의 메모리셀 어레이에 의해 공통적으로 사용되는 것을 특징으로 하는 다이나믹 반도체 기억장치.
제6항에 있어서, 상기 각 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)은 상기 제2PMOS 감지증폭기군(25₁,25₂)상에서 교차되는 2개의 비트선을 갖추고 있는 것을 특징으로 하는 다이나믹 반도체기억장치.
소정 방향으로 연장되는 다수의 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)과 ; 이 다수의 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)에 결합된 메모리셀 어레이(21) 및; 각각 다수의 NMOS 트랜지스터를 포함하면서 상기 다수의 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)에 접속됨과 더불어 2개의 제1부감지증폭기군으로 분할된 다수의 제1NMOS 감지증폭기군(24₁,24₂)과, 상기 메모리셀 어레이(21)의 일측에 배치됨과 더불어 각각 PMOS 트랜지스터를 포함하면서 상기 제1NMOS 감지증폭기군(241,242)에 직렬로 연결된 제2PMOS 감지증폭기군(251,252)으로 이루어진 감지증폭기수단을 구비하여 구성된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제12항에 있어서, 상기 각 MOS 트랜지스터가 상기 2개이 비트선쌍에 대해 배치된 것을 특징으로 하는 다이나믹 반도체 기억장치.
제12항에 있어서, 상기 각 비트선쌍(BL0,BL0,…,BLn-₂,BLn-₂)은 상호 인접된 2개의 비트선을 갖추고, 인접된 비트선쌍이 상기 메모리셀 어레이(21)의 양측으로부터 독립적으로 도출된 것을 특징으로 하는 다이나믹 반도체기억장치.