KR920006981B1

KR920006981B1 - 부비트선을 가지는 반도체기억장치

Info

Publication number: KR920006981B1
Application number: KR1019880004321A
Authority: KR
Inventors: 히로요끼 야마우찌; 도시오 야마도; 미찌히로 이노우에
Original assignee: 마쓰시다덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1987-04-16
Filing date: 1988-04-16
Publication date: 1992-08-22
Also published as: KR880013171A

Abstract

내용 없음.

Description

부비트선을 가지는 반도체기억장치

제1도는 한국특허공고 90-8937호에 개시된 종래 기술에 선행하여 연구된 반도체기억장치의 개략적인 블록선도.

제2도는 제1도의 반도체기억장치에 사용된 메모리셀의 회로도.

제3도는 제1도의 반도체기억장치의 어레이의 분할을 도시한 예시도.

제4도는 칩크기와 분할수의 증가에 관한 관계를 도시한 그래프.

제5도는 종래 기술에 관한 제1실시예의 반도체기억장치의 설계를 도시한 예시도.

제6도는 제5도의 반도체기억장치의 개략적인 블록선도.

제7a도와 제7b도는 복수개의 비트데이터를 생성하는 종래의 방법을 도시한 예시도.

제8도 제9도는 종래기술에 관한 제2, 제3실시예 반도체기억장치의 개략적인 블록선도.

제10도는 본 발명에 관한 제 1실시예의 반도체기억장치의 개략적이 블록선도.

제11도는 제10도의 반도체기억장치의 작동을 설명하기 위한 파형도.

제12도는 상기 종래기술에 관한 반도체기억장치의 작동을 설명하기 위한 파형도.

제13도는 본 발명에 관한 제2실시예의 반도기억장치의 개략적은 블록선도.

제14도는 제13도의 반도체기억장치의 작동을 설명하기 위한 파형도.

제15도는 본 발명에 관한 제3실시예의 반도체기억장치의 개략적인 블록선도.

제16도는 제15도의 반도체기억장치의 작동을 설명하기 위한 파형도.

제17도는 본 발명에 관한 제4실시예의 반도체기억장치의 개략적인 블록선도.

제18도는 제17도의 반도체기억장치의 작동을 설명하기 위한 파형도.

제19도는 다운변환기에 대한 내부회로도.

* 도면의 주요부분에 대한 부호의 설명

: 비트선

WL1, WL2, …, WLi : 워드선

MCA : 메모리셀어레이

SA1, SA2, …, SA(2n) : 센스앰프

: 부비트선

: 데이터버스

MA1, MA2, …, MAi : 중간증폭기

FF1, FF2 : 플립플롭회로 b1, b2, …, bn : 블록

BD : 컬럼디코더유니트 WD : 로우디코더유니트

53, 54 : 판독용트랜지스터 300 : 제1전압회로

400, 401 : MOS FET 500 : 제3전압회로

본 발명의 부비트선(sub bit lin)을 가지는 반도체기억장치에 관한 것으로, 특히 반도체기억장치를 고밀도 집적화하는데 알맞는 구조를 가지는 동적 등속호출 기억장치(DRAM)에 있어서, 순시피이크전류를 제한할 수 있도록 한쌍의 부비트선위에 나타나는 전압진폭을 제어하므로써, 저소비전력화를 실현할 수 있는 동적등속호출기억장치에 관한 것이다. DRAM을 고밀도집적화하는 기술은 급속하게 발전되고 있다.

예를들면, 상기 집적회로의 용량은 3년동안 배로확장되었다. 상기 고밀도집적화한 KRAM은 (1) 초정밀한 제조공정기술과 (2) 칩크기의 증가에 의해 주로 실현되어 왔다. 다른 중요한 기술은 메모리셀의 구조를 개량함으로써 실현할 수 있다. 사실상, 상기 메모리셀구조를 개량함으로써 초정밀제조공정기술에 의하여 개량한 것보다 DRAM의 용량을 고밀도록 집적화하여 용량을 더욱 확장시킬 수 있다. 이것은 DRAM을 역사적으로 고찰하면 명백해진다. 먼저 역사적으로 메모리셀구조는 4-MOS트랜지스터내에 한 개의 비트를 가지는 데이터를 유지하여야하는 4-트랜지스터형 셀이 있다.

그후, 3-트랜지스터형 셀이 출현하였으며, 그다음에 16K비트 DRAM으로 발전하여, 1-트랜지스터형 셀은 주로 구세대의 것으로 되었다.

상술한 바와 같이, DRAM을 고밀도로 집적화하기 위하여 메모리셀구조를 개량함으로써, 즉 메모리셀을 형성하는 트랜지스터수를 감소시킴으로써 실현되어 있다.

더욱이 16K비트 DRAM에서 1K비트 DRAM까지 개량하는 과정에서, DRAM을 고밀도로 집적화하는 기술은 주로 초정밀제조 공정기술과 메모리셀내에서의 구조설계의 개량에 의해 실현되어 왔다. 1M비트 DRAM의 출현후, 고밀도로 집적화한 DRAM를 계속해서 개량되어 왔고, 커패스턴스를 실리콘기판내에 수직홈에 형성하여 커패시터의 평면치수를 최소화가 되게 하는 메모리셀 커패시터를 단일구조로 채택함으로서 실현될 것이다. 즉, 이 경우에 있어서, 메모리셀의 크기감소는 셀을 삼차원으로 구성함으로써 실현될 수있다.

상기 언급한 개발과정에 있어서, DARM을 개량하는 데 필수적인 메모리셀의 피치 및 센스앰프의 피치에 의존하는 주변회로에 대해서 실질적인 개량 또는 변경이 없었다.

상기 상황하에서, 메모리셀구조의 개량에 의한 DRAM을 고밀도로 집적화하는 기술은 나날히 진보되어 왔다. 결국, DRAM의 주변화로와 메모리셀의 피치는 크기의 차이가 증가되고 있다.

그러므로, 가까운 장래에는, DRAM을 고밀도로 집적화하기 위해서는 주변회로에 의해 형성하는 것을 특징으로 하게 될수도 있다.

따라서 한국특허공고 90-8937호에 개시되어 있는 종래기술은 개량된 주변회로에 의해 성형되는 고밀도로 집적화된 메모리셀을 가지는 개량된 반도체기억장치를 형성하는 것을 주목적으로 하고 있다.

상기 및 기타 목적은 상기 종래기술에 따른 반도체기억장치에 의해 달성되고, 상기 반도체기억장치는 메모리셀어레이의 양측에 배열된 센스앰프와 짝수번의 비트선을 짝수의 센스앰프에 접속하고, 홀수의 비트선을 홀수의 센스앰프에 접속하는 한쌍의 비트선과, 한쌍의 부비트선과 센스앰프를 접속하는데 기재되는 스위칭 트랜지스터를 구비하고 있다.

상술한 바와 같은 종래기술에 의하여, 특히 다음의 이점을 얻을 수 있다.

(1) 센스앰프의 피치가 메모리셀의 피치에 비해서 4배이상되므로, 고밀도로 집적할 수 있는 메모리셀을 형성할 수 있다.

(2) 메모리셀에 직접 접속된 한쌍의 비트선은 센스앰프, 판독용 트렌지스터를 통하여 부비트선에 접속되어 있다. 그러므로, 한 개의 워드선에 접속된 메모리셀의 정보는 부비트선에 동시에 전송된다.

이것은 상당히 많은 량의 비트데이터를 평행으로 취급하는데 있어서 매우 중요하다.

(3)한개의 컬럼디코더에 비트선의 단부를 모두 접속할 수 있으므로, 메모리침의 크기를 최소화할 수 있다.

(4) 컬럼디토더, 즉 배선영역에 무관하게 비트선을 분할하는 것은 임의로 가능하다.

따라서, 메모리칩의 고속작동을 실현할 수 있다.

한국특허공보 90-8937호에 개시된 종래 기술을 설명하기 전에 이 종래기술을 이해하기 쉽도록 하기 위하여 이 종래기술에 선행하여 연구된 반도체메모리장치인 DRAM에 대해서 우선 설명한다.

제1도는 종래의 기술에 관한 DRAM의 메모리셀어레이를 전기적으로 상세하게 도시한다. 메모리셀어레이(MCA)는, 평향하게 배열되어 있는 한쌍의 비트선

(i : 정수)과 상기 비트선에 수직으로 교차하면서 평행하게 배열되어 있는 복수개의 워드선(WL1), (WL2), …, (WLj)(j : 정수)를 구비하고 있다. 교차점에는, 메모리셀(MC1), (MC2), …(MCi)이 배열되어 있다. 메모리셀은 제1도에서 원으로 도시되어 있다. (Cbit)는 각 비트선과 접지사이의 표류용량을 나타낸다. 센스앰프(SA1), (SA2), …, (SAi)는 메모리셀어레이의 한쪽 끝에 배열되어 있고, 비트선 각쌍은 각 센스앰프에 접속되어있다. 예를들면, 한쌍의 비트선

은 센스앰프(SA1)에 접속되어 있다.

또한, 센스앰프(SA1)∼(SAi)는 한쌍의 데이터액세스 트랜지스터(31)(41), (32)(42), …, (3i)(4i)를 통하여 상보하는 데이터버스(D),

에 접속되어 있다. 따라서, 비트선은 센스앰프와 데이터액세스피일드효과 트랜지스터를 통하여 한쌍의 데이터버스에 접속되어 있다. 한쌍이 데이터액스트랜지스터는 디코더유니트(DU)에 의해 제어된다.

특히 한쌍의 첫 번째 트랜지스터(31), (41)의 게이트전극은 도체(11)을 통하여 비트선디코더유니트(BD)에 접속되어 있다. 동일한 방법으로, 한쌍의 i번째 트랜지스터(3i), (4i)의 게이트전극은 도체(1i)를 통하여 비트선디코더유니트(BD)에 연결되어 있다.

각 메모리셀의 구조는 제2도에 도시된 것과 같다. 메모리셀은 스위치용 피일드효과 트렌지스터(20)의 메모리셀커패스터(21)로 형성되어 있다. 비트선(BLi)은 트랜지스터(20) 및 커패시터(21)를 통하여 전위(V)플레이트 접속되어 있다. 트랜지스터(20)의 게이트는 워드선(WL)에 접속되어 있다.

예를들면, 정보가 메모리셀(MC1)로부터 판독될 때, 다음의 동작이 실행된다.

먼저 워드선(WL1)은 워드선디코더유니트(WD)에 의해 선택되어, 메모리셀(MC1)내의 트랜지스터(20)는 도통하게 된다. 따라서, 커패시터(21)의 전하신호가 브트선(BL1)에 판독되므로 미세한 전위차가 한쌍의 비트선(BL1),

사이에서 발생한다. 상기 전위차가 센스앰프(SA1)에 의해 증폭된 후 비트선디코더유니트(BD)의 제어에 의해 도통하게 되는 트랜지스터(31), (41)를 통하여 데이터버스(D),

로 전송된다.

상기 구조를 가지는 DRAM은 다음과 같은 결점이 있다.

(1) 고밀도를 가지는 집적회로된 메모리셀이 개발됨에 따라 센스앰프의 Y방향 피치(SAY)(제1도에 도시)는 감소되고 있다. 따라서, 피치(SAY)의 범위내에서 안정되고 순조롭게 작동하는 센스앰프를 형성하는 것이 어렵게 된다.

(2) 반도체기억장치에 대해 요구도이는 기억용량이 증가함에 따라, 한 개의 비트선에 접속되는 메모리셀의 개수가 증가한다. 따라서, 비트선 커패시턴스가 증가하여 전체 기억장치의 작동능력이 둔화된다.

왜냐하면, 전하신호가 메모리셀에서 비트선으로 판독되는 경우, 비트선 커패시턴스(C bit)와 메모리셀 커패시턴스(C s)의 비율(Cbit/Cs)은 증가하고, 비트선사의 전위차가 감소하기 때문이다.

상기 비율(Cbit/Cs)을 감소시키기 위하여, 비트선은, 제3도에 도시된 바와같이, 복수개의 영역으로 분할될 수 있다. 제3도에 있어서, 메모리셀어레이(MCA)는 비트선 방향으로 복수개의 부어레이(1), (2), …(i), …, (n)로 분할된다. 각각의 부어레이에 있어서, 비트선디코더유니트(또는 컬럼디코더유니트)가 구비되어 있으므로 각 부어레이의 디코딩은 독립적으로 수행된다. 그러나, 상기 구조에 있어서, 각 부어레이마다 컬럼디커더유니트를 구비하여야 하므로 칩크기가 커진다.

상기 내용은 다음과 같이 상세히 설명된다.

제3도에 있어서, 비트선에 평행한 방향을 X방향으로 정의하고, 워드선에 평행한 방향을 y방향으로 정의하면, X방향에서의 컬럼디코더의 크기는 COLx이고, X방향에서 센스앰프의 크기는 SAx이고, 메모리셀어레이에서 분할된 부어레이의 수는 N개이다. N=1일때와 비교하여 X방향으로 칩크기의 증가량(

x)은 다음식으로

컬럼디코더유니트가 각부어레이의 중간에 배열되는 경우, M_B로 분할된 비트선의 수와 N으로 분할된 수어레이의 수는 다음과 같은관계를 가진다.

그러므로,

x는 다음식으로 나타낸다

이 식에서 알수 있는 바와같이, 1/2·COLx·M_B는

x에 관계되는 계수이다. 따라서, 비트선이 다수의 영역으로 분할된다면, 칩크기는 상당히 증가하게 된다.

제4도는

x와 M_B와의 관계를 도시하고 있다. 제4도에서 다음과 같이 가정한다.

특히, 구체적인 일예로서, 4M비트 DRAM에 상당하는기억장치가 사용되며, 그 기억장치의 Δx는

150㎛(Y_R을 참조)로 계산한다.

상기 내용으로부터 알수 있는 바와같이, M_B가 16이상일 때, Δx는 3mm이상이 되므로 실용적으로 상당히 심각한 문제가 되고 있다.

상기 기술배경하에서 본 종래 기술은 상술한 바와 같은 문제를 해결하는데 있다.

제5도는 반도체기억장치를 나타내며, 특히 종래기술에 관한 제1실시예의 DRAM을 나타낸다. 제1도 및 제2도에 도시된 번호와 동일한 부분에 대해서는 제5도에서도 동일한 번호로 도시되어 있다.

제5도의 구조에 있어서, 주변회로는 제1도 및 제5도의 구조를 비교로부터 명백한 바와같이, 제1도의 구조와 대체적으로 동일하다. 즉, 한 개의 비트선 디코더유니트(또는 컬럼디코더유니트)(BD)는 메모리셀어레이(MCA)의 오른쪽에 배열되어있고, 한 개의 워드선 디코더유니트(또는 로우디커더유니트(WD)는 메모리셀어레이(MCA)의 아래쪽에 배열되어 있다.

컬럼디코더유니트(BD)은 도체(11), (12), …(1i)를 통하여 한쌍의 데이터액세스 트랜지스터(31)(41), (32)(42), …(3i)(4i)을 제어한다. 상기 트랜지스터는 한쌍의 상보데이터버스(D),

와 중간증폭기(MA) 사이에 배치된다. 중간증폭기(MA)는 제6도를 참조하면서 후술한다. 메모리셀어레이(MCA)는 복수개의 블록(b1), (b2), …, (bi), …, (bn)(i 및 n은 정수)으로 분할된다. 상기 블록선도를 제6도를 참조하면서 후술한다.

제6도는 제5도 DRAM의 개략적인 회로도를 도시한다. 각각의 블록은 근본적으로 동일한 구조로 되어 있다. 따라서, 블록(bi)은 대표적인 것으로 설명되고, 분할된 메모리셀어레이(MCAi)를 형성되어 있다.

분할된 메모리셀어레이(MCAi)의 오른쪽에는, 홀수센스앰프(SA3), …, (SA(2n-1))가 배열되어 있다.

어레이(MCAi)의 왼쪽에는, 짝수센스앰프(SA2), (SA4), …(SA(2n))가 배열되어 있다. 한쌍의 홀수비트선

은, 제6도에 도시된 바와같이, 홀수센스앰프(SA1), (SA3), …, (SA(2n-1))에 각각 접속되어 있다. 한쌍의 짝수비트선

은 짝수센스앰프(SA2), (SA4), …, (SA(2n))에 접속되어 있다.

(MCAi)의 오른쪽에는 다른 분할된 메모리셀어레이(MCAi+1)를 형성하고 있다.

(MCAi+1)의 구조는 (MCAi)의 구조에 대해 상보적으로 형성되어 있다. 즉, 상보하는 센스앰스(SA1), …,

는 실질적으로 (MCAi)내에 있는 센스앰프와 동일하게 배열되어 있다. 인접한 센스앰프(SA1)

는 판독용 MOS FET부(51)

, (53),

, …, (5(2n-1))

를 통하여 각각 접속되어 있다.

(MCAi)의 왼쪽에는 다른분할된 메모리셀어레이(MCAi-1)를 형성하고 있다.(MCAi-1)의 구조는(MCA)의 구조에 대해 상보적으로 형성되어 있으면, (MCAi+1)의 구조와 동일하다. 즉, 상보하는 센스앰프(SA2), …,

는 MCA내에 있는 센스앰프와 동일하게 배열되어 있다.

인접하고 있는 센스앰프

는 판독용 MOS FET부

를 통하여 각각 접속되어 있다.

상기 설명에서 명백해지는 바와같이, 메모리셀어레이(MCAi+1)의 오른쪽에는 메모리셀어레이(MCAi+1)의 구조와는 상보적이며, 메모리셀어레이(MCAi)의 구조와는 동일한 메모리셀어레이(MCAi+2)를 형성하고 있다. 또한, 메모리셀어레이(MCAi-1)의 왼쪽에는 메모리셀어레이(MCAi-1)의 구조와는 상보적이며, 메모리셀어레이(MCAi)의 구조와는 동일한 메모리어레이(MCAi-2)를 형성하고 있다. 분할된 메모리셀어레이(MCA1)∼(MCAn)는 상술한 바와같이 방법으로 배열되어 있다.

판독용 MOS FET부의 접속부

는, (a1), (a2)을 (s1)에,

, (a2)을

에, (a3), (a4)를 (a2)에,

를 (s2)에, …등과 같은 방법으로, 부비트선(s1)

, (s2)

, …, (s(2n))

에 접속되어 있다.

상기 부비트선(s1),

, (s2),

, …은, 데이터액세스트렌지스터가 있는 중간증폭기(MA1), (MA2), …를 통하여 데이터버스(D),

에 접속되어 있다.

제5도 및 6도에 도시된 반도체기억장치의 작동에 대하여 설명한다.

메모리셀(MC1)에 지정된 정보가 판독될 때, 워드선(WL1)은 먼저 로우디코더유니트(WD)에 의해 선택된후, 메모리셀(MC1)(제2도 참조)내에 있는 트랜지스터(20)는 전도성을 가지게 된다. 그결과, 콘덴서(21)(제2도 참조)의 전하신호가 비트선(BL1)에 판독되므로써 비트선(BL1)과

사이의 미세한 전위차가 발생한다. 다음에, 이 미세한 전위차는 센스앰프(SA1)에 의해 증폭된다. 센스앰프(SA1)에 의해 증폭된 신호전압은, 판독용트랜지스터(51)와 접속부(a1),

를 통하여 한쌍의 부비트선(s1),

에 인가된다. 그후, 신호전압은 중간증폭기(MA1)에 의해 다시 증폭된 다음, 컬럼디코더유니트(BD)에 의해 전도성을 가지게 되는 MOS트랜지스터(31), (41)를 통하여 상보데이터버스(D),

에 판독된다.

메모리셀(MC2)에 저장된 정보가 판독될 때, 워드선(WL1)이 선택되며, 전하신호가 비트선(BL2)에 판독된다. 비트선(BL2),

사이의 미세한 전위차는 센스앰프(SA2)에 의해 증폭된다. 센스앰프(SA2)에 의해 증폭된 신호전압은 판독용 트랜지스터(52), 접속부(a2),

및 부비트선(s1),

을 통하여 중간증폭기(MA1)에 인가된다.

제6도에 도시된 바와같이, 각각의 블록, 예를들면 블록(bi)은 메모리셀어레이, 센스앰프 및 메모리셀어레이의 양측에 배열된 판독용 트랜지스터를 형성하고 있다.

다시 제5도를 참조하면서 구조를 설명하면, 블록(bi)안에 있는 메모리셀의 정보에 대응하는 워드선(WL)이 선택될 때, 전하신호가 블록(bi)내에 있는 비트선에 판독된 다음, 비트선에 접속된 특정의 센스앰프는 신호전압을 증폭시킨다. 이때에, 다른 블록내에 있는 센스앰프는 작동하지 않으므로, 판독에 의한 순시 전류는 감소된다. 블록내의 센스앰프에 의한 증폭된 신호전압은 판독용트랜지스터를 통하여 부비트선에 판독된 다음 중간증폭기에 판독된다.

신호전압이 중간증폭기에 의해 중폭된 다음, 신호전압은 데이터버스(D)

로 출력된다.

상술한 바와같이 종래 기술은 다음과 같은 이점을 얻을 수 있다.

(1) 센스앰프의 피치를 유연하게 이용할 수 있다. 즉, 센스앰프를 두그룹으로 나누고, 나누어진 두그룹의 증폭기는 데모리셀어레이의 양측에 배열되므로, 센스앰프의 피치가 비트선의 피치보다 커도 작은 공간을 유효하게 이용할 수 있다. 따라서, 전기적으로 대칭을 가지는 고감도센스앰프를 실현될 수 있다.

(2) 각 블록마다 컬럼디코더를 구비하지 않아도 된다. 즉, 제5도, 6도에서 도시된 바와같이, 모든 블록에 대해 하나의 컬럼디코더만이 필요하다. 이것은 메모리셀어레이의 분할수가 증가해도, 칩의 크기는 증가하지 않는다는 것을 의미한다.

(3) 전체의 기억장치를 고속으로 작동가능하다. 그 이유는 다음과 같다. 우선, 제1도에서 고속연산이 불가능한 이유를 설명한다. 제1도에서 복수개의 MOS트랜지스터(31)(41), (32)(42), …, (3i)(4i)가 데이터버스(D),

에 접속되어 있다.

따라서, 데이터버스(D),

의 표류용량이 증가하게 된다. 이런 상황에서, 판독은 다음과 같이 실행된다. 즉, 메모리셀(MC)로부터의 판독된 데이터는 센스앰프(SA)에 의해 증폭된다.

증폭된 데이터가 MOS트랜지스터(31), (32), …중 한 개의 MOS트랜지스터를 데이터버스(D),

에 판독된다. 실제로, 데이터버스(D),

에 있는 전하신호는, MOS트랜지스터(31), (32), …중 한 개의 MOS트랜지스터 및 센스앰프(SA)를 통하여 전원선 또는 접지선으로 추출된다.

상기 구조에 있어서, 데이터버스(D),

상에 전하신호를 추출하기 위한 MOS트랜지스터(31), (32), …를 크게 하는 것이 어려우므로 MOS트랜지스터(31), (32)의 ON 저항이 높아진다.

또한, 제1도의 구조에 있어서, 데이터가 데이터버스상에 전하신호를 판독하고 수출되는 메모리셀의 재생작동이 센스앰프에 의해 동시에 실행된다. 따라서, 전하신호를 추출하기 위한 센스앰프의 구동능력이 감소된다.

요컨대, 제1도의 구조에 있어서, 큰 표류용량을 가지는 데이터버스(D),

상에 전하신호는, MOS트랜지스터(31), (32), … 및 구동능력이 낮은 센스앰프를 통하여 전송된다. 이것은 고속작동에 지장을 주게 된다.

이와는 대조적으로, 제5도 및 제6도의 반도체기억장치를 설명한다. 제6도에 도시한 바와같이, MOS트랜지스터(31), (41), (32), (42), …와 데이터버스(D),

를 각 블록마다 형성할 필요가 없다. 즉, MOS트랜지스터의 단일유니트와 데이터버스는 모든 블록에서 사용된다. 따라서, 칩의 크기에 영향을 미치지 않는 중간증폭기의 트랜지스터(도시하지 않은)의 크기 및 트랜지스터(31), (41), …의 크기를 확대할 수 있다.

또한, 복수개의 쌍으로된 데이터버스(D),

를 형성할 경우, 한쌍의 데이터버스(D),

에 접속되는 판독용트랜지스터(31), (41), …의 수는 감소되므로, 데이터버스상의 표류용량이 감소된다. 따라서 칩크기의 효율을 저감시킴이 없이 복수개의 쌍으로된 데이터버스를 형성하는 것이 가능하다.

제6도 구조에 있어서, 메모리셀의 재생작동은 각 블록에 있는 센스앰프에 의해 실행되고, 데이터버스상의 전하신호의 추출작동은 부비트선의 한 끝에 접속되어 있는 중간증폭기에 의해 실행된다.

따라서, 추출작동을 하기 위한 구동력을 제1도에 도시된 구조보다 높게 할 수 있다.

요컨대, 제6도의 구조에 있어서, 작음 표류용량을 가지는 데이터버스(D),

상에 전하신호는 MOS트랜지스터 및 높은 구동력을 가진 센스앰프에 의해 구동되므로 고속작동을 실현할 수 있다.

또한, 제6도의 구조에 있어서, 센스앰프(SAi)에 부비트선(Si),

으로 데이터를 전송하여야 한다.

부비트선에 접속된 판독용트랜지스터(51), (53), …의 수가 적으면, 최상층을 부비트선으로 사용되므로, 부비트선상의 표류용량을 감소시킬 수 있다. 따라서, 센스앰프(SAi)에서 부비트선(Si),

까지 고속으로 데이터를 전송할 수 있다.

(4) 종래기술에 의해 초대형비트데이터를 처리할 수 있다.

이 경우에 있어서, 초대형비트란 512비트, 1024비트 혹은 그 이상을 의미한다.

상기 초대형비트의 처리가 종래의 구조로서는 불가능한 이유를 제7a도 및 제7b도를 참조하면서 설명한다. 제7a도는, 메모리셀어레이(MCA)가 복수개의 블록(b1)∼(bn)으로 나누어지고 컬럼디코더(BD)가 각 블록내에 배열된 종래의 메모리구조를 도시하고 있다. 상기 경우에 있어서, 데이터는 제7a도의 아랫방향으로만 출력된다. 따라서, 동시에 평행한 방법으로 출력가능한 데이터의 수는 많아야 블록의 수보다 3∼4배가 되므로, 32비트 또는 64비트는 처리가능한 가장 높은 비트가 된다.

이와는 대조적으로, 제7b도는, 부비트선이 모든 블록위에 배열되어 있으며, 중간증폭기(MA)가 부비트선의 한 끝에 접속되는 본 발명에 따른 메모리구조를 도시한다. 따라서, 대량의 데이터, 즉, 512비트, 1024비트 혹은 그 이상을 용이하게 출력할 수 있다.

상기 초대형비트데이터는, DRAM의 여러종류의 LSI위에 설치된 것같이 중요하게 취급하여야 한다.

제8도는 종래기술의 제2실시예를 도시한다. 제6도와 동일한 번호는 동일한 부분을 도시한다. 제6도 및 제8도의 비교로부터 명백한 바와같이, 제6도는 접힌 비트선형 DRAM을 도시하고, 제8도는 개방비트선형 DRAM을 도시한다. 즉, 종래기술은 접힌 비트선형 DRAM 및 개방비트선형 DRAM에 모두 적용할수 있다.

제9도는 종래기술의 제3실시예를 도시한다. 제6도와 동일한 번호는 동일한 부분을 도시한다. 제6도의 구조 및 제9도의 구조의 차이는 다음과 같다. 제6도에서는, 한쌍의 부비트선은 두쌍의 비트선마다 형성되지만, 제9도에서는, 한쌍의 부비트선은 4쌍의 비트선마다 형성된다.

상기 종래기술에서 상술한 바와같이, 부비트선의 피치를 확장하므로써, 부비트선의 단부에 더욱 복잡하고 정교한 회로를 접속할 수 있지마는, 제12도에 도시한 바와같은 순시피이크전류(Icc₃)가 흐르므로, 소비절력이 크게 되는 문제점이 있다.

본 발명의 목적은 한쌍의 부비트선상에 나타나는 전압진폭을 제어하여 순시피이크전류를 제한하므로써 저소비전력화를 실현하는데 있다.

상기 목적을 달성하기 위하여, 본 발명은 한국특허공보 90-8937호에 개시된 기술의 구성에 부가하여 한쌍의 부비트선에 접속된 센스앰프로부터 나오는신호에 의해 구동될때에, 전송신호의 전압진폭을 제한하는 전압제어회로를 부가하여 구성하고 있다.

본 발명의 신규한 특징이 첨부된 청구범위에서 특정하여 청구하고 있지만, 기타 목적과 특징에 따라서 본 발명은, 도면을 참조하면서 기술한 다음의 상세한 설명으로부터 구성 및 내용에 대해서 모두 바람직한 이해와 인식을 하게될 것이다.

제10도는 제6도에 도시된 종래기술의 구성을 근거로하여 형성된 본 발명의 제1실시예로 도시한다. 물론 제8도 또는 제9도의 구성을 근거로하여 형성할 수 있다.

제6도와 동일한 번호는 동일한 부분을 도시한다. 제10도에 도시된 실시예를 저소비전력형이다. 순시피이크전류를 제한할 수 있도록 한쌍의 부비트선(Si)

위에 나타나는 전압진폭을 제어하므로써, 저소비전력화를 실현할 수 있다. 상기 제10도의 구성은 다음의 특징을 가진다.

(1) 한쌍의 부비트선이 한쌍의 비트선에 접속된 센스앰프로부터 나오는 신호에 의해 구동될 때에, 전달신호의 전압진폭은 제1전압제어회로(300)에 의해 제한된다.

(2) 제2전압제어회로는 한쌍의 부비트선에 접속된 중간증폭기에 배치되어 있으며, 한쌍의 부비트선위에 나타나는 신호의 저압진폭이 제2전압제어회로(200)에 의해 제한된다.

제10도는 제6도에 도시된 전체의 회로를 적용할 수 있지만, 설명을 간단하게 하기 위하여 전체의 회로중에서 대표적인 것을 제100도에 도시하였다.

중간증폭기(MA2)는, N형 MOS FET(101)(102)로 형성된 제1플립플롭(FF)회로 (FF₁)와 P형 MOS FET(103), (104)로 형성된 제2플립플롭회로(FF2)로 구성되어 있다. 중간증폭기(MA2)는 제2전압제어회로(200)에 접속되어 있다.

제2전압제어회로(200)는, 제1플립플롭회로(FF1)에 접속되어 있는 P형 MOS FET(201) 신호(V_GP)를 제어하는 제어회로(202), 제2플립플롭회로(FF₂)에 접속되어 있는 N형 MOS FET(203) 및 신호(V_GN)를 제어하는 제어회로(204)로 구성되어 있다. 상기와 같은 구성을 이용함으로써, 한쌍의 부비트선(S2),

의 고레벨은 (V_GN-V_tN)가 되고, 제레벨은 (V_tP)가 된다. 여기서, V_GN은, 제10도에 도시된 바와같이. MOS FET(203)의 게이트에 인가된 전압이고, V_tN은 NOS FET(203)의 역치전압이고, V_tP는 MPS FET(201)의 역치전압이다. 따라서, V_GN, V_tN, V_tP의 값을 임의로 적절히 설정하면, 임의 값의 진폭을 얻을 수 있다.

FET(203)(201)의 게이트(즉, V_GN, V_GP)는 임의의 내부기준전압, 예를들면 내부의 다운변환기(제18도)에 의해 발생되는 내부 Vcc(4V), Vss(0V)가 인가된다.

제1전압제어회로(300)는, 제10도에 도시된 바와같이, 제어선(C),

에 접속되어 있다. 제1전압제어회로(300)는, FET(53)를 통하여 흐르는 전류를 제어하도록, FET(53)에 입력되는 신호(SEG)를 제어한다.

제1전압제어회로(300)는 한 개의 P형 MOS FET(301)로 구성되어 있다. FET(301)의 소오스는 다운변환기(제18도)에 의해 발생된 내부기준전압인 내부 Vcc"(3V)전압이 인가되고, FET(301)의 게이트는 많은 쌍의 비트선(BL1),

, …중에서 한쌍의 비트선을 선택하는 선택신호에 접속되어 있다.

제10도에 도시된 구조에 대한 작동을 제11도를 참조하면서 설명한다. 메모리셀에 저장된 정보를 판독할때에, 선택펄스신호(Sc)는 선택된 상기 메모리셀에 대응하는 제1전압회로(300)에 인가되고, 신호(SEG)는 FET(53)에 인가된다. 신호(SEG)의 필스전압의 진폭(V_SEG)은 내부 Vcc(4V)전압보다 적은 Vcc"(3V)전압이 되도록 미리 설정된다. 따라서, 센스앰프(SA₃또는 SA₁)의 측면에 형성된 한쌍의 부비트선(S₂), (S₂)의 커패시턴스가 작아지게 되므로, 초기순시피이크전류(Icc₂)를 제한할 수 있다.

또한, 중간증폭기(MA₂)을 활성화하는데 사용되는 신호(MSEN),

(제11도 참조)가 입력될때에, 한쌍의 부비트선(S₂),

에 나타나는 신호의 최대진폭이 제2전압제어회로(200)의 작동에 의해 V_tP-(V_GN-V_tN)의 범위내로 제한되므로, 높은 충방전전류를 제한하여 최대피이크전류(Icc₃)를 제한한다.

또한, 제12도는 제1 및 제2전압제어회로(200)(300)를 사용하지 않은 회로구성의 파형을 도시한다. 제어회로(200)(300)의 이점은, 제11도와 제12도를 비교함으로써 명백하게 알수 있다.

제13도는 본 발명의 제2실시예에 관한 제10도의 구성의 변형예를 도시한다. 제13도에 있어서, 중간증폭기는 전류거울형차동증폭기로 구성되어 있다(제13도는 설명을 간단하게 하기 위하여 한 개의 중간증폭기 MA₂만을 도시한다). 상기 종류의 중간증폭기는 플립플롭회로의 사용에 의해 한쌍의 부비트선을 래치하지 않는다.(제10도 참조). 따라서 메모리셀에서 정보를 판독하고, 부비트선의 진폭은 판독용트랜지스터(53)(53)를 통하여 센스앰프측에서만 제어되고, 중간증폭기(제10도)용 제2전압제어회로(200)를 설치할 필요는 없다.

정보가 메모리셀로 기록될 때에, 데이터는 기록입출력(WI/O,

)으로부터 FET(32)(42)를 통하여 전류거울형차동증폭기로 입력된다.

제13도에 도시된 구성의 작동은 제14도를 참조하면서 설명한다. 신호(SEG)는 제10도, 제11도에 설명된것과 동일하다. 상술한 바와같이, 중간증폭기는 전류거울형차동증폭기로 구성되어 있으므로, 한쌍의 부비트선에 대한 래치작동이 발생하지 않아서 피이크전류(Icc₃)가 발생하지 않는다.

본 발명의 제3실시예 및 제4실시예에 관한 다른 두변형예를 제15∼제18도를 참고하면서 설명한다. 변형예의 특징은 데이터버스 또는 I/O선에 한 개의 중간증폭기(MA)가 설치되어 있다. 즉, 많은 중간증폭기를 형성할 필요가 없다. 제15도에 있어서, 단일의 중간증폭기는 전력소비가 적은 전류거울형차동증폭기로 구성되어 있다. 상기 증폭기는 넓은 피치에서 고감도를 가지므로, 고감도 및 저소비전력의 회로를 형성할 수 있다. 제16도는 제15도의 주요부분에 대한 파형을 도시한다.

제17도에 있어서, FET(400)(401)는 한 개의 중간증폭기(MA) 및 FET(32)(42)…사이에 배치되어 있으며, FET(400)(401)의 게이트는 제3전압제어회로(500)에 의해 제어된다. 한쌍의 부비트선에 나타나는 전압이 정확하게 중간증폭기(MA)에 의해 증폭될 수 있는 전압에 도달할때에는, FET(400)(401)는 회로(500)에 의해 도통되지않으므로, 중간증폭기(MA)는 데이터버스(D),

로부터 한쌍의 비트선위의 불필요한 전압진폭을 분리하고, 데이터버스를 제한한다. 제18도는 제17도의 주요부분에 대한 파형을 도시한다.

제19도는 내부기준전압을 발생하는 다운변환기의 예를 도시한다. 다운변환기(600)는 외부 Vcc'(5V)로부터 내부 Vcc(4V)를 발생하고, 다운변환기(601)는 외부 Vcc'(5V)로부터 내부 Vcc"(3V)를 발생한다.

본 발명의 특정한 실시예를 예시하여 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다른 수정과 변경을 실현할 수 있으므로, 본 발명의 정신과 범위내에서 모든 수정과 변경은 첨부된 청구범위에 의해서 보호될 수 있음을 알수 있다.

Claims

평행하게 배열된 복수개의 비트선
, (BL(2n))(BL(2n))과 상기 비트선에 수직으로 교차하면서 평행하게 배열되어 있는 복수개의 워드선(WL1), (WL2), …, (WLi)과 데이터를 저장하기 위하여 상기 비트선 및 워드선 사이에 접속되어 있는 복수개의 메모리셀로 형성되어 있는 메모리셀어레이(MCA)와, 홀수번의 센스앰프(SA1), (SA3), …, (SA(2n-1))는 상기 메모리셀어레이의 한쪽에 배열되어 있으며, 짝수번의 센스앰프(,SA2), (SA4), …, (SA(2n-1))는 상기 메모리셀어레이의 다른쪽에 배열되어 있는 방식으로 상기 메모리셀어레이 양측에 센스앰스(SA1), (SA2), …, (SA(2n))가 배열되어 있으며, 상기 홀수번의 센스앰프는 홀수번의 비트선
에 접속되어 있으며, 상기 짝수번의 센스앰프는 짝수번의 비트선
에 접속되도록 구성되어 있는 복수개의 센스앰프(SA1), (SA2), (SA3), …, (SA(2n))와, 상기 메모리셀어레이의 양측에 배열되어 있는 상기 센스앰프를 접속하응 복수개의 부비트선
과 상기 부비트선에 접속된 복수개의 중간증폭기(MA1), (MA2),…, (MAi)와, 상기 중간증폭기에 연결되어 있는 한쌍의 데이터버스로 구성된 부비트선을 가지는 반도체기억장치에 있어서, 상기 부비트선(제11도, GBL,
), (제14도, GBL,
), (제16도, GBL,
), (제18도, GBL,
)의 신호전압이 상기 비트선(제11도, BL,
), (제14도, BL,
), (제16도, BL,
), (제18도, BL,
)의 신호전압보다 낮게 되도록, 내부전압(Vcc)의 진폭보다 낮은 진폭을 가지고, 또한 제1전압제어회로(300)로부터 나오는 펄스전압(제11도, SEG), (제14도, SEG), (제16도, SEG), (제18도, SEG)에 의하여, 판독용트렌지스터(53),
를 제어하기 위하여 상기 센스앰프에 접속되어 있는 전압제어회로(300)를 부가하여 구성한 것을 특징으로 하는 부비트선을 가지는 반도체기억장치.
제1항에 있어서, 상기 각각의 중간증폭기는 플립플롭형 회로(FF1)(FF2)으로 이루어진 것을 특징으로 하는 부비트선을 가지는 반도체기억장치.
제1항에 있어서, 상기 각각의 중폭기는 전류거울형 증폭회로(제13도, MA2)로 이루어진 것을 특징으로 하는 부비트선을 가지는 반도체기억장치.
제1항에 있어서, 상기 데이터버스에 접속된 한 개의 증폭기(제15도 MA, 제17도 MA)를 부가하여 구성되는 것을 특징으로 하는 부비트선을 가지는 반도체기억장치.
제4항에 있어서, 상기 중간증폭기(제17도, MA) 및 데이터버스(D)
간에 배열된 스위칭회로(400), (401), (500)를 부가하여 구성되는 것을 특징으로 부비트선을 가지는 반도체기억장치.
메모리셀서브어레이가 형성되어 있는 복수개의 블록(b1), (b2), …, (bn)과 상기 메모리셀서브어레이의 양측에 배열된 센스앰프(SA1), (SA2), …, (SA(2n))로 이루어진 메모리셀어레이(MCA)와, 상기 복수개의 블록위에 배열되어 있으며, 각 블록내의 상기 센스앰프에 접속되어 있는 복수개의 부비트선(S1)
, (S2)
과, 상기 부비트선과 데이터버스간에 접속된 복수개의 중간증폭기(MA1), (MA2), …, (MAi)와, 상기 중간증폭기에 접속된 한쌍의 데이터버스(D),
와, 상기 메모리셀어레이의 한쪽에 배열되어있는 컬럼디코더유니트(BD)와, 상기 메모리셀어레이의 다른쪽에 배열되어 있는 로우디코더유니트(WD)로 구성된 부비트선을 가지는 반도체기억장치에 있어서, 상기 부비트선(제11도, GBL,
), (제14도, GBL,
), (제16도, GBL,
), (제18도, GBL,
)의 신호전압이, 상기 비트선(제11도, BL,
), (제14도, BL,
), (제16도, BL,
), (제18도, BL,
)의 신호전압보다 낮게 되도록, 내부전압(Vcc)의 진폭보다 낮은 진폭을 가지고, 또한 제1전압제어회로(300)로부터 나오는 펄스전압(제11도, SEG), (제14도, SEG), (제16도, SEG), (제18도, SEG)에 의하여, 판독용 트렌지스터(53),
를 제어하기 위하여 상기 센스앰프에 접속되어 있는 전압제어회로(300)를 부가하여 구성한 것을 특징으로하는 부비트선을 가지는 반도체기억장치.