KR900008937B1 - 부 비트선을 가지는 반도체 기억장치 - Google Patents

부 비트선을 가지는 반도체 기억장치 Download PDF

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KR900008937B1
KR900008937B1 KR1019870003953A KR870003953A KR900008937B1 KR 900008937 B1 KR900008937 B1 KR 900008937B1 KR 1019870003953 A KR1019870003953 A KR 1019870003953A KR 870003953 A KR870003953 A KR 870003953A KR 900008937 B1 KR900008937 B1 KR 900008937B1
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마쯔시다덴기산교 가부시기가이샤
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Abstract

내용 없음.

Description

부 비트선을 가지는 반도체 기억장치
제1도는 종래 반도체 기억장치의 개략블록도.
제2도는 제1도의 반도체 기억장치에 사용된 메모리셀의 회로도.
제3도는 제1도의 반도체 기억장치 배열의 분할을 도시한 예시도.
제4도는 칩크기와 분할수의 증가에 관한 관계를 도시한 그래프.
제5도는 본 발명의 제1실시예의 반도체 기억장치의 설계를 도시한 예시도.
제6도는 제5의 반도체 개략블록도.
제7a도 및 제7b도는 다중 비트 데이터를 만드는 방법을 도시한 예시도이며,
제7a는 종래의 방법, 제7b도는 본 발명의 방법.
제8도 및 제9도는 본 발명의 제2 및 제3실시예 반도체 기억장치의 개략 블록도.
* 도면의 주요부분에 대한 부호의 설명
BL1, BL2, … BLi : 비트선 WL1, WL2, … WLi : 워드선
SA1, SA2, … SAi : 감지증폭기 MA1, MA2, … MAi : 중간증폭기
MC1, MC2, … MCi : 메모리셀 20 : 피일드 효과 트랜지스터
21 : 메모리셀 축전지 SAy : 감지증폭기 피치
D,
Figure kpo00001
: 데이터버스
31, 41 ; 32, 42 ; … ; 3i, 4i : 데이터 액서스 트랜지스터쌍
본 발명의 부비트선을 가지는 반도체 기억장치에 관한 것으로, 특히 고집적회로에 편리한 구조인 다이나믹 랜덤 액서스 메모리(이하, 'DRAM'이라 칭함)에 관한 것이다.
고집적 DRAM은 빠르게 진보되어 왔다. 예를 들면, 집전범위는 3년 동안 배로 확정되었다. 그러한 고집적 DRAM은 주고 (1) 초정밀한 공정기술의 진보와 (2) 칩크기의 증가에 의해 실현되어 왔다. 생략할 수 없는 또다른 이유는 메모리셀 구조의 향상이다. 사실, 그러한 메모리셀 구조의 향상은 초정밀공정기술에 기초한다기 보다는 DRAM의 고집적을 가능하게 하였다. 이것은 DRAM의 역사에 의해 명백하다. 먼저 역사적으로 메모리셀 구조는 일(1)비트의 데이터를 유지하여야 하는 사(4)트랜지스터내에서 사(4)트랜지스터형 셀이 있다. 그후, 삼(3)트랜지스터형 셀이 출현했고, 그 다음에 16K비트 DRAM으로 발전하여, 일(1)트랜지스터형 셀이 사용되어 왔다. 상기 설명으로 명확해지는 바와 같이, 고집적 DRAM은 메모리셀 구조의 향상, 즉 메모리셀을 형성하는 트랜지스터수의 감소로 실현되어 왔다. 더우기 16K비트 DRAM에서 1M비트 DRAM까지의 향상에 있어서, 고집적 DRAM은 주로 초정밀한 공정기술과 메모리셀내에서의 설계 향상에 의해 실현되어 왔다. DRAM의 출현후 고집적 DRAM이 실현되어 왔고, 용량이 실리콘 기판내의 수직홈에 형성되어서 축전기의 평면 치수를 최소화할 수 있는 메모리셀 축전기를 단일 구조로 채택하므로서 실현되어 지는 것이다. 즉, 이 경우에 있어서, 메모리셀의 크기감소는 셀의 삼차원화에 의해 실현될 수 있다.
상기 언급한 발달과정에 있어서, 실질적 향상이 없거니와 DRAM을 위하여 필수적이고, 메모리셀 피치 즉 감지증폭기에 의존하는 주변회로에 대해 변화가 없었다.
그러나 상황하에서, 메모리셀 구조의 향상에 근거한 고집적 DRAM은 나날이 진보되어 왔다. 결국, DRAM의 주변회로와 메모리셀 피치사이의 차이는 증가하는 중이다.
그러므로, 가까운 장래에는, 집적 DRAM의 범위는 주변회로에 의해 규정되는 경우가 생길 것이다.
따라서 본 발명은 메모리셀의 고집적을 쉽게 하는 주변회로가 있는 향상된 반도체 기억장치의 설비를 주목적으로 한다.
이것 및 다른 목적은 본 발명의 반도체 기억장치에 의해 달성되며, 본 발명의 장치는 메모리셀어레이의 양측에 배열된 감지증폭기를 가지며, 비트선쌍들은 짝수번의 비트선을 짝수번의 감지증폭기에 결합하고, 홀수번의 비트선을 홀수번의 감지증폭기에 결합하는 방법으로 감지증폭기에 결합하고, 한쌍의 부비트선에 연결된 감지증폭기를 통하여 트랜지스터를 스위칭하도록 이루어져 있다.
여기서 설명된 본 발명에 의하면, 다른 많은 이득중에서 다음의 이득을 얻을 수 있다.
(1) 감지증폭기의 피치가 메모리셀 피치와 비교할때 4배이상 얻어질 수 있기 때문에, 메모리셀의 고집적이 가능하다.
(2) 메모리셀에 직접 연결된 한쌍의 비트선은 감지증폭기, 독출 트랜지스터를 통한 부비트선에 결합되어 있다. 그러므로, 일(1)워드선에 연결된 메모리셀의 정보는 부비트선에 동시에 전송된다.
이것은 초과 비트 데이터의 평행조절에 있어서 중요하다.
(3) 유일한 컬럼 해석기가 비트선 끝에 연결되는 것은 필수불가결하다. 따라서, 메모리칩의 크기 증가는 최소화될 것이다.
(4) 컬럼 해석기, 배선영역에 관계없이 비트선을 분할하는 것이 얼마든지 가능하다. 그러므로 메모리칩의 고속 작동이 실현된다.
본 발명의 새로운 특성이 첨부된 청구범위에서 특정하여 발표되었을 지라도, 다른 목적과 특성에 따른 본 발명은, 도면과 연관되어 취한 다음의 상세한 설명에서부터 구성과 내용 양자는 더 좋은 이해와 인식을 하게될 것이다.
발명자체, 즉 반도체 기억장치를 설명하기전에, 특히 종래 연구되었던 DRAM에 대하여 본 발명에 대한 이해를 촉진하기 위해 먼저 설명한다.
제1도는 전기적, 지형적방법 양자로 종래 DRAM의 메모리셀어레이 구조를 도시한다. 메모리셀어레이(MCA)는 평행한 방법으로 배열되는 복수의 비트선상(BL1), (
Figure kpo00002
) ; (BL2), (
Figure kpo00003
) ; (BL3), (
Figure kpo00004
) ; … ; (BLi), (
Figure kpo00005
) (i : 정수)을 가지며, 다수의 워드선(WL1), (WL2) … (WL j) (j : 정수)도 평행한 방법으로 배열되면서 비트선에 수직으로 교차하는 방법으로 배열되어 있다. 교차점에서, 메모리셀(MC1), (MC2), … (MCi)이 배열되어 있다. 메모리셀은 제1도에서 원으로 표시하여 도시되어 있다. C비트는 각 비트선과 접지사이의 표유용량을 나타낸다. 감지증폭기(SA1), (SA2), … (SAi)는 메모리셀어레이의 한쪽끝에 배열되어 있고, 각 쌍의 비트선은 각 감지증폭기에 연결되어 있다. 예를 들면, 한쌍의 비트선(BL1), (
Figure kpo00006
)은 감지증폭기(SA1)에 연결되어 있다. 더욱이, 감지증폭기(SA1)∼(SAi)는 데이터 액서스 트랜지스터쌍(31), (41) ; (32), (42) ; (3i), (4i)을 통하여 보충 데이터버스(D), (
Figure kpo00007
)에 연결된다. 그러므로, 비트선은 감지증폭기와 데이터 액세스 피일드효과 트랜지스터를 통하여 한쌍의 데이터버스에 연결된다. 데이터 액세스 트랜지스터쌍은 해석기 유닛(DU)에 의해 제어된다. 특히 첫번째 트랜지스터쌍(31), (41)의 게이트전극은 도체(11)를 통해서 비트선 해석기 유닛(BD)에 연결되어 있다. 같은 방법으로, i번째 트랜지스터쌍(3i), (4i)의 게이트전극은 도체(1i)를 통하여 비트선 해석기 유닛(BD)에 연결되어 있다. 각 메모리셀의 구조는 제2도의 도시된 것과 같다. 메모리셀은 피일드효과 트랜지스터(20)와 메모리셀 축전기(21)을 스위칭시키는 것에 의해 형성되어 있다. 비트선(BLi)은 트랜지스터(20)와 메모리셀 축전기(21)을 스위칭시키는 것에 의해 형성되어 있다. 비트선(BLi)은 트랜지스터(20)와 축전기(21)를 통하여 전위(V) 플레이트에 연결되어 있다. 트랜지스터(20)의 게이트는 워드선(WL)에 연결되어 있다.
예를 들면, 정보가 메모리셀(MC1)에서부터 독출될때, 다음의 작동이 실행된다. 먼저 워드선(WL1)은 워드선 해석기 유닛(WD)에 의해 선택되며, 메모리셀(MC1)내의 트랜지스터(20)는 전기전도성을 띄게 된다. 그것으로 인해 메모리셀(MC1)의 축전기(21)의 신호 전하는 비트선(
Figure kpo00008
)에 판독되어서 전위의 미세한 차이가 비트선쌍(BL1)과 (
Figure kpo00009
)사이에서 발생한다. 그러한 차이는 감지증폭기(SA1)에 의해 증폭되며, 그 후 비트선 해석기 유닛(BD)의 제어에 의해 전기전도성을 띄게되는 트랜지스터(31), (41)를 통해서 데이터버스(D), (
Figure kpo00010
)로 전송된다.
이러한 구조의 DRAM은 다음과 같은 결점이 있다.
(1) 메모리셀의 고집적이 진행됨에 따라, 감지증폭기의 피치(SAy) (제1도 참조)는 y방향으로 감소한다. 그로 인하여 피치(SAy)내에 있는 감지증폭기를 안정되고 순조롭게 작동시키는 것이 어려워 진다.
(2) 반도체 기억장치에 대해 요구되는 기억용량이 증가함에 따라 하나의 비트선에 연결되어 있는 메모리셀의 수는 증가한다. 그로 인하여 비트선 용량은 증가하여서 전체 기억장치의 작동 간극은 감소한다. 왜냐하면, 신호 전하가 메모리셀에서 비트선가지 독출되는 경우에 있어서 비트선 용량(C비트)과 메모리셀 용량(CS)의 비율(C비트/CS)은 증가하고, 비트선사이의 전위차는 감소하기 때문이다.
C비트/CS를 감소시키기 위하여, 비트선은 제3도에 도시한 바와 같이 다수의 영역으로 설비되어질 수 있다. 제3도에 있어서, 메모리셀어레이(MCA)는 비트선 방향으로 다수의 부어레이(1), (2), … (i), … (n)로 분할된다. 각각의 부어레이에 있어서, 비트선 해석기 유닛 또는 컬럼 해석기 유닛이 제공되어 있어서 각 부어레이의 해석 작동은 독립적으로 수행된다. 그러나, 그러한 구조에 있어서, 각 부어레이를 위하여 컬럼 해석기 유닛을 제공하는 것이 필요하므로 칩크기는 증가한다.
그러한 점은 다음과 같이 상세히 설명한다.
제5도에 있어서, 비트선에 평행한 방향이 X방향으로 정의되고, 워드선에 평행한 방향이 y방향으로 정의되면, X방향에서의 컬럼 해석기의 크기는 COLx이고, X방향에서 감지증폭기의 크기는 SAx이고, 메모리셀어레이에서 분할된 부어레이수는 N이다.
N=1일때와 비교하여 방향에서 칩크기의 증가(
Figure kpo00011
X)는 다음식으로 나타낸다.
Figure kpo00012
Figure kpo00013
컬럼 해석기 유닛이 각 부어레이의 중간에서 배열되는 경우에 있어서, MB로 분할된 비트선의 수와 N으로 분할된 부어레이의 수는 다음의 관계이다.
Figure kpo00014
Figure kpo00015
그러므로
Figure kpo00016
X는 다음식으로 나타낸다.
Figure kpo00017
Figure kpo00018
이 식에서 알 수 있는 것처럼
Figure kpo00019
·COLx·MB는
Figure kpo00020
X의 인자의 하나이다. 그러므로, 비트선의다수의 영역윽로 분할한다면, 칩크기는 상당히 증가한다.
제4도는
Figure kpo00021
X와 MB와의 관계를 나타낸다. 제4도는 다음과 같이 가정한다.
Figure kpo00022
Figure kpo00023
특히, 하나의 구체적인 예로서, 4M비트 DRAM에 상당하는 기억장치가 사용되며, 그것의
Figure kpo00024
X는 S
Figure kpo00025
150㎛(YR 참조)로 계산된다.
다음으로 알 수 있는 것처럼, MB가 16이상일때,
Figure kpo00026
X는 매우 중요한 문제인 3㎜이상이 된다.
이러한 기술배경하에서, 본 발명은 상기 언급한 문제를 해결하고자 한다. 제5도는 반도체 기억장치를 나타내며, 특히 본 발명 제1실시예의 DRAM을 나타낸다. 제1도와 제2도에 표시된 번호와 같은 구성인 곳에서는 제5도에서도 같은 번호를 사용한다.
제5도의 구조에 있어서, 주변회로는 제1도와 제5도의 구조를 비교하므로서 명백한 바와 같이 제1도의 구조와 같다. 즉, 하나의 비트선 해석기 유닛 또는 컬럼 해석기 유닛(BD)은 메모리셀어레이(MCA)의 우측에 배열되고, 하나의 워드선 해석기 유닛 또는 로우 해석기 유닛(WD)은 메모리셀어레이(MCA)의 아랫쪽에 배열된다. 칼럼 해석기 유닛(BD)은 전도체(11), (12), … (1i)를 통하는 데이터 액세스 트랜지스터쌍 (31), (41) ; … ; (3i), (4i)을 제어한다.
이러한 트랜지스터는 한 쌍의 보충 데이터버스(D), (D)와 중간증폭기 유닛(MA)사이에 위치한다. 중간증폭기 유닛(MA)은 제6도를 참조하여 후술할 것이다. 메모리셀어레이(MCA)는 다수의 블록(b1), (b2), … (bi), … (bn) (i, n은 정수)으로 분할된다.
이러한 블록도 제6도를 참조하여 후술할 것이다.
제6도는 제5도의 DRAM의 개략회도로 나타낸다. 각각의 블록은 본질적으로 똑같은 구조이다. 그러므로, 블록(bi)은 대표적인 것으로 설명되고, 분할된 메모리셀어레이(MCAi)를 제공한다.
분할된 메모리셀어레이(MCAi)의 우측에서는, 홀수번 감지증폭기(SA1), (SA3), … (SA(2n-1))가 배열되어 있다. 어레이(MCAi)의 좌측에는, 짝수번 감지증폭기(SA2), (SA4), … (SA(2n))가 배열되어 있다. 홀수번 비트선의 쌍, 즉 (BL1), (
Figure kpo00027
) ; (BL3), (
Figure kpo00028
) ; … ; (BL(2n-1), (
Figure kpo00029
)는 제6도에 도시한 바와 같이 홀수번 감지증폭기(SA1), (SA3), … (SA (2n-1))에 각각 연결된다. 짝수번 비트선의 쌍, 즉 (BL2), (
Figure kpo00030
) ; (BL4), (
Figure kpo00031
) ; … ; (BL(2n)), (
Figure kpo00032
)는 짝수번 감지증폭기(SA2), (SA4), … (SA(2n))에 연결된다.
(MCAi)의 우측에서, 또다른 불할된 메모리셀어레이(MCAi+1)를 제공한다. (MCAi+1)의 구조는 (MCAi)의 구조에 대해 보충한다. 즉, 보충 감지증폭장치(
Figure kpo00033
), … (
Figure kpo00034
)는 실질적으로 (MCAi)내의 것들과같은 방법으로 배열된다. 인접한 감지증폭기, 즉, (SA1)과 (
Figure kpo00035
), (SA3)과 (
Figure kpo00036
), …, (SA(2n-1))과 (
Figure kpo00037
)는 독출 MOSFETqn (51), (
Figure kpo00038
) ; (53), (
Figure kpo00039
) ; … ; (5(2n-1)), (
Figure kpo00040
)를 통하여 각각 연결된다.
(MCAi)의 좌측에서는, 다른 분할된 메모리셀어레이(MCAi-1)를 제공한다. (MCAi-1)의 구조는 (MCAi)의 구조에 보충하며, (MCAi+1)의 구조와 똑같다. 즉, 보충 감지증폭기(
Figure kpo00041
), … (
Figure kpo00042
)는 MCA에서의 것과 동일한 방법으로 배열된다. 인접한 감지증폭기, 즉 (SA2)와 (
Figure kpo00043
), (SA4)와 (
Figure kpo00044
), …, (SA(2n))와 (
Figure kpo00045
)는 독출 MOSFET부 (52), (
Figure kpo00046
) ; (54), (
Figure kpo00047
) ; … ; (5(2n)), (
Figure kpo00048
)를 통하여 각각 연결된다.
상기 설명해서 명백해지는 바와 같이, (MCAi+1)의 우측에서, 그 구조가 (MCAi+1)의 구조에 보충적이고 (MCAi)와는 동일한 어레이(MCAi+2)를 제공한다. 또한, (MCAi-1)의 좌측에서는 그 구조가 (MCAi-1)의 구조에 보충적이고 (MCAi)와는 동일한 어레이(MCAi-2)를 제공한다. 분할된 메모리셀어레이(MCA)1∼(MCAn)는 상기에 언급된 방법으로 배열된다. 독출 MOSFET부의 연결부, 즉(a1)과 (
Figure kpo00049
), (a2)와 (
Figure kpo00050
), (a3)와 (
Figure kpo00051
), … (a(2n))과 (
Figure kpo00052
)는 (al)과 (a2)은 (S1)에 (
Figure kpo00053
)와 (
Figure kpo00054
)은 (
Figure kpo00055
)에 (a3)와 (a4)은 (S2)에, (
Figure kpo00056
)와 (
Figure kpo00057
)은 (
Figure kpo00058
)에, … 연결되는 방법으로 부비트선 (S1), (
Figure kpo00059
) ; (S2), (
Figure kpo00060
) ; … ; (S(2n)), (
Figure kpo00061
)에 연결된다. 이러한 부비트선(S1), (
Figure kpo00062
), (S2), (
Figure kpo00063
) …은 데이터 액세스 트랜지스터가있는 중간증폭기(MA1), (MA2) …를 통하여 데이터버스(D), (
Figure kpo00064
)에 연결된다.
제5도와 6도에 도시된 반도체 기억장치의 작동을 설명한다.
메모리셀(MC1)에 기억된 독출될때, 워드선(WL1)은 먼저 로우 해석기 유닛(WD)에 의해 선택되고나서, 메모리셀(MC1)(제2도 참조)에서의 트랜지스터(20)는 전기전도화 된다. 그 결과, 축전지(21)(제2도 참조)에서의 신호 전하는 비트선(BL1)으로 독출되고 그로인하여 비트선(BL1)과 (
Figure kpo00065
)사이에서 전위의 미세한 차이가 생긴다. 그러면, 그 미세한 차이는 감지증촉기(SA1)에 의해 증폭된다. 감지증폭기(SA1)에 의해 증폭된 신호전압은, 독출 트랜지스터(51)와 연결부(a1), (
Figure kpo00066
)를 통하여 부비트선쌍 (S1), (
Figure kpo00067
)에 인가된다. 그 후, 신호전압은 중간증폭기(MA1)에 의해 더욱 증폭되며, 그리고 나서 칼럼 해석기 유닛(BD)에 의해 전기전도화되는 MOS 트랜지스터(31), (41)를 통해서 보충 데이터버스(D), (
Figure kpo00068
)로 독출된다.
메모리셀(MC2)에 기억된 정보가 독출될때, 워드선(WL1)이 선택되며, 신호 전하는 비트선(BL2)에 독출된다. 비트선(BL2)와 (
Figure kpo00069
)사이의 전위의 미세한 차이는 감지증폭기(SA2)에 의해 증폭된다. 감지증폭기(SA2)에 의해 증폭된 신호전압은 독출 트랜지스터(52), 연결부 (a2), (
Figure kpo00070
) 및 부비트선(S1), (
Figure kpo00071
)을 통하여 중간증폭기(MA1)로 인가된다.
제6도로부터 명백해지는 바와 같이, 특히 블록(bi)에 있어서, 각 블록은 메모리셀어레이 양쪽편에 배열된 메모리셀어레이, 감지증폭기 및 독출 트랜지스터를 내장하고 있다.
제5도 구조로 되돌아가서, 예를 들면 블록(bi)안에 있는 메모리셀의 정보, 즉 워드선(WL)에 상당하는 정보가 선택될때, 신호 전하는 블록(bi)내의 비트선에 독출된다. 그러면, 비트선에 연결된 구체적인 감지중폭기는 신호전압을 증폭시키도록 작동한다. 동시에, 다른 블록안에 있는 감지증폭기는 작동하지 않는다. 그로 인하여 독출 작동에 의한 순간 전류를 감소한다. 블록내의 감지증폭기에 의해 증폭된 신호전압은 독출트랜지스터를 통하여 부비트선으로 독출하며, 그리고 나서 중간증폭기로 독출된다.
신호전압이 중간증폭기에 의해 증폭되고, 난 후, 신호전압은 데이터버스(D), ()로 출력된다.
상기 설명에서 명백해지는 바와 같이, 다음 이익들이 본 발명에 의해 얻어진다.
(1) 감지증폭기의 피치를 유연하게 할 수 있다. 감지증폭기가 두 그룹으로 나누어지고, 그 두 그룹의 증폭기는 메모리셀어레이의 양쪽편에 배열되기 때문에, 감지증폭기의 피치는 비트선의 피치보다 더 크게 만들어질 수 있다. 그러므로, 전기적 대칭성을 가진 고감도 감지증폭기가 실현될 수 있다.
(2) 각 블록에 대해 컬럼 해석기를 반드시 제공할 필요가 없다. 즉, 제5도, 6도에 도시한 바와 같이 모든 블록에 대해 단 하나의 컬럼 해석기만이 필요하다. 이것은 메모리셀어레이의 분할수가 증가할지라도, 칩 크기는 증가하지 않는다는 것을 의미한다.
(3) 전체 기억장치의 고속 작동이 실현가능하다. 이 점은 다음과 같이 명백해진다. 먼저, 제1도에서 왜 고속 작동이 불가능하였는지를 설명한다. 제1도에서 다수의 MOS 트랜지스터(31), (41), (32), (42), … (3i), (4i)가 데티어버스(D), (
Figure kpo00073
)에 연결되어 있다.
그러므로, 데이터버스(D), (
Figure kpo00074
)의 표유용량이 증대된다. 이런 상황하에서, 독출 작동은 다음과 같이 수행된다. 즉, 메모리셀(MC)로부터의 데이터 독출은 감지증폭기(SA)에 의해 증폭되어진다. 증폭된 데이터는 MOS트래지스터(31), (32), … 중의 하나를 통하여 데이터버스(D), (
Figure kpo00075
)로 독출된다. 실제로, 데이터버스(D), (
Figure kpo00076
)에 있는 전기 전하는 MOS 트랜지스터(31), (32) … 중의 하나와 감지증폭기(SA)를 통하여 전원 공급선이나 접지선으로 빼내어진다.
이러한 구조에 있어서, 데이터버스(D), (
Figure kpo00077
) 위의 전기 전하를 빼내기 위한 MOS 트랜지스터(31), (32), …를 제공하는 것은 필수적이다. 그러므로, 칩 크기의 제한에 기인하는 MOS 트랜지스터(31), (32), …의 크기를 확대하기는 어려우며, 그래서 MOS 트랜지스터(31), (32)의 ON 저항은 높아진다.
더우기, 제1도 구조에 있어서, 데이터가 독출되는 메모리셀의 재생 작동 및 데이터버스위의 전기 전하의 풀아웃 작동은 감지증폭기에 의해 동시에 수행된다. 그로인하여, 풀아웃 작동을 위하여 충당되는 감지증폭기의 구동 능력은 감소한다.
결국, 제1도 구조에 있어서, 큰 포유용량을 가지는 데이터버스(D), (
Figure kpo00078
) 위의 전기 저하는 MOS트랜지스터(31), (32), …와 구동능력이 낮은 감지증폭기에 의해 구동된다. 이것은 가속 작동에 지장을 준다.
한편, 제5도 및 제6도의 반도체 기억장치에 대하여 설명한다.
제6도에서, MOS 트랜지스터(31), (42), (32), (42), …와 데이터버스(D), (
Figure kpo00079
)를 각 블록마다 제공하는 것이 반드시 필요한 것은 아니다. 즉, MOS 트랜지스터와 데이터버스의 단일 유닛이 모든 블록에서 사용된다. 그러므로, 칩의 크기에 무관하게 중간증폭기의 트랜지스터(도시하지 않음)의 크기와 트랜지스터(31), (41), …의 크기를 증대시키는 것이 가능하다.
더우기, 다수의 데이터버스쌍(D), (
Figure kpo00080
)이 제공된다면, 한쌍의 데이터버스(D), (
Figure kpo00081
)에 연결된 수많은 독출 트랜지스터(31), (41) …의 수는 감소되어서, 데이터버스위의 표유용량이 감소한다. 그러므로 칩크기 효과를 악화시키지 않고 다수의 데이터버스쌍을 제공하는 것이 가능해 진다.
제6도 구조에 있어서, 메모리셀의 재생 작동은 각 블록에 있는 감지증폭기에 의해 수행되고, 데이터버스위의 전기 전하의 풀아웃 작동은 부비트선의 한 끝에 연결된 중간증폭기에 의해 수행된다.
그러므로, 풀아웃 작동에 대한 구동능력은 제1도 구조의 능력보다 더 크게 만들어질 수 있다. 결국, 제6도 구조에 있어서, 작은 포유용량을 가지는 데이터버스(D), (
Figure kpo00082
)위의 전기 전하는 MOS 트랜지스터와 높은 구동능력을 가진 감지증폭기에 의해 구동되어, 고속 작동이 실현가능해 진다.
또한, 제6도의 구조에 있어서, 감지증폭기(SAi)에서 부비트선(Si), (
Figure kpo00083
)으로 데이터를 전송하는 것은 필수적이다. 부비트선에 연결된 독출 트랜지스터(51), (53), …의 수가 적고, 최상층이 부비트선으로서 사용되기 때문에, 부비트선위의 포유용량이 감소하는 것이 가능하다. 그러므로 감지증폭기(SAi)에서 부비트선(Si), (
Figure kpo00084
)까지 고속으로 데이터를 전송시킬 수 있게 된다.
(4) 본 발명에 의해 초대형비트 데이터의 처리가 가능하다.
이 경우에 있어서, 초대형비트란 512비트, 1024비트 혹은 그 이상을 의미한다.
그러나 초대형비트의 처리가 종래 구조에서는 어째서 불가능했는가 하는 것은 제7a도와 제7b도를 참조하여 설명한다. 제7a도는, 메모리셀어레이(MCA)가 다수의 블록(b1)∼(bn)으로 나누어지고, 칼럼 해석기(BD)가 각 블록안에서 배열된 메모리 구조를 보여준다. 이런 경우에 있어서, 데이터는 제7a도의 더 낮은 방향으로만 출력된다. 그러므로, 동시에 평행한 방법으로 출력가능한 데이터의 수는 기껏해야 블록의 수보다 몇배 많기 때문에, 32비트 또는 64비트가 처리가능한 가장 높은 비트이다.
한편, 제7b도는, 부비트선이 모든 블록위에 배열되고, 중간증폭기(MA)는 부비트선의 한끝에 연결되는 본 발명 메모리 구조를 보여준다.
그러므로, 큰 수의 데이터 즉, 512비트, 1024비트 혹은 그 이상을 출력시키는 것은 용이하게 된다. 그러한 초대형비트 데이터의 처리는 DRAM이 여러 종류의 LSI위에 설치된 것같이 중요하게 된다.
제8도는 본 발명의 제2실시예를 도시한다. 제6도와 구성부분에서는 같은 번호를 사용하여 도시하였다. 제6도 및 제8도의 비교에서 명백해지는 바와 같이, 제6도는 접혀진 비트선형 DRAM을 도시하면 제8도는 개방 비트선형 DRAM을 도시한다. 즉 본 발명은 접힌 비트선형과 개방 비트선형 DRAM양쪽 모두에 적용 가능하다.
제9도는 본발명의 제3실시예를 도시한다. 제6도와 같은 구성부분에서는 같은 번호를 사용하여 도시하였다. 제6도 구조와 제9도를 구조사이의 차이는 다음과 같다. 제6도에서는, 한쌍의 부비트선은 두쌍의 비트선마다 제공 받지만 제9도에서는, 한쌍의 부비트선은 4쌍의 비트선마다 제공받는다. 상기 언급된 방법으로 부비트선의 피치를 증대시키는 것에 의해서, 부비트선의 끝에 더욱 복잡하고 정교한 회로를 연결하는 것이 가능하다.
본 발명은 특정한 실시예로 예시하여 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 다른 수정과 변화가 실현될 수 있다. 따라서, 본 발명의 정신과 범위에서 벗어나지 않는 한 모든 수정과 변화는 첨부된 청구범위로 보호될 수 있음을 알 수 있을 것이다.

Claims (7)

  1. 평행하게 배열된 다수의 비트선, 상기 비트선에 직각으로 교차하면서 평행하게 배열되어 있는 다수의 워드선 및 내부에 데이터를 기억하기 위하여 상기 비트와 워드선 사이에 연결되어 있는 다수의 메모리셀을 가지는 메모리셀어레이와, 홀수번의 감지증폭기가 상기 메모리셀어레이의 한쪽에 배열되고 짝수번의 감지증폭기가 상기 메모리셀어레이의 다른쪽에 배열되는 방법으로 상기 메모리셀어레이의 양측면에 배열되어 있고, 상기 홀수번 감지증폭기는 홀수번 비트선에 연결되고 상기 짝수번 감지증폭기는 짝수번 비트선에 연결되어 있는 다수의 감지증폭기와, 상기 메모리셀어레이의 양측에 배열된 상기 감지증폭기를 연결하기 위한 다수의 부비트선과, 상기 부비트선에 연결된 다수의 중간증폭기와, 상기 중간증폭기에 연결되어 있는 한쌍의 데이터버스로 구성된 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  2. 제1항에 있어서, 한쌍의 부비트선은 두쌍의 비트선마다 제공되는 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  3. 제1항에 있어서, 상기 감지증폭기 및 비트선은 접는 비트선형 다이나믹 랜덤 액세스 메모리(DRAM)를 형성하는 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  4. 제1항에 있어서, 한쌍의 부비트선은 4쌍의 비트선마다 제공되는 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  5. 제1항에 있어서, 상기 감지증폭기 및 비트선은 개방 비트선형 다이나믹 랜덤 액세스 메모리(DRAM)를 형성하는 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  6. 다수의 블록이 있으며, 각 블록은 메모리셀부어레이가 있으며, 상기 메모리셀부어레이의 양측에 배열되어 있는 감지증폭기를 가지는 메모리셀어레이와, 상기 다수의 블록위에 배열되고, 각 블록내의 상기 감지 증폭기에 연결되어 있는 다수의 부비트선과, 상기 메모리셀어레이의 한쪽끝에 배열되고 상기 부비트선에 연결되어 있는 중간증폭기 유닛과 상기 중간증폭기 유닛에 연결되어 있는 한쌍의 데이터버스와, 상기 메모리셀어레이의 한쪽에 배열되어 있는 컬럼 해석기 유닛과, 상기 메모리셀어레이의 다른쪽에 배열되어 있는 로우 해석기 유닛으로 구성된 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
  7. 제6항에 있어서, 상기 부비트선은 상기 중간증폭기와 독출 트랜지스터를 통하여 상기 데이터버스에 연결되어 있는 것을 특징으로 하는 부비트선을 가지는 반도체 기억장치.
KR1019870003953A 1986-04-24 1987-04-24 부 비트선을 가지는 반도체 기억장치 KR900008937B1 (ko)

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