JP4192613B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特に増幅型のメモリにおけるレイアウト構成に関するものである。
【０００２】
【従来の技術】
【特許文献１】
特開昭６２−６７８６１号
【特許文献２】
特開平１−２５５２６９号
【特許文献３】
特開２００２−１９７８５７
【０００３】
ＤＲＡＭやフラッシュメモリまたは強誘電体メモリに代表される半導体メモリの微細化、高集積化が急激に進んでいる。これら大容量メモリの最小加工寸法は、６年で約０．５倍となっており、それにともなってメモリセルの面積は１／４になっている。
【０００４】
このようにメモリセルが縮小されると、データ記憶に要する蓄積電荷等も小さくなり、十分な信号を得るのが困難になっていく。これに伴って読み出し速度が劣化したり、最悪の場合、誤動作が発生したりする。
このような状況に対し、増幅型と呼ばれるメモリセルが注目されている。これらは特にＤＲＡＭにおいて、例えば上記特許文献１，２等に提案されているが、強誘電体メモリやフラッシュメモリ等にも応用が可能である。
【０００５】
増幅型メモリの概念図を図１４に示す。なお図１４は、メモリアレイを構成する１つのメモリユニットＭＵのみを示している。実際には、このようなメモリユニットＭＵがビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイが構成される。
メモリユニットＭＵは、メモリセルを有する部位であり、メモリセルにおけるデータの記憶状態に応じて異なる信号電位をセンスノードＮＥに発生させる。例えば上記特許文献１の特開昭６２−６７８６１号におけるＤＲＡＭの例では、メモリセルとしてセルキャパシタを有する。
【０００６】
通常のＤＲＡＭではセルキャパシタからの電荷が直接ビット線ＢＬを駆動するが、増幅型では図示するように増幅トランジスタＴｓ、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが設けられる。
読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗは、それぞれ読出ワード線ＷＬｒ、書込ワード線ＷＬｗによって制御される。
書込用アクセストランジスタＴｗは、データ書込時のみに使用され、読出時はオフとされている。即ちセンスノードＮＥとビット線ＢＬは切り離されている。センスノードＮＥは増幅トランジスタＴｓのゲートに接続されている。そしてデータ読出時は読出用アクセストランジスタＴｒがオンとされ、従って、増幅トランジスタＴｓがゲートに発生した信号電位に応じてビット線ＢＬを駆動する。センスノードＮＥの負荷容量はビット線ＢＬに比較して非常に小さいので、メモリユニットＭＵからの小さな信号電荷で十分な信号電位を発生させることができ、動作マージンや動作速度を大幅に向上させることが可能である。
【０００７】
特に本出願人は、上記特許文献３として、微細なセル構造と増幅型を併せ持つ強誘電体メモリを提案している。図１５にその回路図を示す。
この場合、メモリユニットＭＵは複数の強誘電体キャパシタＣ１〜Ｃｎによって構成されている。各強誘電体キャパシタＣ１〜Ｃｎは、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１〜Ｃｎは、それぞれ一端が共通ノード電極（センスノード）ＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１〜ＰＬｎに接続されており、各プレート線ＰＬ１〜ＰＬｎによって制御される。
【０００８】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、増幅トランジスタＴｓが設けられる。
増幅トランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極（センスノード）ＮＥに接続されている。さらにそのソース／ドレインは、一方が定電圧源配線ＦＶ（ＦＶは例えば電源電圧Ｖｃｃ等の配線：以下「定電圧源ＦＶ」とも記す）に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方が増幅トランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｒは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【０００９】
各プレート線ＰＬ（ＰＬ１〜ＰＬｎ）、各ワード線ＷＬ（ＷＬｒ、ＷＬｗ）には、それぞれ図示しない駆動回路によって、書込時及び読出時に所定の動作シーケンスに応じた電圧印加が行われる。
【００１０】
データ読出時、例えばキャパシタＣ１からのデータ読出時を例に挙げると、その場合は、読出ワード線ＷＬｒを選択し、またプレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１を駆動する。
これによってキャパシタＣ１から共通ノード電極ＮＥに電荷が放出されるが、このとき書込ワード線ＷＬｗはオフであり、従って共通ノード電極ＮＥはビット線ＢＬから切断されている。即ちセルキャパシタＣ１からの電荷は直接ビット線ＢＬを駆動するのではなく、増幅トランジスタＴｓのゲート電極のみを駆動する。このとき、読出ワード線ＷＬｒ が選択されていることで読出用アクセストランジスタＴｒはオンとなっているため、増幅トランジスタＴｓが、そのゲートの印加電圧に応じてビット線ＢＬを駆動することになる。そして、このようにして駆動されるビット線ＢＬの電位を、図示しないセンスアンプでセンスすることでデータを読み出すことができる。
【００１１】
一方、データ書込時においては、書込ワード線ＷＬｗが選択され、書込用アクセストランジスタＴｗがオンとされる。読出用アクセストランジスタＴｒはオフとなる。すると、共通ノード電極ＮＥはビット線ＢＬと接続されるため、ビット線ＢＬとプレート線をそれぞれ所要の状態に駆動することで、選択された或るキャパシタＣ（ｘ）に、ビット線ＢＬとプレート線ＰＬ（ｘ）の電位差としての適切な電圧が印加され、データが書き込まれる。
【００１２】
このような、増幅トランジスタＴｓを備えた増幅型の半導体メモリでは、データ読出時にキャパシタＣがビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
さらに、この図１５のような構成によれば、各トランジスタＴｓ、Ｔｒ、Ｔｗを複数ビット（複数のメモリセル）で共有できる上、積層されたキャパシタアレイの下にそれを配置することができるので、面積的なオーバーヘッドも殆ど生じない。
【００１３】
図１６に、図１５の回路に対応する断面構造の一例を示す。
ビット線ＢＬは、図面上左右方向に配設されており、また読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、及びプレート線ＰＬ１〜ＰＬｎは、図面上、奥行き方向に配線されている。
そして共通ノード電極ＮＥと各プレート線ＰＬ１〜ＰＬｎが強誘電体膜ＦＥＲを挟んで形成され、この共通ノード電極（センスノード）ＮＥと各プレート線ＰＬ１〜ＰＬｎの交点における強誘電体膜ＦＥＲとして各メモリセル（キャパシタＣ１〜Ｃｎ）が形成される。
【００１４】
また読出ワード線ＷＬｒ、書込ワード線ＷＬｗが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗのそれぞれと、拡散領域（ＡＣ）との交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが形成されている。
また共通ノード電極ＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。また共通ノード電極ＮＥは、書込用アクセストランジスタＴｗの拡散領域と、コンタクト部ＣＴ２を介して接続している。
ビット線ＢＬはコンタクト部ＣＴｂにより、読出用アクセストランジスタＴｒと書込用アクセストランジスタＴｗの共有拡散領域と接続される。なお、このコンタクト部ＣＴｂは、図１５（或いは図１４）の回路における▲３▼の部分に相当する。
増幅トランジスタＴｓの拡散領域は、定電圧源ＦＶの配線と共有される。
【００１５】
【発明が解決しようとする課題】
この図１６の構造は、増幅型メモリにおける典型的なトランジスタ配置であるが、以下の欠点がある。
即ちこのようなメモリ構造では、ビット線ＢＬと拡散層ＡＣとのコンタクト部ＣＴｂが、共通ノード電極（センスノード）ＮＥと増幅トランジスタＴｓとのコンタクト部ＣＴ１と、同じ共通ノード電極ＮＥと書込用トランジスタＴｗの拡散層とのコンタクト部ＣＴ２の中間に形成されている。
そしてセンスノードＮＥはビット線ＢＬのコンタクト部ＣＴｂの左右に位置する配線を結線するので、ビット線ＢＬとオーバーラップする状態となる。センスノードＮＥを含むメモリユニットＭＵは、このメモリの占有面積を直接的に決定する要因となっており、平面状に密に敷き詰められている。従ってビット線ＢＬはメモリユニットＭＵの下層に配置するしかない。
【００１６】
この場合、コンタクト部ＣＴ１，ＣＴ２は、左右に走査するビット線ＢＬを奥行き方向、即ちワード線方向に避けて配置する必要があり、ワード線方向のサイズが増加する要因になる。
さらに通常、メモリユニットＭＵの形成には高温が必要なケースが多く、メタル配線層の多いＭＯＳロジックと混載させた場合も、ビット線ＢＬは高融点金属等で別途作りこんでおくしかない。従って工程数の増加要因となってしまう。
【００１７】
【課題を解決するための手段】
そこで本発明は、増幅型メモリとしての半導体記憶装置において、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようなレイアウト構成を提案する。
【００１８】
このため本発明の半導体記憶装置は、複数のメモリセルを含むメモリユニットがビット線及びワード線に沿った各方向に複数反復配置されたメモリアレイを備えた半導体記憶装置であり、各々の上記メモリユニットは、上記メモリセルの記憶値に応じた読出信号が発生されるセンスノードと、第１，第２，第３のトランジスタとを含む。そして上記センスノードは、上記第１のトランジスタのゲート電極に接続されるとともに、上記第３のトランジスタを介して上記ビット線に接続され、上記第１のトランジスタのソース／ドレインの一方は定電圧ノードに、他方は上記第２のトランジスタを介して上記ビット線に接続され、上記第２のトランジスタのゲート電極は第１のワード線に接続され、上記第３のトランジスタのゲート電極は第２のワード線に接続され、上記第２及び第３のトランジスタの拡散層と上記ビット線との２つのコンタクトは上記メモリユニットを挟んでそれぞれ別個独立に設けられているとともに、上記ビット線は、上記メモリユニットの上層に設けられている。
また、上記メモリユニットは、それぞれ強誘電体キャパシタを含むＮ個（Ｎは２以上の整数）の上記メモリセルを含み、上記強誘電体キャパシタのそれぞれは、一方の電極が上記センスノードに接続され、他方の電極は上記ワード線と同方向に配されたＮ本のプレート線のうち対応する上記プレート線に接続されている。
【００１９】
即ち本発明によれば、ビット線と接続する２つのトランジスタ（第２，第３のトランジスタ）と、ビット線とのコンタクト部を別途個別に設置し、それらをビット線方向にセンスノードを挟むような形で配置することで、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようにする。
【００２０】
【発明の実施の形態】
以下、本発明の第１〜第５の実施の形態を順次説明するが、それに先だって、まず図１により本発明の構成概念を説明する。
【００２１】
図１の回路は、上述した図１４と同様に、メモリアレイを構成する１つのメモリユニットＭＵのみを示している。実際には、このようなメモリユニットＭＵがビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイが構成される。メモリユニットＭＵは、メモリセルを有する部位であり、メモリセルにおけるデータの記憶状態に応じて異なる信号電位をセンスノードＮＥに発生させる。
そしてこの場合、図１４と同様に、増幅トランジスタＴｓ、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが設けられる。
読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗは、それぞれ読出ワード線ＷＬｒ、書込ワード線ＷＬｗによって制御される。
書込用アクセストランジスタＴｗは、データ書込時のみに使用され、読出時はオフとされている。即ちセンスノードＮＥとビット線ＢＬは切り離されている。
センスノードＮＥは増幅トランジスタＴｓのゲートに接続されている。そしてデータ読出時は読出用アクセストランジスタＴｒがオンとされ、従って、増幅トランジスタＴｓがゲートに発生した信号電位に応じてビット線ＢＬを駆動する。
【００２２】
この図１の回路構成の場合、▲１▼の部分がビット線ＢＬと読出用アクセストランジスタＴｒの拡散領域を接続するコンタクト部に相当し、また▲２▼の部分がビット線ＢＬと書込用アクセストランジスタＴｗの拡散領域を接続するコンタクト部に相当する。
即ち各アクセストランジスタＴｒ、Ｔｗとビット線ＢＬとのコンタクト部は、▲１▼，▲２▼としてそれぞれ別個に形成されており、それに挟まれてセンスノードＮＥ及びメモリユニットＭＵが配置されている。
回路は図１４と等価だが、ビット線コンタクト▲１▼，▲２▼はセンスノードＮＥとオーバーラップしていない。
【００２３】
本発明は、このようにビット線コンタクト▲１▼，▲２▼はセンスノードＮＥとオーバーラップしないように回路を構成することをポイントとしている。
【００２４】
＜第１の実施の形態＞
第１の実施の形態を図２〜図５で説明する。
図２には実施の形態の増幅型クロスポイントメモリのメモリユニットＭＵ部分の構成を示し、また図３に、当該メモリユニットＭＵをビット線ＢＬ及びワード線ＷＬの各方向に複数反復配置されて構成されたメモリアレイを示す。
【００２５】
図２において、メモリユニットＭＵは、センスノード（共通ノード電極）ＮＥに接続された複数の強誘電体キャパシタＣ（ここでは８個のキャパシタＣ１〜Ｃ８とする）を有して構成されている。各キャパシタＣ１〜Ｃ８は、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１〜Ｃ８は、それぞれ一端がセンスノードＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１〜ＰＬ８に接続されており、各プレート線ＰＬ１〜ＰＬ８によって制御される。
【００２６】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、増幅トランジスタＴｓが設けられる。
増幅トランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートはセンスノードＮＥに接続されている。さらにそのソース／ドレインは、一方が定電圧源ＦＶに接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方が増幅トランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
▲１▼は、読出用アクセストランジスタＴｒとビット線ＢＬを接続するコンタクト部（図４，図５のＣＴｂ１）に相当する部分である。
【００２７】
書込用アクセストランジスタＴｒは、ソース／ドレインの一方がセンスノードＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
▲２▼は、書込用アクセストランジスタＴｗとビット線ＢＬを接続するコンタクト部（図４，図５のＣＴｂ２）に相当する部分である。
【００２８】
このような構成のメモリユニットＭＵを複数配置して成るメモリアレイは例えば図３のようになる。即ち図１の構成のメモリユニットＭＵとして、図３に示すように各メモリユニットＭＵ１１，ＭＵ１２・・・が、ビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置される。
【００２９】
ワード線ＷＬ方向に並ぶ各メモリユニットでは、読出ワード線ＷＬｒ、書込ワード線ＷＬｗが共有される。
例えばメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３を含むユニット行ＭＲ１では、各メモリユニット（ＭＵ１１、ＭＵ１２・・・）の読出用アクセストランジスタＴｒのゲートには共通の読出ワード線ＷＬｒが接続され、また各書込用アクセストランジスタＴｗのゲートには共通の書込ワード線ＷＬｗが接続されている。
【００３０】
ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）はワード線ＷＬに対して垂直方向に配設される。
ビット線ＢＬ方向に並ぶ各メモリユニットでは、ビット線ＢＬが共有される。例えばメモリユニットＭＵ１１、ＭＵ２１には、ビット線ＢＬ１が、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗに接続される。
各ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、それぞれセンスアンプ２（２−１、２−２・・・）によって書込時に電圧印加され、また読出時に電位検出される。
【００３１】
また図２にも示したように、メモリユニットＭＵ内の各キャパシタＣ１〜Ｃ８は、それぞれプレート線ＰＬに接続される。例えばユニット行ＭＲ１のメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３・・・では、各キャパシタＣ１〜Ｃ８は、それぞれプレート線ＰＬ１〜ＰＬ８に接続される。ユニット行ＭＲ２のメモリユニットＭＵ２１、ＭＵ２２、ＭＵ２３・・・も同様である。
【００３２】
各ワード線ＷＬ、プレート線ＰＬは、それぞれ駆動回路ＤＲＶ１、ＤＲＶ２によって、アクセスするアドレス及び書込／読出の別に応じた電圧印加が行われる。
例えばユニット行ＭＲ１が選択されてアクセスされる場合、そのユニット行ＭＲ１に対応するワード線ＷＬｒ，ＷＬｗ、プレート線ＰＬ１〜ＰＬ８が、駆動回路（ＤＲＶ１）によって動作される。そのとき、非選択ユニット行、例えばユニット行ＭＲ２のセンスノードＮＥとプレート線ＰＬ（ＰＬ１〜ＰＬ８）は、駆動回路ＤＲＶ２により共に接地されており、安定した状態でデータを保持している。
【００３３】
なお、ビット線方向に隣接するメモリユニットＭＵでは、コンタクト部が共用される。図２において説明したように、或るメモリユニットＭＵについて読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分を▲１▼、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分を▲２▼とした場合、図３のメモリユニットＭＵ１１、ＭＵ２１の隣接部分で示すように、１つのコンタクト部ＣＴｂが、メモリユニットＭＵ１１についての読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼となるとともに、メモリユニットＭＵ２１についての書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼となる。
【００３４】
このような構成に対応するレイアウト例を図４に、また図４におけるＡ−Ａ断面を図５にそれぞれ示す。
なお、図４，図５は、１つのユニット行ＭＲ（ｘ）の範囲を主に示しており、その左右において（ ）を付して示したワード線（ＷＬｗ）（ＷＬｒ）やトランジスタ（ＷＬｗ）（ＷＬｒ）は、図３のようなメモリアレイにおいてビット線方向に隣接するユニット行に対応するワード線やトランジスタである。
【００３５】
図４からわかるように、ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、図面上左右方向に配設されており、また読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、及びプレート線ＰＬ１〜ＰＬ８は、ビット線ＢＬと直交する方向に配設されている。そして特に図５からわかるように、センスノードＮＥと各プレート線ＰＬ１〜ＰＬ８が強誘電体膜ＦＥＲを挟んで形成され、このセンスノードＮＥと各プレート線ＰＬ１〜ＰＬ８の交点における強誘電体膜ＦＥＲとして各メモリセル（キャパシタＣ１〜Ｃ８）が形成される。
【００３６】
また読出ワード線ＷＬｒ、書込ワード線ＷＬｗが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗのそれぞれと、拡散領域（ＡＣ）との交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが形成されている。
またセンスノードＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。またセンスノードＮＥは、書込用アクセストランジスタＴｗの拡散領域と、コンタクト部ＣＴ２を介して接続している。
増幅トランジスタＴｓの拡散領域は、定電圧源ＦＶの配線と共有される。
【００３７】
ビット線ＢＬはコンタクト部ＣＴｂ１により、読出用アクセストランジスタＴｒの拡散領域と接続される。即ちコンタクト部ＣＴｂ１は図２，図３の▲１▼に相当する。
また、ビット線ＢＬはコンタクト部ＣＴｂ２により、書込用アクセストランジスタＴｗの拡散領域と接続される。即ちコンタクト部ＣＴｂ２は図２，図３の▲２▼に相当する。
【００３８】
なお、読出用アクセストランジスタＴｒの拡散領域は、ビット線方向に隣接するメモリユニットについての書込用アクセストランジスタ（Ｔｗ）と共有の拡散領域とされている。従って、図４，図５のコンタクト部ＣＴｂ１は、図面中右側に隣接するメモリユニットについての図２，図３でいう▲２▼の部分にも相当する。同様に、書込用アクセストランジスタＴｗの拡散領域は、ビット線方向に隣接するメモリユニットについての読出用アクセストランジスタ（Ｔｒ）と共有の拡散領域とされている。従って、図４，図５のコンタクト部ＣＴｂ２は図面中左側に隣接するメモリユニットについての図２，図３でいう▲１▼の部分にも相当する。
【００３９】
この図４，図５のように、本例では、ビット線ＢＬと読出用アクセストランジスタＴｒのコンタクト部ＣＴｂ１と、ビット線ＢＬと書込用アクセストランジスタＴｗのコンタクト部ＣＴｂ２とが、個別に設置されており、これらコンタクト部ＣＴｂ１，ＣＴｂ２はセンスノードＮＥ及びメモリユニットＭＵを挟んで配置されている。このため、コンタクト部ＣＴｂ１，ＣＴｂ２は、センスノードＮＥとオーバラップしない。またこれに伴ってビット線ＢＬはメモリユニットＭＵの上層に形成されている。
このような構造により、センスノードＮＥと拡散層のコンタクト部ＣＴ２、及びセンスノードＮＥと増幅トランジスタＴｓのゲートＳＧとのコンタクトＣＴ１は、ビット線ＢＬを避けて配置する必要がなくなる。
従って図４のようなレイアウトとして、ワード線方向のサイズを縮小できる。さらに多層のメタル配線を施したＭＯＳロジックと混載させた場合、ビット線ＢＬにはそのメタル配線の一部を使用することができ、工程数を削減できる。
【００４０】
＜第２の実施の形態＞
続いて第２の実施の形態を図６〜図９で説明する。
本出願人は、先に特願２００１−３０５３９３等で、上記強誘電体メモリのセンスノードを、非アクセス時にグランドにショートさせるリセットスイッチを追加した回路構成を提案した。このようなリセットスイッチを追加した場合も、本発明は有効である。
図６にリセットスイッチＴｒｓｔを追加したメモリユニットＭＵ部分の回路構成を示し、また図７に、そのようなメモリユニットＭＵによるメモリアレイをしめしている。
なお図６，図７の構成は、リセットスイッチＴｒｓｔ以外は、基本的には上記図２，図３と同様であるため、同一部分には同一符号を付し、説明を省略する。
【００４１】
図６，図７に示されるように、本例の場合、各メモリユニットＭＵに対して、センスノードＮＥとグランド（グランド配線ＧＬ）を短絡状態にさせるＦＥＴによるリセットスイッチＴｒｓｔが設けられている。
リセットスイッチＴｒｓｔは、書込用アクセストランジスタＴｗに隣接する位置に設けられている。
このリセットスイッチＴｒｓｔは、ソース／ドレインの一方がセンスノードＮＥに接続され、他方がグランド配線ＧＬに接続される。またゲートはリセット制御線ＲＳＴに接続され、従ってリセットスイッチＴｒｓｔは、リセット制御線ＲＳＴによってオン／オフ制御される。
リセットスイッチＴｒｓｔがオンとされることで、センスノードＮＥがグランドに短絡される。
【００４２】
図７に示すように、リセット制御線ＲＳＴはワード線ＷＬと並行に配設されており、ワード線ＷＬ方向に並ぶ各メモリユニットでは、リセット制御線ＲＳＴが共有される。
例えばユニット行ＭＲ１の各メモリユニット（ＭＵ１１、ＭＵ１２・・・）のリセットスイッチＴｒｓｔのゲートには、共通のリセット制御線ＲＳＴが接続される。
【００４３】
この回路に対応するレイアウト例を図８に、また図８におけるＢ−Ｂ断面を図９にそれぞれ示す。
このレイアウト例も、リセットスイッチＴｒｓｔの追加に伴う部分以外は、上記図４，図５と同様となる。
【００４４】
また図８，図９に示すように読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴが、ビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３・・・）と直交する方向に形成されているが、特に図９の断面構造からわかるように、読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴのそれぞれと、拡散領域ＡＣとの交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔが形成されている。
【００４５】
センスノードＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。またセンスノードＮＥは、書込用アクセストランジスタＴｗ及びリセットスイッチＴｒｓｔの共有拡散層領域と、コンタクト部ＣＴ２を介して接続している。
増幅トランジスタＴｓに接続された定電圧源ＦＶと、リセットスイッチＴｒｓｔに接続されたグランド配線ＧＬは、共に拡散層を用いてワード線ＷＬ（ＷＬｒ、ＷＬｗ）と同方向に走査されている。
【００４６】
この図８，図９の例の場合も、ビット線ＢＬと読出用アクセストランジスタＴｒのコンタクト部ＣＴｂ１と、ビット線ＢＬと書込用アクセストランジスタＴｗのコンタクト部ＣＴｂ２とが、個別に設置されており、これらコンタクト部ＣＴｂ１，ＣＴｂ２はセンスノードＮＥ及びメモリユニットＭＵを挟んで配置されている。これに伴ってビット線ＢＬはメモリユニットＭＵの上層に形成されている。
このような構造により、リセットスイッチＴｒｓｔを追加した構成においても、上記第１の実施の形態と同様の効果を得ることができる。
【００４７】
＜第３の実施の形態＞
第３の実施の形態を図１０，図１１で説明する。
メモリアレイを構成するメモリユニットＭＵの配置としては、ワード線方向に隣接する各メモリユニットについても各トランジスタ（Ｔｓ、Ｔｒ、Ｔｗ）を互い違いにずらして配置することで、そのレイアウト領域を広げることが考えられる。
図１０にそのような配置状態のメモリアレイを示す。なお、各メモリユニットＭＵに関する構成は、上記図２と同様としている。
例えば図１０において、それぞれビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されるメモリユニットＭＵ１，ＭＵ２，ＭＵ３，ＭＵ４に注目すると、各メモリユニットＭＵに対応する増幅トランジスタＴｓは、交互にビット線方向に半ピッチずらされている。
【００４８】
メモリユニットＭＵ１，ＭＵ３・・・に対しては、書込ワード線ＷＬｗ１，読出ワード線ＷＬｒ１が対応する。
メモリユニットＭＵ２，ＭＵ４・・・に対しては、書込ワード線ＷＬｗ２，読出ワード線ＷＬｒ２が対応する。
【００４９】
この図１０の回路に対応するレイアウト例を図１１に示す。なお、図１１は図１０のＺの範囲において、ビット線ＢＬ２〜ＢＬ４の部分に対応して示している。
図１１においてビット線ＢＬ３に接続されるメモリユニットＭＵ３の部分に注目して見てみると、センスノードＮＥは、コンタクト部ＣＴ１で増幅トランジスタＴｓのゲートＳＧに接続される。またコンタクト部ＣＴ２により書込用アクセストランジスタＴｗに接続される。
さらに、ビット線ＢＬ３は、コンタクト部ＣＴｂ１により読出用アクセストランジスタＴｒに接続され、またコンタクトＣＴｂ２により書込用アクセストランジスタＴｗに接続される。
この図１１においてビット線ＢＬ３からのコンタクトＣＴｂ１、ＣＴｂ２は、図１０の▲１▼、▲２▼の部分に相当する。
【００５０】
本例の場合、ワード線方向に隣接するメモリユニットＭＵ１，ＭＵ２，ＭＵ３，ＭＵ４で、増幅トランジスタＴｓが交互にビット線方向に半ピッチずらされているため、図１１に示されるように、増幅トランジスタＴｓの拡散領域（ＡＣ）及びゲート電極ＳＧのレイアウト可能領域が広がり（特にワード線方向に広がる）、そのサイズを大きくすることができる。このため増幅トランジスタＴｓによる駆動能力を上げる等、柔軟な配置が可能になる。
また本例においても、ビット線ＢＬと各アクセストランジスタ（Ｔｒ、Ｔｗ）の拡散層とのコンタクトＣＴｂ１，ＣＴｂ２は個別に設置されており、共にセンスノードＮＥとはオーバーラップしない。従ってビット線ＢＬはメモリユニットＭＵの上層に形成することができる。このため、上記第１，第２の実施の形態と同様の効果を得ることができる。
【００５１】
＜第４の実施の形態＞
上記第１〜第３の実施の形態は、増幅型の強誘電体メモリとして述べたが、本発明はメモリユニットが強誘電体キャパシタ以外であっても同様に適用できる。例えば第４の実施の形態として、図１２に示すように、メモリユニットＭＵが常誘電体キャパシタＣ１０で構成された、所謂ＤＲＡＭの増幅型でも適用できる。
この場合、常誘電体キャパシタＣ１０への蓄積電荷の有無で、増幅トランジスタＴｓのゲートに接続されたセンスノードＮＥへの入力信号が変化する。
【００５２】
このような増幅型ＤＲＡＭにおいても、図示するように読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼と、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼とを個別に形成することで、センスノードＮＥとのオーバーラップが防止されている。
これによってビット線ＢＬはメモリユニットであるキャパシタＣ１０の上層に形成できる。
【００５３】
＜第５の実施の形態＞
第５の実施の形態としての図１３は、メモリユニットＭＵがデータの記憶状態によって異なる抵抗値をもつ記憶抵抗素子Ｒ１と固定抵抗素子Ｒ２の組み合わせで構成された場合である。
【００５４】
記憶抵抗素子Ｒ１の抵抗値が記憶状態に応じて変わることで、抵抗素子Ｒ１、Ｒ２の抵抗分割によってセンスノードＮＥに異なる信号電位が発生する。
この場合も、図示するように読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼と、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼とを個別に形成することで、センスノードＮＥとのオーバーラップが防止されている。
これによってビット線ＢＬはメモリユニットＭＵの上層に形成できる。
【００５５】
記憶抵抗素子Ｒ１には、例えば磁気ジャンクションを用いることができる。磁気ジャンクションはスピン方向を変えてデータを記憶する磁性膜と、スピン方向を固定した磁性膜とでトンネルバリアを挟んだ素子であり、記憶用磁性膜のスピン方向に応じて抵抗値が変化する。それを使用したメモリの例がＩＳＳＣＣ２０００の論文７．２および７．３に記述されている。
また、記憶抵抗素子Ｒ１には、例えばカルコゲナイド膜抵抗体を用いることもできる。カルコゲナイド膜は結晶状態が多結晶とアモルファス間を推移することでその抵抗率が変わるので、その膜を電極で挟んで抵抗素子とすれば良い。それを使用したメモリの例がＩＳＳＣＣ（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE）２００２の論文１２．４（M.Gill著，P.202）に記載されている。
【００５６】
以上、本発明の実施の形態を説明してきたが、本発明は要旨の範囲内で多様な変形例が考えられる。
【００５７】
【発明の効果】
以上の説明からわかるように本発明によれば、ビット線と接続する２つのトランジスタ（第２，第３のトランジスタ）と、ビット線とのコンタクト部を別途個別に設置し、それらをビット線方向にセンスノードを挟むような形で配置することで、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようにしている。
これによってワード線方向の面積を縮小できるとともに、特に多層配線ロジックと混載させた場合、メタル配線層の一部をビット線配線に使用でき、ビット線形成に伴う工程数の増加を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の構成概念を示す回路図である。
【図２】本発明の第１の実施の形態のメモリ構成の回路図である。
【図３】第１の実施の形態のメモリアレイ構成の説明図である。
【図４】第１の実施の形態のレイアウト例の説明図である。
【図５】第１の実施の形態のレイアウト例のＡ−Ａ断面の説明図である。
【図６】本発明の第２の実施の形態のメモリ構成の回路図である。
【図７】第２の実施の形態のメモリアレイ構成の説明図である。
【図８】第２の実施の形態のレイアウト例の説明図である。
【図９】第２の実施の形態のレイアウト例のＢ−Ｂ断面の説明図である。
【図１０】本発明の第３の実施の形態のメモリアレイ構成の説明図である。
【図１１】第３の実施の形態のレイアウト例の説明図である。
【図１２】本発明の第４の実施の形態のメモリ構成の回路図である。
【図１３】本発明の第５の実施の形態のメモリ構成の回路図である。
【図１４】従来の増幅型メモリの説明図である。
【図１５】強誘電体メモリによる増幅型メモリの説明図である。
【図１６】強誘電体メモリによる増幅型メモリの構造の説明図である。
【符号の説明】
２−１，２−２・・・ センスアンプ、ＭＵ，ＭＵ１〜ＭＵ４，ＭＵ１１，ＭＵ１２・・・ メモリユニット、ＷＬ ワード線、ＷＬｗ 書込ワード線、ＷＬｒ 読出ワード線、ＢＬ，ＢＬ１，ＢＬ２・・・ ビット線、ＰＬ，ＰＬ１，ＰＬ２・・・ プレート線、Ｔｓ 増幅トランジスタ、Ｔｒ 読出用アクセストランジスタ Ｔｗ 書込用アクセストランジスタ、Ｔｒｓｔ リセットスイッチ、ＲＳＴ リセット制御線、ＮＥ センスノード（共通ノード電極）
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特に増幅型のメモリにおけるレイアウト構成に関するものである。
【０００２】
【従来の技術】
【特許文献１】
特開昭６２−６７８６１号
【特許文献２】
特開平１−２５５２６９号
【特許文献３】
特開２００２−１９７８５７
【０００３】
ＤＲＡＭやフラッシュメモリまたは強誘電体メモリに代表される半導体メモリの微細化、高集積化が急激に進んでいる。これら大容量メモリの最小加工寸法は、６年で約０．５倍となっており、それにともなってメモリセルの面積は１／４になっている。
【０００４】
このようにメモリセルが縮小されると、データ記憶に要する蓄積電荷等も小さくなり、十分な信号を得るのが困難になっていく。これに伴って読み出し速度が劣化したり、最悪の場合、誤動作が発生したりする。
このような状況に対し、増幅型と呼ばれるメモリセルが注目されている。これらは特にＤＲＡＭにおいて、例えば上記特許文献１，２等に提案されているが、強誘電体メモリやフラッシュメモリ等にも応用が可能である。
【０００５】
増幅型メモリの概念図を図１４に示す。なお図１４は、メモリアレイを構成する１つのメモリユニットＭＵのみを示している。実際には、このようなメモリユニットＭＵがビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイが構成される。
メモリユニットＭＵは、メモリセルを有する部位であり、メモリセルにおけるデータの記憶状態に応じて異なる信号電位をセンスノードＮＥに発生させる。例えば上記特許文献１の特開昭６２−６７８６１号におけるＤＲＡＭの例では、メモリセルとしてセルキャパシタを有する。
【０００６】
通常のＤＲＡＭではセルキャパシタからの電荷が直接ビット線ＢＬを駆動するが、増幅型では図示するように増幅トランジスタＴｓ、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが設けられる。
読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗは、それぞれ読出ワード線ＷＬｒ、書込ワード線ＷＬｗによって制御される。
書込用アクセストランジスタＴｗは、データ書込時のみに使用され、読出時はオフとされている。即ちセンスノードＮＥとビット線ＢＬは切り離されている。センスノードＮＥは増幅トランジスタＴｓのゲートに接続されている。そしてデータ読出時は読出用アクセストランジスタＴｒがオンとされ、従って、増幅トランジスタＴｓがゲートに発生した信号電位に応じてビット線ＢＬを駆動する。センスノードＮＥの負荷容量はビット線ＢＬに比較して非常に小さいので、メモリユニットＭＵからの小さな信号電荷で十分な信号電位を発生させることができ、動作マージンや動作速度を大幅に向上させることが可能である。
【０００７】
特に本出願人は、上記特許文献３として、微細なセル構造と増幅型を併せ持つ強誘電体メモリを提案している。図１５にその回路図を示す。
この場合、メモリユニットＭＵは複数の強誘電体キャパシタＣ１〜Ｃｎによって構成されている。各強誘電体キャパシタＣ１〜Ｃｎは、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１〜Ｃｎは、それぞれ一端が共通ノード電極（センスノード）ＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１〜ＰＬｎに接続されており、各プレート線ＰＬ１〜ＰＬｎによって制御される。
【０００８】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、増幅トランジスタＴｓが設けられる。
増幅トランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極（センスノード）ＮＥに接続されている。さらにそのソース／ドレインは、一方が定電圧源配線ＦＶ（ＦＶは例えば電源電圧Ｖｃｃ等の配線：以下「定電圧源ＦＶ」とも記す）に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方が増幅トランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｒは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【０００９】
各プレート線ＰＬ（ＰＬ１〜ＰＬｎ）、各ワード線ＷＬ（ＷＬｒ、ＷＬｗ）には、それぞれ図示しない駆動回路によって、書込時及び読出時に所定の動作シーケンスに応じた電圧印加が行われる。
【００１０】
データ読出時、例えばキャパシタＣ１からのデータ読出時を例に挙げると、その場合は、読出ワード線ＷＬｒを選択し、またプレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１を駆動する。
これによってキャパシタＣ１から共通ノード電極ＮＥに電荷が放出されるが、このとき書込ワード線ＷＬｗはオフであり、従って共通ノード電極ＮＥはビット線ＢＬから切断されている。即ちセルキャパシタＣ１からの電荷は直接ビット線ＢＬを駆動するのではなく、増幅トランジスタＴｓのゲート電極のみを駆動する。このとき、読出ワード線ＷＬｒ が選択されていることで読出用アクセストランジスタＴｒはオンとなっているため、増幅トランジスタＴｓが、そのゲートの印加電圧に応じてビット線ＢＬを駆動することになる。そして、このようにして駆動されるビット線ＢＬの電位を、図示しないセンスアンプでセンスすることでデータを読み出すことができる。
【００１１】
一方、データ書込時においては、書込ワード線ＷＬｗが選択され、書込用アクセストランジスタＴｗがオンとされる。読出用アクセストランジスタＴｒはオフとなる。すると、共通ノード電極ＮＥはビット線ＢＬと接続されるため、ビット線ＢＬとプレート線をそれぞれ所要の状態に駆動することで、選択された或るキャパシタＣ（ｘ）に、ビット線ＢＬとプレート線ＰＬ（ｘ）の電位差としての適切な電圧が印加され、データが書き込まれる。
【００１２】
このような、増幅トランジスタＴｓを備えた増幅型の半導体メモリでは、データ読出時にキャパシタＣがビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
さらに、この図１５のような構成によれば、各トランジスタＴｓ、Ｔｒ、Ｔｗを複数ビット（複数のメモリセル）で共有できる上、積層されたキャパシタアレイの下にそれを配置することができるので、面積的なオーバーヘッドも殆ど生じない。
【００１３】
図１６に、図１５の回路に対応する断面構造の一例を示す。
ビット線ＢＬは、図面上左右方向に配設されており、また読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、及びプレート線ＰＬ１〜ＰＬｎは、図面上、奥行き方向に配線されている。
そして共通ノード電極ＮＥと各プレート線ＰＬ１〜ＰＬｎが強誘電体膜ＦＥＲを挟んで形成され、この共通ノード電極（センスノード）ＮＥと各プレート線ＰＬ１〜ＰＬｎの交点における強誘電体膜ＦＥＲとして各メモリセル（キャパシタＣ１〜Ｃｎ）が形成される。
【００１４】
また読出ワード線ＷＬｒ、書込ワード線ＷＬｗが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗのそれぞれと、拡散領域（ＡＣ）との交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが形成されている。
また共通ノード電極ＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。また共通ノード電極ＮＥは、書込用アクセストランジスタＴｗの拡散領域と、コンタクト部ＣＴ２を介して接続している。
ビット線ＢＬはコンタクト部ＣＴｂにより、読出用アクセストランジスタＴｒと書込用アクセストランジスタＴｗの共有拡散領域と接続される。なお、このコンタクト部ＣＴｂは、図１５（或いは図１４）の回路における▲３▼の部分に相当する。
増幅トランジスタＴｓの拡散領域は、定電圧源ＦＶの配線と共有される。
【００１５】
【発明が解決しようとする課題】
この図１６の構造は、増幅型メモリにおける典型的なトランジスタ配置であるが、以下の欠点がある。
即ちこのようなメモリ構造では、ビット線ＢＬと拡散層ＡＣとのコンタクト部ＣＴｂが、共通ノード電極（センスノード）ＮＥと増幅トランジスタＴｓとのコンタクト部ＣＴ１と、同じ共通ノード電極ＮＥと書込用トランジスタＴｗの拡散層とのコンタクト部ＣＴ２の中間に形成されている。
そしてセンスノードＮＥはビット線ＢＬのコンタクト部ＣＴｂの左右に位置する配線を結線するので、ビット線ＢＬとオーバーラップする状態となる。センスノードＮＥを含むメモリユニットＭＵは、このメモリの占有面積を直接的に決定する要因となっており、平面状に密に敷き詰められている。従ってビット線ＢＬはメモリユニットＭＵの下層に配置するしかない。
【００１６】
この場合、コンタクト部ＣＴ１，ＣＴ２は、左右に走査するビット線ＢＬを奥行き方向、即ちワード線方向に避けて配置する必要があり、ワード線方向のサイズが増加する要因になる。
さらに通常、メモリユニットＭＵの形成には高温が必要なケースが多く、メタル配線層の多いＭＯＳロジックと混載させた場合も、ビット線ＢＬは高融点金属等で別途作りこんでおくしかない。従って工程数の増加要因となってしまう。
【００１７】
【課題を解決するための手段】
そこで本発明は、増幅型メモリとしての半導体記憶装置において、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようなレイアウト構成を提案する。
【００１８】
このため本発明の半導体記憶装置は、複数のメモリセルを含むメモリユニットがビット線及びワード線に沿った各方向に複数反復配置されたメモリアレイを備えた半導体記憶装置であり、各々の上記メモリユニットは、上記メモリセルの記憶値に応じた読出信号が発生されるセンスノードと、第１，第２，第３のトランジスタとを含む。そして上記センスノードは、上記第１のトランジスタのゲート電極に接続されるとともに、上記第３のトランジスタを介して上記ビット線に接続され、上記第１のトランジスタのソース／ドレインの一方は定電圧ノードに、他方は上記第２のトランジスタを介して上記ビット線に接続され、上記第２のトランジスタのゲート電極は第１のワード線に接続され、上記第３のトランジスタのゲート電極は第２のワード線に接続され、上記第２及び第３のトランジスタの拡散層と上記ビット線との２つのコンタクトは上記メモリユニットを挟んでそれぞれ別個独立に設けられているとともに、上記ビット線は、上記メモリユニットの上層に設けられている。
また、上記メモリユニットは、それぞれ強誘電体キャパシタを含むＮ個（Ｎは２以上の整数）の上記メモリセルを含み、上記強誘電体キャパシタのそれぞれは、一方の電極が上記センスノードに接続され、他方の電極は上記ワード線と同方向に配されたＮ本のプレート線のうち対応する上記プレート線に接続されている。
【００１９】
即ち本発明によれば、ビット線と接続する２つのトランジスタ（第２，第３のトランジスタ）と、ビット線とのコンタクト部を別途個別に設置し、それらをビット線方向にセンスノードを挟むような形で配置することで、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようにする。
【００２０】
【発明の実施の形態】
以下、本発明の第１〜第５の実施の形態を順次説明するが、それに先だって、まず図１により本発明の構成概念を説明する。
【００２１】
図１の回路は、上述した図１４と同様に、メモリアレイを構成する１つのメモリユニットＭＵのみを示している。実際には、このようなメモリユニットＭＵがビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイが構成される。メモリユニットＭＵは、メモリセルを有する部位であり、メモリセルにおけるデータの記憶状態に応じて異なる信号電位をセンスノードＮＥに発生させる。
そしてこの場合、図１４と同様に、増幅トランジスタＴｓ、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが設けられる。
読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗは、それぞれ読出ワード線ＷＬｒ、書込ワード線ＷＬｗによって制御される。
書込用アクセストランジスタＴｗは、データ書込時のみに使用され、読出時はオフとされている。即ちセンスノードＮＥとビット線ＢＬは切り離されている。
センスノードＮＥは増幅トランジスタＴｓのゲートに接続されている。そしてデータ読出時は読出用アクセストランジスタＴｒがオンとされ、従って、増幅トランジスタＴｓがゲートに発生した信号電位に応じてビット線ＢＬを駆動する。
【００２２】
この図１の回路構成の場合、▲１▼の部分がビット線ＢＬと読出用アクセストランジスタＴｒの拡散領域を接続するコンタクト部に相当し、また▲２▼の部分がビット線ＢＬと書込用アクセストランジスタＴｗの拡散領域を接続するコンタクト部に相当する。
即ち各アクセストランジスタＴｒ、Ｔｗとビット線ＢＬとのコンタクト部は、▲１▼，▲２▼としてそれぞれ別個に形成されており、それに挟まれてセンスノードＮＥ及びメモリユニットＭＵが配置されている。
回路は図１４と等価だが、ビット線コンタクト▲１▼，▲２▼はセンスノードＮＥとオーバーラップしていない。
【００２３】
本発明は、このようにビット線コンタクト▲１▼，▲２▼はセンスノードＮＥとオーバーラップしないように回路を構成することをポイントとしている。
【００２４】
＜第１の実施の形態＞
第１の実施の形態を図２〜図５で説明する。
図２には実施の形態の増幅型クロスポイントメモリのメモリユニットＭＵ部分の構成を示し、また図３に、当該メモリユニットＭＵをビット線ＢＬ及びワード線ＷＬの各方向に複数反復配置されて構成されたメモリアレイを示す。
【００２５】
図２において、メモリユニットＭＵは、センスノード（共通ノード電極）ＮＥに接続された複数の強誘電体キャパシタＣ（ここでは８個のキャパシタＣ１〜Ｃ８とする）を有して構成されている。各キャパシタＣ１〜Ｃ８は、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１〜Ｃ８は、それぞれ一端がセンスノードＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１〜ＰＬ８に接続されており、各プレート線ＰＬ１〜ＰＬ８によって制御される。
【００２６】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、増幅トランジスタＴｓが設けられる。
増幅トランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートはセンスノードＮＥに接続されている。さらにそのソース／ドレインは、一方が定電圧源ＦＶに接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方が増幅トランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
▲１▼は、読出用アクセストランジスタＴｒとビット線ＢＬを接続するコンタクト部（図４，図５のＣＴｂ１）に相当する部分である。
【００２７】
書込用アクセストランジスタＴｒは、ソース／ドレインの一方がセンスノードＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
▲２▼は、書込用アクセストランジスタＴｗとビット線ＢＬを接続するコンタクト部（図４，図５のＣＴｂ２）に相当する部分である。
【００２８】
このような構成のメモリユニットＭＵを複数配置して成るメモリアレイは例えば図３のようになる。即ち図１の構成のメモリユニットＭＵとして、図３に示すように各メモリユニットＭＵ１１，ＭＵ１２・・・が、ビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置される。
【００２９】
ワード線ＷＬ方向に並ぶ各メモリユニットでは、読出ワード線ＷＬｒ、書込ワード線ＷＬｗが共有される。
例えばメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３を含むユニット行ＭＲ１では、各メモリユニット（ＭＵ１１、ＭＵ１２・・・）の読出用アクセストランジスタＴｒのゲートには共通の読出ワード線ＷＬｒが接続され、また各書込用アクセストランジスタＴｗのゲートには共通の書込ワード線ＷＬｗが接続されている。
【００３０】
ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）はワード線ＷＬに対して垂直方向に配設される。
ビット線ＢＬ方向に並ぶ各メモリユニットでは、ビット線ＢＬが共有される。例えばメモリユニットＭＵ１１、ＭＵ２１には、ビット線ＢＬ１が、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗに接続される。
各ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、それぞれセンスアンプ２（２−１、２−２・・・）によって書込時に電圧印加され、また読出時に電位検出される。
【００３１】
また図２にも示したように、メモリユニットＭＵ内の各キャパシタＣ１〜Ｃ８は、それぞれプレート線ＰＬに接続される。例えばユニット行ＭＲ１のメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３・・・では、各キャパシタＣ１〜Ｃ８は、それぞれプレート線ＰＬ１〜ＰＬ８に接続される。ユニット行ＭＲ２のメモリユニットＭＵ２１、ＭＵ２２、ＭＵ２３・・・も同様である。
【００３２】
各ワード線ＷＬ、プレート線ＰＬは、それぞれ駆動回路ＤＲＶ１、ＤＲＶ２によって、アクセスするアドレス及び書込／読出の別に応じた電圧印加が行われる。
例えばユニット行ＭＲ１が選択されてアクセスされる場合、そのユニット行ＭＲ１に対応するワード線ＷＬｒ，ＷＬｗ、プレート線ＰＬ１〜ＰＬ８が、駆動回路（ＤＲＶ１）によって動作される。そのとき、非選択ユニット行、例えばユニット行ＭＲ２のセンスノードＮＥとプレート線ＰＬ（ＰＬ１〜ＰＬ８）は、駆動回路ＤＲＶ２により共に接地されており、安定した状態でデータを保持している。
【００３３】
なお、ビット線方向に隣接するメモリユニットＭＵでは、コンタクト部が共用される。図２において説明したように、或るメモリユニットＭＵについて読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分を▲１▼、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分を▲２▼とした場合、図３のメモリユニットＭＵ１１、ＭＵ２１の隣接部分で示すように、１つのコンタクト部ＣＴｂが、メモリユニットＭＵ１１についての読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼となるとともに、メモリユニットＭＵ２１についての書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼となる。
【００３４】
このような構成に対応するレイアウト例を図４に、また図４におけるＡ−Ａ断面を図５にそれぞれ示す。
なお、図４，図５は、１つのユニット行ＭＲ（ｘ）の範囲を主に示しており、その左右において（ ）を付して示したワード線（ＷＬｗ）（ＷＬｒ）やトランジスタ（ＷＬｗ）（ＷＬｒ）は、図３のようなメモリアレイにおいてビット線方向に隣接するユニット行に対応するワード線やトランジスタである。
【００３５】
図４からわかるように、ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、図面上左右方向に配設されており、また読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、及びプレート線ＰＬ１〜ＰＬ８は、ビット線ＢＬと直交する方向に配設されている。そして特に図５からわかるように、センスノードＮＥと各プレート線ＰＬ１〜ＰＬ８が強誘電体膜ＦＥＲを挟んで形成され、このセンスノードＮＥと各プレート線ＰＬ１〜ＰＬ８の交点における強誘電体膜ＦＥＲとして各メモリセル（キャパシタＣ１〜Ｃ８）が形成される。
【００３６】
また読出ワード線ＷＬｒ、書込ワード線ＷＬｗが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗのそれぞれと、拡散領域（ＡＣ）との交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗが形成されている。
またセンスノードＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。またセンスノードＮＥは、書込用アクセストランジスタＴｗの拡散領域と、コンタクト部ＣＴ２を介して接続している。
増幅トランジスタＴｓの拡散領域は、定電圧源ＦＶの配線と共有される。
【００３７】
ビット線ＢＬはコンタクト部ＣＴｂ１により、読出用アクセストランジスタＴｒの拡散領域と接続される。即ちコンタクト部ＣＴｂ１は図２，図３の▲１▼に相当する。
また、ビット線ＢＬはコンタクト部ＣＴｂ２により、書込用アクセストランジスタＴｗの拡散領域と接続される。即ちコンタクト部ＣＴｂ２は図２，図３の▲２▼に相当する。
【００３８】
なお、読出用アクセストランジスタＴｒの拡散領域は、ビット線方向に隣接するメモリユニットについての書込用アクセストランジスタ（Ｔｗ）と共有の拡散領域とされている。従って、図４，図５のコンタクト部ＣＴｂ１は、図面中右側に隣接するメモリユニットについての図２，図３でいう▲２▼の部分にも相当する。同様に、書込用アクセストランジスタＴｗの拡散領域は、ビット線方向に隣接するメモリユニットについての読出用アクセストランジスタ（Ｔｒ）と共有の拡散領域とされている。従って、図４，図５のコンタクト部ＣＴｂ２は図面中左側に隣接するメモリユニットについての図２，図３でいう▲１▼の部分にも相当する。
【００３９】
この図４，図５のように、本例では、ビット線ＢＬと読出用アクセストランジスタＴｒのコンタクト部ＣＴｂ１と、ビット線ＢＬと書込用アクセストランジスタＴｗのコンタクト部ＣＴｂ２とが、個別に設置されており、これらコンタクト部ＣＴｂ１，ＣＴｂ２はセンスノードＮＥ及びメモリユニットＭＵを挟んで配置されている。このため、コンタクト部ＣＴｂ１，ＣＴｂ２は、センスノードＮＥとオーバラップしない。またこれに伴ってビット線ＢＬはメモリユニットＭＵの上層に形成されている。
このような構造により、センスノードＮＥと拡散層のコンタクト部ＣＴ２、及びセンスノードＮＥと増幅トランジスタＴｓのゲートＳＧとのコンタクトＣＴ１は、ビット線ＢＬを避けて配置する必要がなくなる。
従って図４のようなレイアウトとして、ワード線方向のサイズを縮小できる。さらに多層のメタル配線を施したＭＯＳロジックと混載させた場合、ビット線ＢＬにはそのメタル配線の一部を使用することができ、工程数を削減できる。
【００４０】
＜第２の実施の形態＞
続いて第２の実施の形態を図６〜図９で説明する。
本出願人は、先に特願２００１−３０５３９３等で、上記強誘電体メモリのセンスノードを、非アクセス時にグランドにショートさせるリセットスイッチを追加した回路構成を提案した。このようなリセットスイッチを追加した場合も、本発明は有効である。
図６にリセットスイッチＴｒｓｔを追加したメモリユニットＭＵ部分の回路構成を示し、また図７に、そのようなメモリユニットＭＵによるメモリアレイをしめしている。
なお図６，図７の構成は、リセットスイッチＴｒｓｔ以外は、基本的には上記図２，図３と同様であるため、同一部分には同一符号を付し、説明を省略する。
【００４１】
図６，図７に示されるように、本例の場合、各メモリユニットＭＵに対して、センスノードＮＥとグランド（グランド配線ＧＬ）を短絡状態にさせるＦＥＴによるリセットスイッチＴｒｓｔが設けられている。
リセットスイッチＴｒｓｔは、書込用アクセストランジスタＴｗに隣接する位置に設けられている。
このリセットスイッチＴｒｓｔは、ソース／ドレインの一方がセンスノードＮＥに接続され、他方がグランド配線ＧＬに接続される。またゲートはリセット制御線ＲＳＴに接続され、従ってリセットスイッチＴｒｓｔは、リセット制御線ＲＳＴによってオン／オフ制御される。
リセットスイッチＴｒｓｔがオンとされることで、センスノードＮＥがグランドに短絡される。
【００４２】
図７に示すように、リセット制御線ＲＳＴはワード線ＷＬと並行に配設されており、ワード線ＷＬ方向に並ぶ各メモリユニットでは、リセット制御線ＲＳＴが共有される。
例えばユニット行ＭＲ１の各メモリユニット（ＭＵ１１、ＭＵ１２・・・）のリセットスイッチＴｒｓｔのゲートには、共通のリセット制御線ＲＳＴが接続される。
【００４３】
この回路に対応するレイアウト例を図８に、また図８におけるＢ−Ｂ断面を図９にそれぞれ示す。
このレイアウト例も、リセットスイッチＴｒｓｔの追加に伴う部分以外は、上記図４，図５と同様となる。
【００４４】
また図８，図９に示すように読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴが、ビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３・・・）と直交する方向に形成されているが、特に図９の断面構造からわかるように、読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴが、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴのそれぞれと、拡散領域ＡＣとの交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔが形成されている。
【００４５】
センスノードＮＥは、増幅トランジスタＴｓのゲートＳＧと、コンタクト部ＣＴ１を介して接続される。またセンスノードＮＥは、書込用アクセストランジスタＴｗ及びリセットスイッチＴｒｓｔの共有拡散層領域と、コンタクト部ＣＴ２を介して接続している。
増幅トランジスタＴｓに接続された定電圧源ＦＶと、リセットスイッチＴｒｓｔに接続されたグランド配線ＧＬは、共に拡散層を用いてワード線ＷＬ（ＷＬｒ、ＷＬｗ）と同方向に走査されている。
【００４６】
この図８，図９の例の場合も、ビット線ＢＬと読出用アクセストランジスタＴｒのコンタクト部ＣＴｂ１と、ビット線ＢＬと書込用アクセストランジスタＴｗのコンタクト部ＣＴｂ２とが、個別に設置されており、これらコンタクト部ＣＴｂ１，ＣＴｂ２はセンスノードＮＥ及びメモリユニットＭＵを挟んで配置されている。これに伴ってビット線ＢＬはメモリユニットＭＵの上層に形成されている。
このような構造により、リセットスイッチＴｒｓｔを追加した構成においても、上記第１の実施の形態と同様の効果を得ることができる。
【００４７】
＜第３の実施の形態＞
第３の実施の形態を図１０，図１１で説明する。
メモリアレイを構成するメモリユニットＭＵの配置としては、ワード線方向に隣接する各メモリユニットについても各トランジスタ（Ｔｓ、Ｔｒ、Ｔｗ）を互い違いにずらして配置することで、そのレイアウト領域を広げることが考えられる。
図１０にそのような配置状態のメモリアレイを示す。なお、各メモリユニットＭＵに関する構成は、上記図２と同様としている。
例えば図１０において、それぞれビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されるメモリユニットＭＵ１，ＭＵ２，ＭＵ３，ＭＵ４に注目すると、各メモリユニットＭＵに対応する増幅トランジスタＴｓは、交互にビット線方向に半ピッチずらされている。
【００４８】
メモリユニットＭＵ１，ＭＵ３・・・に対しては、書込ワード線ＷＬｗ１，読出ワード線ＷＬｒ１が対応する。
メモリユニットＭＵ２，ＭＵ４・・・に対しては、書込ワード線ＷＬｗ２，読出ワード線ＷＬｒ２が対応する。
【００４９】
この図１０の回路に対応するレイアウト例を図１１に示す。なお、図１１は図１０のＺの範囲において、ビット線ＢＬ２〜ＢＬ４の部分に対応して示している。
図１１においてビット線ＢＬ３に接続されるメモリユニットＭＵ３の部分に注目して見てみると、センスノードＮＥは、コンタクト部ＣＴ１で増幅トランジスタＴｓのゲートＳＧに接続される。またコンタクト部ＣＴ２により書込用アクセストランジスタＴｗに接続される。
さらに、ビット線ＢＬ３は、コンタクト部ＣＴｂ１により読出用アクセストランジスタＴｒに接続され、またコンタクトＣＴｂ２により書込用アクセストランジスタＴｗに接続される。
この図１１においてビット線ＢＬ３からのコンタクトＣＴｂ１、ＣＴｂ２は、図１０の▲１▼、▲２▼の部分に相当する。
【００５０】
本例の場合、ワード線方向に隣接するメモリユニットＭＵ１，ＭＵ２，ＭＵ３，ＭＵ４で、増幅トランジスタＴｓが交互にビット線方向に半ピッチずらされているため、図１１に示されるように、増幅トランジスタＴｓの拡散領域（ＡＣ）及びゲート電極ＳＧのレイアウト可能領域が広がり（特にワード線方向に広がる）、そのサイズを大きくすることができる。このため増幅トランジスタＴｓによる駆動能力を上げる等、柔軟な配置が可能になる。
また本例においても、ビット線ＢＬと各アクセストランジスタ（Ｔｒ、Ｔｗ）の拡散層とのコンタクトＣＴｂ１，ＣＴｂ２は個別に設置されており、共にセンスノードＮＥとはオーバーラップしない。従ってビット線ＢＬはメモリユニットＭＵの上層に形成することができる。このため、上記第１，第２の実施の形態と同様の効果を得ることができる。
【００５１】
＜第４の実施の形態＞
上記第１〜第３の実施の形態は、増幅型の強誘電体メモリとして述べたが、本発明はメモリユニットが強誘電体キャパシタ以外であっても同様に適用できる。例えば第４の実施の形態として、図１２に示すように、メモリユニットＭＵが常誘電体キャパシタＣ１０で構成された、所謂ＤＲＡＭの増幅型でも適用できる。
この場合、常誘電体キャパシタＣ１０への蓄積電荷の有無で、増幅トランジスタＴｓのゲートに接続されたセンスノードＮＥへの入力信号が変化する。
【００５２】
このような増幅型ＤＲＡＭにおいても、図示するように読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼と、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼とを個別に形成することで、センスノードＮＥとのオーバーラップが防止されている。
これによってビット線ＢＬはメモリユニットであるキャパシタＣ１０の上層に形成できる。
【００５３】
＜第５の実施の形態＞
第５の実施の形態としての図１３は、メモリユニットＭＵがデータの記憶状態によって異なる抵抗値をもつ記憶抵抗素子Ｒ１と固定抵抗素子Ｒ２の組み合わせで構成された場合である。
【００５４】
記憶抵抗素子Ｒ１の抵抗値が記憶状態に応じて変わることで、抵抗素子Ｒ１、Ｒ２の抵抗分割によってセンスノードＮＥに異なる信号電位が発生する。
この場合も、図示するように読出用アクセストランジスタＴｒとビット線ＢＬのコンタクト部分▲１▼と、書込用アクセストランジスタＴｗとビット線ＢＬのコンタクト部分▲２▼とを個別に形成することで、センスノードＮＥとのオーバーラップが防止されている。
これによってビット線ＢＬはメモリユニットＭＵの上層に形成できる。
【００５５】
記憶抵抗素子Ｒ１には、例えば磁気ジャンクションを用いることができる。磁気ジャンクションはスピン方向を変えてデータを記憶する磁性膜と、スピン方向を固定した磁性膜とでトンネルバリアを挟んだ素子であり、記憶用磁性膜のスピン方向に応じて抵抗値が変化する。それを使用したメモリの例がＩＳＳＣＣ２０００の論文７．２および７．３に記述されている。
また、記憶抵抗素子Ｒ１には、例えばカルコゲナイド膜抵抗体を用いることもできる。カルコゲナイド膜は結晶状態が多結晶とアモルファス間を推移することでその抵抗率が変わるので、その膜を電極で挟んで抵抗素子とすれば良い。それを使用したメモリの例がＩＳＳＣＣ（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE）２００２の論文１２．４（M.Gill著，P.202）に記載されている。
【００５６】
以上、本発明の実施の形態を説明してきたが、本発明は要旨の範囲内で多様な変形例が考えられる。
【００５７】
【発明の効果】
以上の説明からわかるように本発明によれば、ビット線と接続する２つのトランジスタ（第２，第３のトランジスタ）と、ビット線とのコンタクト部を別途個別に設置し、それらをビット線方向にセンスノードを挟むような形で配置することで、ビット線コンタクトとセンスノードとのオーバーラップを防止し、ビット線を容易にメモリユニットの上層に形成できるようにしている。
これによってワード線方向の面積を縮小できるとともに、特に多層配線ロジックと混載させた場合、メタル配線層の一部をビット線配線に使用でき、ビット線形成に伴う工程数の増加を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の構成概念を示す回路図である。
【図２】本発明の第１の実施の形態のメモリ構成の回路図である。
【図３】第１の実施の形態のメモリアレイ構成の説明図である。
【図４】第１の実施の形態のレイアウト例の説明図である。
【図５】第１の実施の形態のレイアウト例のＡ−Ａ断面の説明図である。
【図６】本発明の第２の実施の形態のメモリ構成の回路図である。
【図７】第２の実施の形態のメモリアレイ構成の説明図である。
【図８】第２の実施の形態のレイアウト例の説明図である。
【図９】第２の実施の形態のレイアウト例のＢ−Ｂ断面の説明図である。
【図１０】本発明の第３の実施の形態のメモリアレイ構成の説明図である。
【図１１】第３の実施の形態のレイアウト例の説明図である。
【図１２】本発明の第４の実施の形態のメモリ構成の回路図である。
【図１３】本発明の第５の実施の形態のメモリ構成の回路図である。
【図１４】従来の増幅型メモリの説明図である。
【図１５】強誘電体メモリによる増幅型メモリの説明図である。
【図１６】強誘電体メモリによる増幅型メモリの構造の説明図である。
【符号の説明】
２−１，２−２・・・ センスアンプ、ＭＵ，ＭＵ１〜ＭＵ４，ＭＵ１１，ＭＵ１２・・・ メモリユニット、ＷＬ ワード線、ＷＬｗ 書込ワード線、ＷＬｒ 読出ワード線、ＢＬ，ＢＬ１，ＢＬ２・・・ ビット線、ＰＬ，ＰＬ１，ＰＬ２・・・ プレート線、Ｔｓ 増幅トランジスタ、Ｔｒ 読出用アクセストランジスタ Ｔｗ 書込用アクセストランジスタ、Ｔｒｓｔ リセットスイッチ、ＲＳＴ リセット制御線、ＮＥ センスノード（共通ノード電極）
Claims (2)
- 複数のメモリセルを含むメモリユニットがビット線及びワード線に沿った各方向に複数反復配置されたメモリアレイを備えた半導体記憶装置において、
各々の上記メモリユニットは、上記メモリセルの記憶値に応じた読出信号が発生されるセンスノードと、第１，第２，第３のトランジスタとを含み、
上記センスノードは、上記第１のトランジスタのゲート電極に接続されるとともに、上記第３のトランジスタを介して上記ビット線に接続され、
上記第１のトランジスタのソース／ドレインの一方は定電圧ノードに、他方は上記第２のトランジスタを介して上記ビット線に接続され、
上記第２のトランジスタのゲート電極は第１のワード線に接続され、
上記第３のトランジスタのゲート電極は第２のワード線に接続され、
上記第２及び第３のトランジスタの拡散層と上記ビット線との２つのコンタクトは上記メモリユニットを挟んでそれぞれ別個独立に設けられているとともに、上記ビット線は、上記メモリユニットの上層に設けられている
ことを特徴とする半導体記憶装置。 - 上記メモリユニットは、それぞれ強誘電体キャパシタを含むＮ個（Ｎは２以上の整数）の上記メモリセルを含み、
上記強誘電体キャパシタのそれぞれは、一方の電極が上記センスノードに接続され、他方の電極は上記ワード線と同方向に配されたＮ本のプレート線のうち対応する上記プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
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