JP2023061738A

JP2023061738A - 半導体記憶装置

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Publication number: JP2023061738A
Application number: JP2021171853A
Authority: JP
Inventors: 恒夫稲場; Tsuneo Inaba; 圭祐中塚; Keisuke Nakatsuka; 高志前田; Takashi Maeda
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-10-20
Filing date: 2021-10-20
Publication date: 2023-05-02
Also published as: US20230122500A1

Abstract

【課題】周辺回路のレイアウト面積を低減できる半導体記憶装置を提供する。【解決手段】一つの実施形態によれば、半導体記憶装置において、第１のＰＭＯＳトランジスタのゲート電極と第１のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第１のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第２のＰＭＯＳトランジスタのゲート電極と第２のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第２のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置では、メモリセルアレイの周辺に周辺回路が配される。半導体記憶装置のコストを抑制するためには、周辺回路のレイアウト面積を低減することが望まれる。

特開２０２０－４８１７９号公報

一つの実施形態は、周辺回路のレイアウト面積を低減できる半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、メモリセルアレイと周辺回路とを有する半導体記憶装置が提供される。メモリセルアレイは、複数のメモリセルが配列される。周辺回路は、メモリセルアレイの周辺に配される。周辺回路は、センスアンプと複数のデータラッチとを有する。センスアンプは、メモリセルとビットラインを介して接続される。複数のデータラッチは、センスアンプに第１のバスを介して接続される。データラッチは、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタとを有する。複数のＰＭＯＳトランジスタは、第１の方向に配列される。複数のＮＭＯＳトランジスタは、複数のＰＭＯＳトランジスタに対して第２の方向に隣接する。複数のＮＭＯＳトランジスタは、第１の方向に配列される。複数のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタを含む。複数のＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＮＭＯＳトランジスタを含む。第１のＰＭＯＳトランジスタのゲート電極と第１のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第１のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第２のＰＭＯＳトランジスタのゲート電極と第２のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第２のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第３のＰＭＯＳトランジスタのゲート電極へ接続される第３のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第４のＰＭＯＳトランジスタのゲート電極へ接続される第４のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第３のＮＭＯＳトランジスタのゲート電極へ接続される第５のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。第４のＮＭＯＳトランジスタのゲート電極へ接続される第６のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配される。

第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。第１の実施形態におけるメモリセルアレイの構成を示す斜視図。第１の実施形態におけるメモリセルアレイの構成を示す回路図。第１の実施形態におけるセンスアンプブロックの概略構成を示す回路図。第１の実施形態におけるセンスアンプ回路の概略構成を示す回路図。第１の実施形態におけるセンスアンプの構成を示す回路図。第１の実施形態におけるデータラッチの構成を示す回路図。第１の実施形態におけるデータラッチのレイアウト構成を示す平面図。第１の実施形態の第１の変形例におけるデータラッチのレイアウト構成を示す平面図。第１の実施形態の第２の変形例におけるデータラッチのレイアウト構成を示す平面図。第１の実施形態の第３の変形例におけるデータラッチのレイアウト構成を示す平面図。第１の実施形態の第４の変形例におけるデータラッチのレイアウト構成を示す平面図。第１の実施形態の第５の変形例におけるデータラッチのレイアウト構成を示す平面図。第２の実施形態におけるデータラッチのレイアウト構成を示す平面図。第２の実施形態における上層配線の概略的なレイアウト構成を示す平面図。第２の実施形態の第１の変形例におけるデータラッチのレイアウト構成を示す平面図。第２の実施形態の第１の変形例における上層配線の概略的なレイアウト構成を示す平面図。第２の実施形態の第２の変形例におけるセンスアンプ及びデータラッチの上層配線を示す図。第２の実施形態の第２の変形例におけるセンスアンプの容量素子のレイアウト構成を示す平面図。第２の実施形態の第２の変形例におけるセンスアンプの容量素子のレイアウト構成を示す平面図。第２の実施形態の第２の変形例におけるセンスアンプの容量素子のレイアウト構成を示す平面図。第２の実施形態の第２の変形例におけるセンスアンプの容量素子のレイアウト構成を示す平面図。第２の実施形態の第３の変形例におけるデータラッチのレイアウト構成を示す平面図。第２の実施形態の第３の変形例における上層配線の概略的なレイアウト構成を示す平面図。第２の実施形態の第４の変形例におけるデータラッチのレイアウト構成を示す平面図。第２の実施形態の第４の変形例における上層配線の概略的なレイアウト構成を示す平面図。第２の実施形態の第５の変形例におけるセンスアンプ及びデータラッチの上層配線を示す図。第３の実施形態における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第１の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第２の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第３の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第４の変形例におけるデータラッチの構成を示す回路図。第３の実施形態の第４の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第５の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第６の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。第３の実施形態の第７の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる半導体記憶装置では、メモリセルアレイの周辺に周辺回路が配される。半導体記憶装置では、周辺回路のレイアウト構成を工夫することで、周辺回路のレイアウト面積の低減を図る。

具体的には、半導体記憶装置１００は、図１に示すように構成され得る。図１は、半導体記憶装置１００の構成を示すブロック図である。以下では、半導体記憶装置１００がＮＡＮＤ型フラッシュメモリである場合を例示するが、半導体記憶装置１００は他のタイプの不揮発性半導体メモリ（例えば、ＮＯＲ型フラッシュメモリ）であってもよいし、揮発性半導体メモリ（例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ））であってもよい。

半導体記憶装置１００は、メモリセルアレイ１３０及び周辺回路１５０を有する。周辺回路１５０は、メモリセルアレイ１３０の周辺に配される。周辺回路１５０は、メモリセルアレイ１３０を制御する。例えば、周辺回路１５０は、メモリセルアレイ１３０からデータをリードしたり、メモリセルアレイ１３０にデータをライトしたりする。

周辺回路１５０は、Ｉ／Ｏ制御部１１０、論理制御部１１１、制御部１１２、電圧発生回路１１３、コマンドレジスタ１１４、アドレスレジスタ１１５、ステータスレジスタ１１６、カラムアドレスバッファ１１７、カラムデコーダ１１８、データレジスタ１１９、センスアンプブロック１２０、ロウアドレスバッファ１２１、ロウデコーダ１２２、電源回路１４１、及びクロック生成回路１４２を有する。

論理制御部１１１は、各種制御信号の入力ピン（ＣＥ，ＡＬＥなど）を介して各種制御信号の入力を受け付ける。Ｉ／Ｏ制御部１１０は、論理制御部１１１で受け付けた制御信号に基づいて、Ｉ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、論理制御部１１１は、受け付けた制御信号を制御部１１２に転送する。論理制御部１１１の入力ピンとして示されているＣＥは、半導体記憶装置１００のチップイネーブルピンを示している。

制御部１１２は、論理制御部１１１を介して受信した各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）を含み、半導体記憶装置１００全体の動作を制御する。

Ｉ／Ｏ制御部１１０は、Ｉ／Ｏ信号ピンＩ／Ｏ０－Ｉ／Ｏ７、ストローブピンＤＱＳ，／ＤＱＳを介してコントローラ（図示せず）との間でＩ／Ｏ信号、ストローブ信号を送受信するためのバッファ回路である。Ｉ／Ｏ制御部１１０がＩ／Ｏ信号ピンＩ／Ｏ０－Ｉ／Ｏ７を介してＩ／Ｏ信号として取り込んだコマンド、アドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ１１５、コマンドレジスタ１１４、データレジスタ１１９に振り分けられて格納される。

電源回路１４１は、電源ピンを介してコントローラから、例えば電源電圧Ｖｃｃ、ＶｃｃｑおよびＶｓｓを受け、それらの電圧を半導体記憶装置１００における各部に供給する。電源電圧Ｖｃｃｑは、例えば、Ｉ／Ｏ制御部１１０の動作に用いられる電源電圧である。電源電圧Ｖｓｓは、例えば、接地電圧である。

制御部１１２は、電圧発生回路１１３に、発生すべき電圧値、電力供給タイミングを指示する。制御部１１２は、レディービジー信号Ｒ／Ｂをコントローラへ送信する。

電圧発生回路１１３は、制御部１１２の制御に従って電圧を発生させる。電圧発生回路１１３は、発生された電圧をメモリセルアレイ１３０、ロウデコーダ１２２、及びセンスアンプブロック１２０に供給する。

ステータスレジスタ１１６には、メモリセルアレイ１３０に対する書き込みが成功したか否かを示すステータス情報、メモリセルアレイ１３０に対する消去が成功したか否かを示すステータス情報などが格納される。これらのステータス情報は、Ｉ／Ｏ制御部１１０によってコントローラに応答信号として送信される。

メモリセルアレイ１３０は、複数のメモリセルが配列されて構成されており、コントローラからのライトデータが格納される。

ロウデコーダ１２２、カラムデコーダ１１８、センスアンプブロック１２０は、制御部１１２による制御に基づいて、メモリセルアレイ１３０に対するアクセスを実行する。ロウデコーダ１２２は、ロウアドレスに対応するワード線を選択し、選択したワード線を活性化する。カラムデコーダ１１８は、カラムアドレスに対応するビット線を選択して活性化する。センスアンプブロック１２０は、カラムデコーダ１１８により選択されたビット線に電圧を印加して、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ１１９に格納されているデータを書き込む。また、センスアンプブロック１２０は、ロウデコーダ１２２が選択したワード線とカラムデコーダ１１８が選択したビット線との交点に位置するメモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ１１９に格納する。データレジスタ１１９に格納されたデータは、データ線を通してＩ／Ｏ制御部１１０に送られ、Ｉ／Ｏ制御部１１０から外部（例えば、コントローラ）へ転送される。

図２は、メモリセルアレイ１３０の構成を示す図である。図２（ａ）は、メモリセルアレイ１３０の概略構成を示す斜視図であり、図２（ｂ）は、図２（ａ）のメモリセルＭＣの部分の概略構成を示す断面図である。以下では、ビットラインＢＬが延びた方向をＹ方向とし、基板ＳＵＢの表面に垂直な方向をＺ方向として、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。

なお、図２の例では、メモリセルＭＣを４層分だけＺ方向に積層し、これら４個のメモリセルＭＣを直列接続することでメモリストリングＭＳが形成される構成を示している。また、図２では、簡単のために、拡散防止層３を介して不純物添加シリコン層２間に形成される層間絶縁膜は省略している。

図２において、基板ＳＵＢ上には、ソース側セレクトゲート電極ＳＧＳが形成されている。なお、基板ＳＵＢに代えて、導電層を用いてもよい。ソース側セレクトゲート電極ＳＧＳ上には複数層のワード線が積層されている。図２においては、４層のワード線ＷＬ０～ＷＬ３がＺ方向に積層されている例を示している。最上層のワード線ＷＬ３上にはドレイン側セレクトゲート電極ＳＧＤ０～ＳＧＤ３が形成されている。

ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３は、それぞれ、Ｘ方向に延びる。この延伸方向（Ｘ方向）を、「ロウ」方向という場合がある。ロウ方向は、ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３の積層方向（Ｚ方向）に対して、直交する。

ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３、ワード線ＷＬ０～ＷＬ３およびソース側セレクトゲート電極ＳＧＳをＺ方向に貫くように、柱状体１２が形成されている。ドレイン側セレクトゲート電極ＳＧＤ０～ＳＧＤ３によって、それぞれ、ストリングユニットＳＵが構成されている。すなわち、ストリングユニットＳＵは、ロウ方向（Ｘ方向）に沿って配置された複数のメモリストリングＭＳを含み、ドレイン側セレクトゲート電極ＳＧＤ０～ＳＧＤ３によって選択的にアクセスすることが可能な単位である。

ドレイン側セレクトゲート電極ＳＧＤ０～ＳＧＤ３上には、ビット線ＢＬ＜０＞～ＢＬ２が、形成されている。ビット線ＢＬ＜０＞～ＢＬ２の延伸方向（Ｙ方向）を、「カラム」方向という場合がある。カラム方向は、ソース側セレクトゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３、およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３の積層方向（Ｚ方向）に対して直交するとともに、ロウ方向に対して直交する。柱状体１２は、例えば、基板ＳＵＢからビット線ＢＬ＜０＞～ＢＬ２まで延伸する。

柱状体１２は、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０～ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３を貫く貫通孔４の中に形成されている。この柱状体１２の中心には柱状絶縁体１１が形成されている。この柱状絶縁体１１の材料は、例えば、シリコン酸化膜を用いることができる。

この柱状体１２の中心には柱状絶縁体１１が形成されている。この柱状絶縁体１１の材料は、例えば、シリコン酸化膜を用いることができる。柱状絶縁体１１の外面と貫通孔４の内面との間にはチャネル層７が形成され、貫通孔４の内面とチャネル層７との間にはトンネル絶縁膜８が形成され、貫通孔４の内面とトンネル絶縁膜８との間にはチャージトラップ層９が形成され、貫通孔４の内面とチャージトラップ層９との間にはブロック絶縁膜６が形成されている。例えば、チャネル層７、トンネル絶縁膜８、チャージトラップ層９およびブロック絶縁膜６が、それぞれ、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０～ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３を貫くように構成されている。チャネル層７は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜８およびブロック絶縁膜６は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層９は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。

なお、図２では、メモリセルＭＣを４層分だけ積層した構成について説明したが、メモリセルＭＣをｎ（ｎは２以上の整数）層分だけ積層するようにしてもよい。

また、図２の実施形態では、ソース側セレクトゲート電極ＳＧＳ、ワード線ＷＬ０～ＷＬ３およびドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３を貫く柱状体１２の中心に柱状絶縁体１１を形成する方法について説明したが、柱状絶縁体１１の代わりに柱状半導体を埋め込むようにしてもよい。

メモリセルアレイ１３０は、複数のブロックを有する。各ブロックは、互いに離間して交差する複数のワード線および複数のビット線との交差位置にメモリセルを有する。図３は、１個のブロックの構成例を示す回路図である。

ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵ３を有する。複数のストリングユニットＳＵ０～ＳＵ３は、ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３に対応しているとともにソース側セレクトゲート線ＳＧＳを共有している。ストリングユニットＳＵ０～ＳＵ３は、ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ３によって、それぞれ、選択的にアクセスすることが可能である。また、各ストリングユニットＳＵ０～ＳＵ３は、複数のメモリストリングＭＳを含む。

各メモリストリングＭＳは、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積膜とを有し、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳ内のメモリセルトランジスタＭＴの個数は６４個に限定されない。

ビットラインＢＬ＜０＞～ＢＬ＜ｎ＞（各ビットラインを区別しない場合には、ＢＬで示すことにする）は、メモリストリングＭＳに接続されている。選択トランジスタＳＤＴがオンされた際に、メモリストリングＭＳ内の各メモリセルトランジスタＭＴのチャネル領域がビットラインＢＬに導通され得る。各ビットラインＢＬには、センスアンプブロック１２０内の複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜ｎ＞のうち対応するセンスアンプＳＡが接続されている。

ワードラインＷＬ０～ＷＬ６３（各ワードラインを区別しない場合には、ＷＬで示すことにする）は、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内の各メモリストリングＭＳ間で、メモリセルトランジスタＭＴのコントロールゲートを共通に接続している。つまり、物理ブロックＢＬＫ内の各ストリングユニットＳＵ内において同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、同一のワードラインＷＬに接続される。すなわち、物理ブロックＢＬＫのストリングユニットＳＵは複数のワードラインＷＬに対応した複数のメモリセルグループＭＣＧを含み、各メモリセルグループＭＣＧは同一のワードラインＷＬに接続される（ｎ＋１）個のメモリセルトランジスタＭＴを含む。各メモリセルトランジスタＭＴに１ビットの値を保持可能に構成される場合（シングルレベルセル（ＳＬＣ）モードで動作する場合）には、同一のワードラインＷＬに接続される（ｎ＋１）個のメモリセルトランジスタＭＴ（すなわち、メモリグループＭＣＧ）は１つの物理ページとして取り扱われ、この物理ページごとにデータの書き込み処理及びデータの読み出し処理が行われる。

各メモリセルトランジスタＭＴに複数ビットの値を保持可能に構成される場合がある。例えば、各メモリセルトランジスタＭＴがｐ（ｐ≧２）ビットの値を記憶可能な場合、ワードラインＷＬ当たりの記憶容量はｐ個の物理ページ分のサイズに等しくなる。すなわち、各メモリセルグループＭＣＧは、ｐ個の物理ページとして取り扱われる。例えば、各メモリセルトランジスタＭＴが２ビットの値を記憶するマルチレベルセル（ＭＬＣ）モードでは、各ワードラインＷＬに２個の物理ページ分のデータが保持される。あるいは、各メモリセルトランジスタＭＴが３ビットの値を記憶するトリプルレベルセル（ＴＬＣ）モードでは、各ワードラインＷＬに３個の物理ページ分のデータが保持される。

センスアンプブロック１２０は、図４に示すように、複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜ｎ＞及び複数の入出力データラッチＸＤＬ＜０＞～ＸＤＬ＜ｎ＞を有する。図４は、センスアンプブロック１２０の構成を示す回路図である。

複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜ｎ＞は、複数のビットラインＢＬ＜０＞～ＢＬ＜ｎ＞に対応する。各センスアンプ回路ＳＡＤＬは、対応するビットラインＢＬが接続される。複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜ｎ＞と複数の入出力データラッチＸＤＬ＜０＞～ＸＤＬ＜ｎ＞とは、データバスＤＢＵＳを介して接続される。

複数の入出力データラッチＸＤＬ＜０＞～ＸＤＬ＜ｎ＞は、Ｉ／Ｏ制御部１１０（図１参照）に接続される。複数の入出力データラッチＸＤＬ＜０＞～ＸＤＬ＜ｎ＞は、複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜ｎ＞に対応する。各入出力データラッチＸＤＬは、対応するセンスアンプ回路ＳＡＤＬに対する入出力バッファとして機能する。

各センスアンプ回路ＳＡＤＬは、リード動作時等に、対応するビットラインＢＬに読み出されたデータを検知すると、検知されたデータを保持する。各センスアンプ回路ＳＡＤＬは、読み出されたデータをデータバス線ＤＢＵＳ経由で対応する入出力データラッチＸＤＬに転送する。入出力データラッチＸＤＬは、データをＩ／Ｏ制御部１１０及びＩ／Ｏ信号ピンＩ／Ｏ経由で外部（例えばコントローラ）へ出力する。

各センスアンプ回路ＳＡＤＬは、図５に示すように、センスアンプＳＡ、複数のデータラッチＤＬ＿Ｓ，ＤＬ＿Ｔ，ＤＬ＿Ａ，ＤＬ＿Ｂ，ＤＬ＿Ｃを含む。図５は、センスアンプ回路ＳＡＤＬの構成を示す回路である。

センスアンプＳＡは、１列のメモリセルＭＴ０～ＭＴ６３（図３参照）にビットラインＢＬを介して接続される。センスアンプＳＡは、スイッチＳＷ１及びデータバスＤＢＵＳを介して他のセンスアンプ回路ＳＡＤＬ及び入出力データラッチＸＤＬに接続される。スイッチＳＷ１は、アクティブレベルの制御信号を制御端子で受けた際にオンすることでセンスアンプＳＡをデータバスＤＢＵＳに接続し、ノンアクティブレベルの制御信号を制御端子で受けた際にオフすることでセンスアンプＳＡをデータバスＤＢＵＳから遮断する。なお、スイッチＳＷ１は、省略されてもよい。

複数のデータラッチＤＬ＿Ｓ，ＤＬ＿Ｔ，ＤＬ＿Ａ，ＤＬ＿Ｂ，ＤＬ＿Ｃは、ローカルバスＬＢＵＳ及びスイッチＳＷ２を介してセンスアンプＳＡに接続される。スイッチＳＷ２は、アクティブレベルの制御信号を制御端子で受けた際にオンすることでセンスアンプＳＡをローカルバスＬＢＵＳに接続し、ノンアクティブレベルの制御信号を制御端子で受けた際にオフすることでセンスアンプＳＡをローカルバスＬＢＵＳから遮断する。なお、スイッチＳＷ２は、省略されてもよい。以下では、データラッチＤＬ＿Ｓ，ＤＬ＿Ｔ，ＤＬ＿Ａ，ＤＬ＿Ｂ，ＤＬ＿Ｃのそれぞれは、互いに区別しない場合、単に、データラッチＤＬと表すことにする。

センスアンプＳＡは、センス用のノードＳＥＮを有し、リード動作時に、ビットラインＢＬからの信号を受ける前にノードＳＥＮを所定のＨレベルにプリチャージし、ビットラインＢＬからの信号に応じてノードＳＥＮがＨレベルに維持されるかＬレベルに下がるかを検知する。これにより、センスアンプＳＡは、ビットラインＢＬに読み出されたデータの値が０又は１のいずれかを検知する。

センスアンプＳＡは、図６に示すように、複数のトランジスタＮＭ１１～ＮＭ１６及び容量素子Ｃ１を有する。図６は、センスアンプＳＡの構成を示す回路図である。

トランジスタＮＭ１１は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１１は、ソースがビットラインＢＬに接続され、ドレインがノードＣＯＭに接続され、ゲートで制御信号ＢＬＣを受ける。

トランジスタＮＭ１２は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１２は、ソースがノードＣＯＭに接続され、ドレインが電源電位ＶＤＤに接続され、ゲートで制御信号ＢＬＸを受ける。

トランジスタＮＭ１３は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１３は、ソースがノードＣＯＭに接続され、ドレインがノードＳＥＮに接続され、ゲートで制御信号ＸＸＬを受ける。

トランジスタＮＭ１４は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１４は、ソースがノードＣＯＭに接続され、ドレインがノードＳＥＮに接続され、ゲートで制御信号ＨＬＬを受ける。

容量素子Ｃ１は、一端がノードＳＥＮに接続され、他端でセンスアンプ用のクロック信号ＳＡＣＬＫを受ける。

トランジスタＮＭ１５は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１５は、ソースがグランド電位に接続され、ドレインがトランジスタＮＭ１６に接続され、ゲートがノードＳＥＮに接続される。

トランジスタＮＭ１６は、例えばＮＭＯＳトランジスタである。トランジスタＮＭ１６は、ソースがトランジスタＮＭ１５に接続され、ドレインがスイッチＳＷ１及びスイッチＳＷ２にそれぞれ接続され、ゲートで制御信号ＳＴＢを受ける。

データラッチＤＬは、図７に示すように、ラッチ部１３、入出力部１４、負荷部１５を有する。図７は、データラッチＤＬの構成を示す回路図である。ラッチ部１３は、グランド電位と負荷部１５との間に電気的に接続される。入出力部１４は、ラッチ部１３とローカルバスＬＢＵＳとの間に電気的に接続される。負荷部１５は、電源電位ＶＤＤとラッチ部１３との間に電気的に接続される。ラッチ部１３は、ローカルバスＬＢＵＳから入出力部１４経由で入力されたデータをラッチしたり、ラッチされたデータを入出力部１４経由でローカルバスＬＢＵＳへ出力したりする。そのとき、負荷部１５は、ラッチ部１３によるデータの入出力を駆動する。

データラッチＤＬは、図７に示すように、８トランジスタ型で構成されてもよい。データラッチＤＬは、複数のトランジスタＮＭ１～ＮＭ４，ＰＭ１～ＰＭ４を有する。

トランジスタＮＭ１は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位ＶＳＳに接続され、ドレインがノードＩＮＶに接続され、ゲートがノードＬＡＴとトランジスタＰＭ１のゲートとに接続される。

トランジスタＰＭ１は、例えばＰＭＯＳトランジスタであり、ソースがトランジスタＰＭ３に接続され、ドレインがノードＩＮＶに接続され、ゲートがノードＬＡＴとトランジスタＮＭ１のゲートとに接続される。すなわち、トランジスタＮＭ１及びトランジスタＰＭ１は、インバータ接続される。

トランジスタＮＭ２は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位ＶＳＳに接続され、ドレインがノードＬＡＴに接続され、ゲートがノードＩＮＶとトランジスタＰＭ２のゲートとに接続される。

トランジスタＰＭ２は、例えばＰＭＯＳトランジスタであり、ソースがトランジスタＰＭ４に接続され、ドレインがノードＬＡＴに接続され、ゲートがノードＩＮＶとトランジスタＮＭ２のゲートとに接続される。すなわち、トランジスタＮＭ２及びトランジスタＰＭ２は、インバータ接続される。

トランジスタＮＭ１，ＰＭ１，ＮＭ２，ＰＭ２を含む構成は、ラッチ部１３として機能する。

トランジスタＮＭ３は、例えばＮＭＯＳトランジスタであり、ソースがローカルバスＬＢＵＳに接続され、ドレインがノードＩＮＶに接続され、ゲートが制御信号ＴＩを受ける制御ノードＴＩに接続される。

トランジスタＮＭ４は、例えばＮＭＯＳトランジスタであり、ソースがローカルバスＬＢＵＳに接続され、ドレインがノードＬＡＴに接続され、ゲートが制御信号ＴＬを受ける制御ノードＴＬに接続される。

トランジスタＮＭ３，ＮＭ４を含む構成は、入出力部１４として機能する。

トランジスタＰＭ３は、例えばＰＭＯＳトランジスタであり、ソースが電源電位ＶＤＤに接続され、ドレインがトランジスタＰＭ１に接続され、ゲートが制御信号ＬＩを受ける制御ノードＬＩに接続される。

トランジスタＰＭ４は、例えばＰＭＯＳトランジスタであり、ソースが電源電位ＶＤＤに接続され、ドレインがトランジスタＰＭ２に接続され、ゲートが制御信号ＬＬを受ける制御ノードＬＬに接続される。

トランジスタＰＭ３，ＰＭ４を含む構成は、負荷部１５として機能する。

なお、図７は、データラッチＤＬの回路構成を例示するが、入出力データラッチＸＤＬの回路も図７と同様に構成され得るし、入出力データラッチＸＤＬの回路の少なくとも一部分は図７と同様に構成され得る。例えば、入出力データラッチＸＤＬは、図７のノードＬＢＵＳがデータバスＤＢＵＳ（図４参照）に接続されるが、ノードＬＢＵＳとデータバスＤＢＵＳとの間に接続スイッチが追加された構成であってもよい。

図７に示すデータラッチＤＬは、図８に示すように、レイアウトされ得る。図８は、データラッチＤＬのレイアウト構成を示す平面図であり、点線で囲って示すように、Ｙ方向に隣接する２つのデータラッチＤＬが例示される。以下では、＋Ｙ側のデータラッチＤＬを中心に説明するが、他のデータラッチＤＬも同様である。

基板ＳＵＢ内には、ウェル領域２１及びウェル領域２２が設けられている。ウェル領域２１は、基板ＳＵＢの表面より深いＺ位置に配され、ＸＹ平面視でＹ方向に延びる。ウェル領域２１は、第１導電型（例えば、Ｎ型）の不純物を含む半導体領域である。ウェル領域２２は、基板ＳＵＢの表面より深いＺ位置に配され、ＸＹ平面視でＹ方向に延びる。ウェル領域２２は、第１導電型と反対導電型である第２導電型（例えば、Ｐ型）の不純物を含む半導体領域である。ウェル領域２１のＸ方向幅とウェル領域２２のＸ方向幅とは、概ね均等である。ウェル領域２１は、基板ＳＵＢの表面近傍に第２導電型の素子（例えば、ＰＭＯＳトランジスタを形成するために設けられる。ウェル領域２２は、基板ＳＵＢの表面近傍に第１導電型の素子（例えば、ＮＭＯＳトランジスタを形成するために設けられる。

基板ＳＵＢ内における表面（＋Ｚ側の面）近傍の部分は、素子分離部２３で電気的に分離され、アクティブ領域ＡＡ１及びアクティブ領域ＡＡ２が画定されている。素子分離部２３は、例えばＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）型である。素子分離部２３は、半導体酸化物等の絶縁物で形成され得る。

アクティブ領域ＡＡ１は、ウェル領域２１の＋Ｚ側に配される。アクティブ領域ＡＡ１は、Ｙ方向に隣接するデータラッチＤＬのアクティブ領域ＡＡ１から素子分離部２３を介して分離されている。アクティブ領域ＡＡ１は、第２導電型（例えば、Ｐ型）の半導体領域である。アクティブ領域ＡＡ１は、第２導電型の不純物をウェル領域２２における不純物濃度より高い濃度で含む。アクティブ領域ＡＡ１は、Ｚ方向から透視した場合に素子分離部２３に囲まれている。

アクティブ領域ＡＡ２は、ウェル領域２２の＋Ｚ側に配される。アクティブ領域ＡＡ２は、Ｙ方向に隣接するデータラッチＤＬのアクティブ領域ＡＡ１と連続している。アクティブ領域ＡＡ２は、第１導電型の半導体領域である。アクティブ領域ＡＡ２は、第１導電型の不純物をウェル領域２１における不純物濃度より高い濃度で含む。アクティブ領域ＡＡ２は、Ｚ方向から透視した場合に素子分離部２３に囲まれている。

ゲート電極５１は、基板ＳＵＢの表面にゲート絶縁膜（図示せず）を介して配されている。ゲート電極５１は、Ｚ方向から透視した場合に、アクティブ領域ＡＡ１を＋Ｘ方向に横切って延び、アクティブ領域ＡＡ１，ＡＡ２間の素子分離部２３の領域で＋Ｙ方向に延び、アクティブ領域ＡＡ２を＋Ｘ方向に横切って延びる。ゲート電極５１は、不純物を含む半導体（例えば、ポリシリコン）で形成され得るが、ゲート電極の材料はこれに限定されない。

ゲート電極５１におけるアクティブ領域ＡＡ１と重なる部分は、トランジスタＰＭ１（図７参照）のゲートとして機能する。アクティブ領域ＡＡ１におけるゲート電極５１の＋Ｙ側の半導体領域３１は、トランジスタＰＭ１のドレインとして機能する。アクティブ領域ＡＡ１におけるゲート電極５１の－Ｙ側の半導体領域３２は、トランジスタＰＭ１のソースとして機能する。

ゲート電極５１におけるアクティブ領域ＡＡ２と重なる部分は、トランジスタＮＭ１（図７参照）のゲートとして機能する。アクティブ領域ＡＡ２におけるゲート電極５１の＋Ｙ側の半導体領域４１は、トランジスタＮＭ１のソースとして機能する。アクティブ領域ＡＡ２におけるゲート電極５１の－Ｙ側の半導体領域４２は、トランジスタＮＭ１のドレインとして機能する。

ゲート電極５６におけるアクティブ領域ＡＡ１と重なる部分は、トランジスタＰＭ２（図７参照）のゲートとして機能する。アクティブ領域ＡＡ１におけるゲート電極５６の＋Ｙ側の半導体領域３４は、トランジスタＰＭ２のソースとして機能する。アクティブ領域ＡＡ１におけるゲート電極５６の－Ｙ側の半導体領域３５は、トランジスタＰＭ２のドレインとして機能する。

ゲート電極５６におけるアクティブ領域ＡＡ２と重なる部分は、トランジスタＮＭ２（図７参照）のゲートとして機能する。アクティブ領域ＡＡ２におけるゲート電極５６の＋Ｙ側の半導体領域４４は、トランジスタＮＭ２のドレインとして機能する。アクティブ領域ＡＡ２におけるゲート電極５１の－Ｙ側の半導体領域４２は、トランジスタＮＭ２のソースとして機能する。

ゲート電極５２におけるアクティブ領域ＡＡ１と重なる部分は、トランジスタＰＭ３（図７参照）のゲートとして機能する。アクティブ領域ＡＡ１におけるゲート電極５２の＋Ｙ側の半導体領域３２は、トランジスタＰＭ３のドレインとして機能する。アクティブ領域ＡＡ１におけるゲート電極５１の－Ｙ側の半導体領域３３は、トランジスタＰＭ３のソースとして機能する。

ゲート電極５３におけるアクティブ領域ＡＡ２と重なる部分は、トランジスタＮＭ３（図７参照）のゲートとして機能する。アクティブ領域ＡＡ２におけるゲート電極５３の＋Ｙ側の半導体領域４２は、トランジスタＮＭ３のドレインとして機能する。アクティブ領域ＡＡ２におけるゲート電極５３の－Ｙ側の半導体領域４３は、トランジスタＮＭ３のソースとして機能する。

ゲート電極５４におけるアクティブ領域ＡＡ１と重なる部分は、トランジスタＰＭ４（図７参照）のゲートとして機能する。アクティブ領域ＡＡ１におけるゲート電極５４の＋Ｙ側の半導体領域３３は、トランジスタＰＭ３のソースとして機能する。アクティブ領域ＡＡ１におけるゲート電極５４の－Ｙ側の半導体領域３４は、トランジスタＰＭ３のドレインとして機能する。

ゲート電極５５におけるアクティブ領域ＡＡ２と重なる部分は、トランジスタＮＭ４（図７参照）のゲートとして機能する。アクティブ領域ＡＡ２におけるゲート電極５５の＋Ｙ側の半導体領域４３は、トランジスタＮＭ３のソースとして機能する。アクティブ領域ＡＡ２におけるゲート電極５５の－Ｙ側の半導体領域４４は、トランジスタＮＭ３のドレインとして機能する。

ゲート電極５１には、アクティブ領域ＡＡ１，ＡＡ２間の素子分離部２３の領域で上層配線へのコンタクトプラグ６３が接続されている。コンタクトプラグ６３は、ノードＬＡＴ（図７参照）に対応する。

ゲート電極５６には、アクティブ領域ＡＡ１，ＡＡ２間の素子分離部２３の領域で上層配線へのコンタクトプラグ７４が接続されている。コンタクトプラグ７４は、ノードＩＮＶに対応する。

ゲート電極５２には、アクティブ領域ＡＡ１と－Ｘ側に隣接するデータラッチＤＬのアクティブ領域ＡＡ２との間の素子分離部２３の領域で上層配線へのコンタクトプラグ６５が接続されている。コンタクトプラグ６５は、制御信号ＬＩ（図７参照）が供給される。

ゲート電極５３には、アクティブ領域ＡＡ２と＋Ｘ側に隣接するデータラッチＤＬのアクティブ領域ＡＡ１との間の素子分離部２３の領域で上層配線へのコンタクトプラグ６６が接続されている。コンタクトプラグ６６は、制御信号ＴＩ（図７参照）が供給される。

ゲート電極５４には、アクティブ領域ＡＡ１と－Ｘ側に隣接するデータラッチＤＬのアクティブ領域ＡＡ２との間の素子分離部２３の領域で上層配線へのコンタクトプラグ６９が接続されている。コンタクトプラグ６９は、制御信号ＬＬ（図７参照）が供給される。

ゲート電極５５には、アクティブ領域ＡＡ２と＋Ｘ側に隣接するデータラッチＤＬのアクティブ領域ＡＡ１との間の素子分離部２３の領域で上層配線へのコンタクトプラグ７１が接続されている。コンタクトプラグ７１は、制御信号ＴＬ（図７参照）が供給される。

半導体領域３１には上層配線へのコンタクトプラグ６１が接続される。コンタクトプラグ６１は、ノードＩＮＶ（図７参照）に対応する。

半導体領域４１には上層配線へのコンタクトプラグ６２が接続される。コンタクトプラグ６２は、グランドノードＶＳＳ（図７参照）に対応する。

半導体領域４２には上層配線へのコンタクトプラグ６４が接続される。コンタクトプラグ６４は、ノードＩＮＶ（図７参照）に対応する。

半導体領域３３には上層配線へのコンタクトプラグ６７が接続される。コンタクトプラグ６７は、電源ノードＶＤＤ（図７参照）に対応する。

半導体領域４３には上層配線へのコンタクトプラグ６８が接続される。コンタクトプラグ６８は、ローカルバスＬＢＵＳに接続されるノードＬＢＵＳ（図７参照）に対応する。

半導体領域３５には上層配線へのコンタクトプラグ７２が接続される。コンタクトプラグ７２は、ノードＬＡＴ（図７参照）に対応する。

半導体領域４４には上層配線へのコンタクトプラグ７３が接続される。コンタクトプラグ７３は、ノードＬＡＴ（図７参照）に対応する。

半導体領域４５には上層配線へのコンタクトプラグ７５が接続される。コンタクトプラグ７５は、グランド電位ＶＳＳ（図７参照）が供給される。

データラッチＤＬにおいて、それぞれが例えばＰＭＯＳトランジスタである複数のトランジスタＰＭ１～ＰＭ４は、－Ｙ方向に、トランジスタＰＭ１、トランジスタＰＭ３、トランジスタＰＭ４、トランジスタＰＭ２の順に配される。それぞれが例えばＮＭＯＳトランジスタである複数のトランジスタＮＭ１～ＮＭ４は、－Ｙ方向に、トランジスタＮＭ１、トランジスタＮＭ３、トランジスタＮＭ４、トランジスタＮＭ２の順に配される。

Ｙ方向に隣接して配される２つのデータラッチＤＬにおいて、複数のトランジスタＰＭ１～ＰＭ４と複数のトランジスタＮＭ１～ＮＭ４との位置関係が同じである。図８の場合、＋Ｙ側のデータラッチＤＬでは、複数のトランジスタＰＭ１～ＰＭ４の＋Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。－Ｙ側のデータラッチＤＬでは、複数のトランジスタＰＭ１～ＰＭ４の＋Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。

なお、図８は、データラッチＤＬのレイアウト構成を例示するが、入出力データラッチＸＤＬのレイアウトも図８と同様に構成され得るし、入出力データラッチＸＤＬのレイアウトの少なくとも一部分は図８と同様に構成され得る。例えば、入出力データラッチＸＤＬは、図８と同様のレイアウトに加えて、ノードＬＢＵＳとデータバスＤＢＵＳ（図４参照）との間に接続スイッチとして機能するゲート電極及び半導体領域（ソース電極・ドレイン電極）が追加されて構成されてもよい。

以上のように、第１の実施形態では、半導体記憶装置１００のデータラッチＤＬのレイアウト構成において、ゲート電極へのコンタクトプラグをアクティブ領域ＡＡ１，ＡＡ２間の領域に配置する。これにより、アクティブ領域ＡＡ１，ＡＡ２間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。この結果、周辺回路１５０のレイアウト面積を低減できるので、半導体記憶装置１００のチップ面積を低減できる。

また、第１の実施形態では、トランジスタＰＭ１のゲート電極５１とトランジスタＮＭ１のゲート電極５１とは共通接続され、且つ共通接続されたゲート電極５１へ接続されるコンタクトプラグ６３がＺ方向から透視した場合に素子分離部２３に重なる位置に配される。トランジスタＰＭ２のゲート電極５６とトランジスタＮＭ２のゲート電極５６とは共通接続され、且つ共通接続されたゲート電極５６へ接続されるコンタクトプラグ７４がＺ方向から透視した場合に素子分離部２３に重なる位置に配される。トランジスタＰＭ３のゲート電極５２へ接続されるコンタクトプラグ６５は、Ｚ方向から透視した場合に素子分離部２３に重なる位置に配される。トランジスタＰＭ４のゲート電極５４へ接続されるコンタクトプラグ６９は、Ｚ方向から透視した場合に素子分離部２３に重なる位置に配される。トランジスタＮＭ３のゲート電極５３へ接続されるコンタクトプラグ６６は、Ｚ方向から透視した場合に素子分離部２３に重なる位置に配される。トランジスタＮＭ４のゲート電極５５へ接続されるコンタクトプラグ７１は、Ｚ方向から透視した場合に素子分離部２３に重なる位置に配される。例えば、ゲート電極へ接続されるコンタクトプラグが全て素子分離部２３に重なる位置に配されることで、各トランジスタのゲート長をコンタクトプラグの平面寸法より縮小することが可能になる。これにより、アクティブ領域ＡＡ１，ＡＡ２間の領域を活用して効率的にレイアウトできる。

例えば、コンタクトプラグ６１，６３，６５，６７，６９，７４，７２が、Ｚ方向から透視した場合にアクティブ領域ＡＡ１に重なる位置に配され、コンタクトプラグ６２，６４，６６，６８，７１，７３，７５が、Ｚ方向から透視した場合にアクティブ領域ＡＡ２に重なる位置に配される構成を考える。この構成では、コンタクトプラグのＹ方向間隔を所定長さ以上にするというプロセス上の制約から、レイアウトをＹ方向にシュリンクすることが困難である。

それに対して、第１の実施形態では、ゲート電極へのコンタクトが、Ｚ方向から透視した場合にアクティブ領域ＡＡ１，ＡＡ２間の領域に重なる位置に配されるので、アクティブ領域ＡＡ１，ＡＡ２へのコンタクトとＸ位置が異なっている。これにより、レイアウトをＹ方向にシュリンクすることが容易である。

なお、図８では、ゲート電極５２，５４が共通接続のゲート電極５１，５６のＹ方向内側に配される構成が例示されているが、図９に示すように、ゲート電極５２，５４が共通接続のゲート電極５１，５６のＹ方向外側に配されてもよい。図９は、第１の実施形態の第１の変形例におけるデータラッチＤＬのレイアウト構成を示す平面図である。

データラッチＤＬにおいて、２つのアクティブ領域ＡＡ１１（＋Ｙ側のアクティブ領域ＡＡ１１、－Ｙ側のアクティブ領域ＡＡ１１）が配される。＋Ｙ側のアクティブ領域ＡＡ１１及び－Ｙ側のアクティブ領域ＡＡ１１は、素子分離部２３を介して分離されている。＋Ｙ側のアクティブ領域ＡＡ１１は、データラッチＤＬと＋Ｙ側で隣接するデータラッチＤＬとに跨って配される。－Ｙ側のアクティブ領域ＡＡ１１は、データラッチＤＬと－Ｙ側で隣接するデータラッチＤＬとに跨って配される。アクティブ領域ＡＡ１１は、第２導電型の不純物をウェル領域２２における不純物濃度より高い濃度で含む。

アクティブ領域ＡＡ１２は、Ｙ方向に隣接するデータラッチＤＬのアクティブ領域ＡＡ１から素子分離部２３を介して分離されている。アクティブ領域ＡＡ１２は、第２導電型（例えば、Ｐ型）の半導体領域である。アクティブ領域ＡＡ１２は、第１導電型の不純物をウェル領域２２における不純物濃度より高い濃度で含む。アクティブ領域ＡＡ１２は、Ｚ方向から透視した場合に素子分離部２３に囲まれている。

図８の構成に比べると、図９の構成では、アクティブ領域ＡＡ１１におけるゲート電極５１とゲート電極５２との位置関係がＹ方向に逆になっている。ゲート電極５２がゲート電極５１の＋Ｙ側に配される。これに応じて、トランジスタＰＭ１に対応する構成の＋Ｙ側にトランジスタＰＭ３に対応する構成が配される。すなわち、トランジスタＰＭ１のドレイン、ゲート、ソースに対応する半導体領域３１、ゲート電極５１、半導体領域３２が－Ｙ側から＋Ｙ側に配列される。トランジスタＰＭ３のドレイン、ゲート、ソースに対応する半導体領域３２、ゲート電極５２、半導体領域３３ａが－Ｙ側から＋Ｙ側に配列される。

図８の構成に比べると、図９の構成では、アクティブ領域ＡＡ１１におけるゲート電極５４とゲート電極５６との位置関係がＹ方向に逆になっている。ゲート電極５４がゲート電極５６の－Ｙ側に配される。これに応じて、トランジスタＰＭ２に対応する構成の－Ｙ側にトランジスタＰＭ４に対応する構成が配される。すなわち、トランジスタＰＭ２のドレイン、ゲート、ソースに対応する半導体領域３５、ゲート電極５６、半導体領域３４が＋Ｙ側から－Ｙ側に配列される。トランジスタＰＭ４のドレイン、ゲート、ソースに対応する半導体領域３４、ゲート電極５４、半導体領域３３ｂが＋Ｙ側から－Ｙ側に配列される。

データラッチＤＬにおいて、それぞれが例えばＰＭＯＳトランジスタである複数のトランジスタＰＭ１～ＰＭ４は、－Ｙ方向に、トランジスタＰＭ３、トランジスタＰＭ１、トランジスタＰＭ２、トランジスタＰＭ４の順に配される。それぞれが例えばＮＭＯＳトランジスタである複数のトランジスタＮＭ１～ＮＭ４は、－Ｙ方向に、トランジスタＮＭ１、トランジスタＮＭ３、トランジスタＮＭ４、トランジスタＮＭ２の順に配される。

なお、図９に示す構成では、半導体領域３３が半導体領域３３ａと半導体領域３３ｂとに分割され、コンタクトプラグ６７がコンタクトプラグ６７ａとコンタクトプラグ６７ｂとに分割される。

図８の構成に比べると、図９の構成では、アクティブ領域ＡＡ１２におけるゲート電極５１、ゲート電極５３、ゲート電極５５、ゲート電極５６の位置関係は、同様である。また、ゲート電極５１，５２，５３，５４，５５，５６へのコンタクトプラグ６３，６５，６６，６９，７１，７４がＺ方向から透視した場合に素子分離部２３に重なる領域に配される点は、同様である。

図９に示す構成によっても、アクティブ領域ＡＡ１１，ＡＡ１２間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。

図８では、ゲート電極５３，５５が共通接続のゲート電極５１，５６のＹ方向内側に配される構成が例示されているが、図１０に示すように、ゲート電極５３，５５が共通接続のゲート電極５１，５６のＹ方向外側に配されてもよい。図１０は、第１の実施形態の第２の変形例におけるデータラッチＤＬのレイアウト構成を示す平面図である。

データラッチＤＬにおいて、アクティブ領域ＡＡ２１は、Ｙ方向に隣接するデータラッチＤＬのアクティブ領域ＡＡ２１から素子分離部２３を介して分離される。アクティブ領域ＡＡ２１は、第２導電型の不純物をウェル領域２２における不純物濃度より高い濃度で含む。アクティブ領域ＡＡ２２は、Ｙ方向に隣接するデータラッチＤＬのアクティブ領域ＡＡ２２から素子分離部２３を介して分離される。アクティブ領域ＡＡ２２は、第１導電型の不純物をウェル領域２２における不純物濃度より高い濃度で含む。

図８の構成に比べると、図１０の構成では、アクティブ領域ＡＡ２２におけるゲート電極５１とゲート電極５３との位置関係がＹ方向に逆になっている。ゲート電極５３がゲート電極５１の＋Ｙ側に配される。これに応じて、トランジスタＮＭ１に対応する構成の＋Ｙ側にトランジスタＮＭ３に対応する構成が配される。すなわち、トランジスタＮＭ１のドレイン、ゲート、ソースに対応する半導体領域４２、ゲート電極５１、半導体領域４１が＋Ｙ側から－Ｙ側に配列される。トランジスタＮＭ３のドレイン、ゲート、ソースに対応する半導体領域４３ａ、ゲート電極５３、半導体領域４２が＋Ｙ側から－Ｙ側に配列される。

図８の構成に比べると、図１０の構成では、アクティブ領域ＡＡ２２におけるゲート電極５５とゲート電極５６との位置関係がＹ方向に逆になっている。ゲート電極５５がゲート電極５６の－Ｙ側に配される。これに応じて、トランジスタＮＭ２に対応する構成の－Ｙ側にトランジスタＮＭ４に対応する構成が配される。すなわち、トランジスタＮＭ２のドレイン、ゲート、ソースに対応する半導体領域４４、ゲート電極５６、半導体領域４５が－Ｙ側から＋Ｙ側に配列される。トランジスタＮＭ４のドレイン、ゲート、ソースに対応する半導体領域４３ｂ、ゲート電極５５、半導体領域４４が－Ｙ側から＋Ｙ側に配列される。

データラッチＤＬにおいて、それぞれが例えばＰＭＯＳトランジスタである複数のトランジスタＰＭ１～ＰＭ４は、－Ｙ方向に、トランジスタＰＭ１、トランジスタＰＭ３、トランジスタＰＭ４、トランジスタＰＭ２の順に配される。それぞれが例えばＮＭＯＳトランジスタである複数のトランジスタＮＭ１～ＮＭ４は、－Ｙ方向に、トランジスタＮＭ３、トランジスタＮＭ１、トランジスタＮＭ２、トランジスタＮＭ４の順に配される。

図示しないが、Ｙ方向に隣接して配される２つのデータラッチＤＬにおいて、複数のトランジスタＰＭ１～ＰＭ４と複数のトランジスタＮＭ１～ＮＭ４との位置関係が同じである。

なお、図１０に示す構成では、半導体領域４１，４５が共通化された半導体領域で構成され、コンタクトプラグ６２，７５が共通化されたコンタクトプラグで構成される。半導体領域４３が半導体領域４３ａと半導体領域４３ｂとに分割され、コンタクトプラグ６８がコンタクトプラグ６８ａとコンタクトプラグ６８ｂとに分割される。

図８の構成に比べると、図１０の構成では、アクティブ領域ＡＡ２１におけるゲート電極５１、ゲート電極５２、ゲート電極５４、ゲート電極５６の位置関係は、同様である。また、ゲート電極５１，５２，５３，５４，５５，５６へのコンタクトプラグ６３，６５，６６，６９，７１，７４がＺ方向から透視した場合に素子分離部２３に重なる領域に配される点は、同様である。

図１０に示す構成によっても、アクティブ領域ＡＡ２１，ＡＡ２２間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。

図８では、ゲート電極５２～５５が共通接続のゲート電極５１，５６のＹ方向内側に配される構成が例示されているが、図１１に示すように、ゲート電極５２～５５が共通接続のゲート電極５１，５６のＹ方向外側に配されてもよい。図１１は、第１の実施形態の第３の変形例におけるデータラッチＤＬのレイアウト構成を示す平面図である。

データラッチＤＬにおいて、アクティブ領域ＡＡ１１は、図９に示すアクティブ領域ＡＡ１１と同様であり、アクティブ領域ＡＡ１２は、図９に示すアクティブ領域ＡＡ１２と同様である。

図９の構成に比べると、図１１の構成では、アクティブ領域ＡＡ１２におけるゲート電極５１とゲート電極５３との位置関係がＹ方向に逆になっている。ゲート電極５３がゲート電極５１の＋Ｙ側に配される。これに応じて、トランジスタＮＭ１に対応する構成の＋Ｙ側にトランジスタＮＭ３に対応する構成が配される。すなわち、トランジスタＮＭ１のドレイン、ゲート、ソースに対応する半導体領域４２、ゲート電極５１、半導体領域４１が＋Ｙ側から－Ｙ側に配列される。トランジスタＮＭ３のドレイン、ゲート、ソースに対応する半導体領域４３ａ、ゲート電極５３、半導体領域４２が＋Ｙ側から－Ｙ側に配列される。

図９の構成に比べると、図１１の構成では、アクティブ領域ＡＡ１２におけるゲート電極５５とゲート電極５６との位置関係がＹ方向に逆になっている。ゲート電極５５がゲート電極５６の－Ｙ側に配される。これに応じて、トランジスタＮＭ２に対応する構成の－Ｙ側にトランジスタＮＭ４に対応する構成が配される。すなわち、トランジスタＮＭ２のドレイン、ゲート、ソースに対応する半導体領域４４、ゲート電極５６、半導体領域４５が－Ｙ側から＋Ｙ側に配列される。トランジスタＮＭ４のドレイン、ゲート、ソースに対応する半導体領域４３ｂ、ゲート電極５５、半導体領域４４が－Ｙ側から＋Ｙ側に配列される。

データラッチＤＬにおいて、それぞれが例えばＰＭＯＳトランジスタである複数のトランジスタＰＭ１～ＰＭ４は、－Ｙ方向に、トランジスタＰＭ３、トランジスタＰＭ１、トランジスタＰＭ２、トランジスタＰＭ４の順に配される。それぞれが例えばＮＭＯＳトランジスタである複数のトランジスタＮＭ１～ＮＭ４は、－Ｙ方向に、トランジスタＮＭ３、トランジスタＮＭ１、トランジスタＮＭ２、トランジスタＮＭ４の順に配される。

なお、図１１に示す構成では、半導体領域４１，４５が共通化された半導体領域で構成され、コンタクトプラグ６２，７５が共通化されたコンタクトプラグで構成される。半導体領域４３が半導体領域４３ａと半導体領域４３ｂとに分割され、コンタクトプラグ６８がコンタクトプラグ６８ａとコンタクトプラグ６８ｂとに分割される。

図９の構成に比べると、図１１の構成では、ゲート電極５１，５２，５３，５４，５５，５６へのコンタクトプラグ６３，６５，６６，６９，７１，７４がＺ方向から透視した場合に素子分離部２３に重なる領域に配される点は、同様である。

図１１に示す構成によっても、アクティブ領域ＡＡ１１，ＡＡ１２間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。

図８では、アクティブ領域ＡＡ２がＹ方向に隣接するデータラッチＤＬで連続する構成が例示されているが、図１２に示すように、アクティブ領域ＡＡ１２がデータラッチＤＬごとに分離されてもよい。図１２は、第１の実施形態の第３の変形例におけるデータラッチＤＬのレイアウト構成を示す平面図である。

アクティブ領域ＡＡ１における構成は、図８に示すアクティブ領域ＡＡ１における構成と同様である。アクティブ領域ＡＡ１２における構成は、図９に示すアクティブ領域ＡＡ１２における構成と同様である。

図１２に示すデータラッチＤＬにおいて、それぞれが例えばＰＭＯＳトランジスタである複数のトランジスタＰＭ１～ＰＭ４は、－Ｙ方向に、トランジスタＰＭ１、トランジスタＰＭ３、トランジスタＰＭ４、トランジスタＰＭ２の順に配される。それぞれが例えばＮＭＯＳトランジスタである複数のトランジスタＮＭ１～ＮＭ４は、－Ｙ方向に、トランジスタＮＭ１、トランジスタＮＭ３、トランジスタＮＭ４、トランジスタＮＭ２の順に配される。

図８の構成に比べると、図１２の構成では、ゲート電極５１，５２，５３，５４，５５，５６へのコンタクトプラグ６３，６５，６６，６９，７１，７４がＺ方向から透視した場合に素子分離部２３に重なる領域に配される点は、同様である。

図１２に示す構成によっても、アクティブ領域ＡＡ１，ＡＡ１２間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。

図８では、Ｙ方向に隣接するデータラッチＤＬでコンタクトプラグ７５が共有される構成が例示されているが、図１３に示すように、Ｘ方向に隣接するデータラッチＤＬでコンタクトプラグ６７，７５が共有されるようにレイアウトされてもよい。図１３は、第１の実施形態の第５の変形例におけるデータラッチＤＬのレイアウト構成を示す平面図である。

図１３では、Ｙ方向に隣接するデータラッチＤＬのレイアウトが並進配置であり、Ｘ方向に隣接するデータラッチＤＬのレイアウトが反転配置である場合が例示されている。このレイアウト構成において、各データラッチＤＬは、－Ｘ側で隣接するデータラッチＤＬとの間で第１導電型のアクティブ領域ＡＡ３１が共通接続され、＋Ｘ側で隣接するデータラッチＤＬとの間で第２導電型のアクティブ領域ＡＡ３２が共通接続される。

各データラッチＤＬにおいて、第１導電型のアクティブ領域ＡＡ３１がコンタクトプラグ６７（図８参照）に対応するＹ位置で部分的に－Ｘ方向に延びて－Ｘ側で隣接するデータラッチＤＬのアクティブ領域ＡＡ３１に接続される。これに応じて、コンタクトプラグ６７は、－Ｘ側で隣接するデータラッチＤＬとの境界近傍のＸ位置に移動され、－Ｘ側で隣接するデータラッチＤＬとの間で共有化される。

各データラッチＤＬにおいて、第２導電型のアクティブ領域ＡＡ３２がコンタクトプラグ６１（図８参照）に対応するＹ位置で部分的に＋Ｘ方向に延びて＋Ｘ側で隣接するデータラッチＤＬのアクティブ領域ＡＡ３２に接続される。これに応じて、コンタクトプラグ６１は、＋Ｘ側で隣接するデータラッチＤＬとの境界近傍のＸ位置に移動され、＋Ｘ側で隣接するデータラッチＤＬとの間で共有化される。

各データラッチＤＬにおいて、第２導電型のアクティブ領域ＡＡ３２がコンタクトプラグ７５（図８参照）に対応するＹ位置で部分的に＋Ｘ方向に延びて＋Ｘ側で隣接するデータラッチＤＬのアクティブ領域ＡＡ３２に接続される。これに応じて、コンタクトプラグ７５は、＋Ｘ側で隣接するデータラッチＤＬとの境界近傍のＸ位置に移動され、＋Ｘ側で隣接するデータラッチＤＬとの間で共有化される。

図８の構成に比べると、図１３の構成では、コンタクトプラグ６１，６７，７５が隣接データラッチＤＬ間でアクティブ領域ＡＡ３１，ＡＡ３２が共通接続される領域に配される。これにより、コンタクトプラグ６１，６７，７５が隣接データラッチＤＬ間で共有される。

図１３に示す構成によれば、隣接データラッチＤＬ間の領域を活用して効率的にレイアウトできるので、データラッチＤＬのレイアウト面積を低減できる。

（第２の実施形態）
第２の実施形態にかかる半導体記憶装置１００について説明する。以下では、第１の実施形態と異なる部分を中心説明する。

第１の実施形態では、データラッチＤＬにおけるアクティブ領域のレイアウトとゲート電極のレイアウトについて例示するが、第２の実施形態では、さらにデータラッチＤＬにおける上層配線のレイアウトについて例示する。

具体的には、図７に示すデータラッチＤＬは、図１４に示すように、レイアウトされ得る。図１４は、データラッチＤＬのレイアウト構成を示す平面図であり、ＸＹ方向に隣接する４つのデータラッチＤＬが例示される。

４つのデータラッチＤＬを互に区別する場合、－Ｘ側・＋Ｙ側のデータラッチをＤＬ１、－Ｘ側・－Ｙ側のデータラッチをＤＬ２、＋Ｘ側・＋Ｙ側のデータラッチをＤＬ３、＋Ｘ側・－Ｙ側のデータラッチをＤＬ４と呼ぶことにする。

上層配線について、基板ＳＵＢに近い配線層から順に、１層目の配線層、２層目の配線層、３層目の配線層と呼ぶことにする。

図１４に示すレイアウト構成から上層配線のレイアウトを抜き出すと、図１５のようになる。図１５は、上層配線の概略的なレイアウト構成を示す平面図であり、データラッチＤＬ１～ＤＬ４に対応する上層配線の概略的なレイアウト構成が例示される。なお、図１４、図１５では、概略的なレイアウト構成を示すため、上層配線における各ラインは、ノード間（コンタクトプラグ間）の接続関係を示しており、実際のラインのレイアウト（幅及びパターン）とは異なることがある。

１層目の各ラインＬ１０～Ｌ１９は、図１５に点線で示すように、主としてＸ方向に延びる。２層目の各ラインＬ２１～Ｌ２５は、図１５に実線で示すように、主としてＹ方向に延びる。

Ｙ方向に隣接するデータラッチＤＬ１，ＤＬ２に注目すると、２層目のラインＬ２１は、データラッチＤＬ１，ＤＬ２で共有され、データラッチＤＬ１，ＤＬ２の－Ｘ側の境界近傍をＹ方向に延びる。ラインＬ２１は、電源線ＶＤＤであり、１層目のラインＬ１５を介して、各データラッチＤＬ１，ＤＬ２の電源ノードＶＤＤ（図７参照）に対応するコンタクトプラグ６７に接続される。

１層目のラインＬ１５は、コンタクトプラグ６７に対応するＹ位置でラインＬ２１のＸ位置から＋Ｘ方向にコンタクトプラグ６７のＸ位置まで延びる。

２層目のラインＬ２２は、データラッチＤＬ１，ＤＬ２でそれぞれ設けられ、データラッチＤＬ１，ＤＬ２内のローカル配線として機能する。ラインＬ２２は、データラッチＤＬ１，ＤＬ２のウェル領域２１のＸ方向中央近傍をＹ方向に延びる。ラインＬ２２は、信号線ＩＮＶであり、１層目のラインＬ１９を介して、各データラッチＤＬ１，ＤＬ２のノードＩＮＶ（図７参照）に対応するコンタクトプラグ６１，６４，７４に接続される。

１層目のラインＬ１１は、コンタクトプラグ６１に対応するＹ位置でラインＬ２２のＸ位置から＋Ｘ方向にコンタクトプラグ６１のＸ位置を通り、コンタクトプラグ６４のＸ位置まで延び、コンタクトプラグ６４のＸ位置から－Ｙ方向にコンタクトプラグ６４のＹ位置まで延びる。

１層目のラインＬ１９は、コンタクトプラグ７４に対応するＹ位置でラインＬ２２のＸ位置から＋Ｘ方向にコンタクトプラグ７４のＸ位置まで延びる。

２層目のラインＬ２３は、データラッチＤＬ１，ＤＬ２でそれぞれ設けられ、データラッチＤＬ１，ＤＬ２内のローカル配線として機能する。ラインＬ２３は、データラッチＤＬ１，ＤＬ２のウェル領域２１及びウェル領域２２の境界近傍をＹ方向に延びる。ラインＬ２３は、信号線ＬＡＴであり、１層目のラインＬ１２を介して、各データラッチＤＬ１，ＤＬ２のノードＬＡＴ（図７参照）に対応するコンタクトプラグ６３，７２，７３に接続される。

１層目のラインＬ１０は、コンタクトプラグ７２に対応するＹ位置でラインＬ２３のＸ位置から－Ｘ方向にコンタクトプラグ７２のＸ位置まで延びる。ラインＬ１０は、コンタクトプラグ７２に対応するＹ位置でラインＬ２３のＸ位置から＋Ｘ方向にコンタクトプラグ７３のＸ位置まで延び、コンタクトプラグ７３のＸ位置から＋Ｙ方向にコンタクトプラグ７３のＹ位置まで延びる。

１層目のラインＬ１２は、コンタクトプラグ６３に対応するＹ位置でラインＬ２３のＸ位置から＋Ｘ方向にコンタクトプラグ６３のＸ位置まで延びる。

２層目のラインＬ２４は、データラッチＤＬ１，ＤＬ２で共有され、データラッチＤＬ１，ＤＬ２のアクティブ領域ＡＡ２（図８参照）のＸ方向中央近傍をＹ方向に延びる。ラインＬ２４は、信号線ＬＢＵＳであり、１層目のラインＬ１６を介して、各データラッチＤＬ１，ＤＬ２のノードＬＢＵＳ（図７参照）に対応するコンタクトプラグ６８に接続される。

１層目のラインＬ１６は、コンタクトプラグ６８に対応するＹ位置でラインＬ２４のＸ位置から＋Ｘ方向にコンタクトプラグ６８のＸ位置まで延びる。

２層目のラインＬ２５は、データラッチＤＬ１，ＤＬ２で共有され、データラッチＤＬ１，ＤＬ２の＋Ｘ側の境界近傍をＹ方向に延びる。ラインＬ２５は、グランド線ＶＳＳであり、１層目のラインＬ１１ａ，Ｌ１１ｂを介して、各データラッチＤＬ１，ＤＬ２のグランドノードＶＳＳ（図７参照）に対応するコンタクトプラグ６２，７５に接続される。

１層目のラインＬ１１ａは、コンタクトプラグ６２に対応するＹ位置でラインＬ２５のＸ位置から＋Ｘ方向にコンタクトプラグ６２のＸ位置まで延びる。

１層目のラインＬ１１ｂは、コンタクトプラグ７５に対応するＹ位置でラインＬ２５のＸ位置から＋Ｘ方向にコンタクトプラグ７５のＸ位置まで延びる。

ラインＬ１１ａ、コンタクトプラグ６２は、それぞれ、＋Ｙ方向に隣接するデータラッチＤＬ（図示せず）のラインＬ１１ｂ、コンタクトプラグ６２と共通化される。ラインＬ１１ｂ、コンタクトプラグ７５は、－Ｙ方向に隣接するデータラッチＤＬ２のラインＬ１１ａ、コンタクトプラグ６２と共通化される。

１層目のラインＬ１３は、信号線ＬＩであり、各データラッチＤＬ１，ＤＬ２の制御ノードＬＩ（図７参照）に対応するコンタクトプラグ６５に接続される。ラインＬ１３は、各データラッチＤＬ１，ＤＬ２内でゲート電極５２，５３の＋Ｙ側端近傍をＸ方向に延びるとともにコンタクトプラグ６５のＸ位置で部分的に－Ｙ方向にコンタクトプラグ６５のＹ位置まで延びる。

１層目のラインＬ１４は、信号線ＴＩであり、各データラッチＤＬ１，ＤＬ２の制御ノードＴＩ（図７参照）に対応するコンタクトプラグ６６に接続される。ラインＬ１４は、各データラッチＤＬ１，ＤＬ２内でゲート電極５２，５３の－Ｙ側端近傍をＸ方向に延びるとともにコンタクトプラグ６６のＸ位置で部分的に＋Ｙ方向にコンタクトプラグ６５のＹ位置まで延びる。

１層目のラインＬ１７は、信号線ＬＬであり、各データラッチＤＬ１，ＤＬ２の制御ノードＬＬ（図７参照）に対応するコンタクトプラグ６９に接続される。ラインＬ１７は、各データラッチＤＬ１，ＤＬ２内でゲート電極５４，５５の＋Ｙ側端近傍をＸ方向に延びるとともにコンタクトプラグ６９のＸ位置で部分的に－Ｙ方向にコンタクトプラグ６９のＹ位置まで延びる。

１層目のラインＬ１８は、信号線ＴＬであり、各データラッチＤＬ１，ＤＬ２の制御ノードＴＬ（図７参照）に対応するコンタクトプラグ７１に接続される。ラインＬ１８は、各データラッチＤＬ１，ＤＬ２内でゲート電極５４，５５の－Ｙ側端近傍をＸ方向に延びるとともにコンタクトプラグ７１のＸ位置で部分的に＋Ｙ方向にコンタクトプラグ７１のＹ位置まで延びる。

ここで、図１４に示すように、ウェル領域２２は、Ｘ方向に隣接する２つのデータラッチＤＬ１，ＤＬ３に跨って連続した第２導電型の半導体領域として構成される。ウェル領域２１は、ウェル領域２２のＸ方向両側に配された第１導電型の半導体領域として構成される。ウェル領域２２のＸ方向幅は、ウェル領域２１のＸ方向幅の概ね２倍である。

図１４及び図１５に示すように、Ｙ方向に隣接する２つのデータラッチＤＬ１，ＤＬ２におけるアクティブ領域・ゲート電極・上層配線のレイアウトは、Ｙ方向に並進配置の関係にある。すなわち、データラッチＤＬ１のレイアウトを１つのデータラッチＤＬ１のＹ方向幅で－Ｙ方向に移動させると、データラッチＤＬ２のレイアウトにほぼ重なる。

これに応じて、Ｙ方向に隣接して配される２つのデータラッチＤＬ１，ＤＬ２において、複数のトランジスタＰＭ１～ＰＭ４と複数のトランジスタＮＭ１～ＮＭ４との位置関係が同じである。データラッチＤＬ１では、複数のトランジスタＰＭ１～ＰＭ４の＋Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。データラッチＤＬ２では、複数のトランジスタＰＭ１～ＰＭ４の＋Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。

一方、Ｘ方向に隣接する２つのデータラッチＤＬ１，ＤＬ３におけるアクティブ領域・ゲート電極・上層配線のレイアウトは、Ｘ方向に反転配置の関係にある。すなわち、データラッチＤＬ１のレイアウトを＋Ｘ側の境界線に関して折り返して線対称移動すると、データラッチＤＬ３のレイアウトにほぼ重なる。

これに応じて、Ｘ方向に隣接して配される２つのデータラッチＤＬ１，ＤＬ３において、複数のトランジスタＰＭ１～ＰＭ４と複数のトランジスタＮＭ１～ＮＭ４との位置関係がＸ方向に反転している。データラッチＤＬ１では、複数のトランジスタＰＭ１～ＰＭ４の＋Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。データラッチＤＬ３では、複数のトランジスタＰＭ１～ＰＭ４の－Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。

Ｙ方向に隣接して配される２つのデータラッチＤＬ３，ＤＬ４において、複数のトランジスタＰＭ１～ＰＭ４と複数のトランジスタＮＭ１～ＮＭ４との位置関係が同じである。データラッチＤＬ４では、複数のトランジスタＰＭ１～ＰＭ４の－Ｘ側に複数のトランジスタＮＭ１～ＮＭ４が配される。

データラッチＤＬ１において、トランジスタＮＭ３，ＮＭ４，ＰＭ３，ＰＭ４の各ゲート電極には、１層目のラインが接続される。トランジスタＮＭ３のゲート電極５３には、１層目のラインＬ１４が接続される。トランジスタＮＭ４のゲート電極５５には、１層目のラインＬ１８が接続される。トランジスタＰＭ３のゲート電極５２には、１層目のラインＬ１３が接続される。トランジスタＰＭ４のゲート電極５４には、１層目のラインＬ１７が接続される。

トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のライン及び２層目のラインを介して互いに接続される。ノードＩＮＶ（図７参照）について、トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のラインＬ１１、２層目のラインＬ２２、１層目のラインＬ１９を介して互いに接続される。ノードＬＡＴ（図７参照）について、トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のラインＬ１２、２層目のラインＬ２３、１層目のラインＬ１０を介して互いに接続される。

以上ように、第２の実施形態では、データラッチＤＬにおいて、１層目の配線層に含まれる複数のラインＬ１０～Ｌ１９が主としてＸ方向に延び、２層目の配線層に含まれる複数のラインＬ２１～Ｌ２５が主としてＹ方向に延びるようにレイアウトされる。これにより、１層目の配線層における各ラインＬ１０～Ｌ１９と２層目の配線層における各ラインＬ２１～Ｌ２５とがその交点で容易に接続可能である。すなわち、上層配線を効率的にレイアウトできる。

なお、第２の実施形態ではデータラッチ制御線（制御線ＴＩ，制御線ＴＬ，制御線ＬＩ，制御線ＬＬ）は第１層の配線で構成しているが，第１層のラインより上層の第３層のラインを併用してもよい。その場合は、センスアンプ制御線は第１層のラインで配線してもよいし、第１層の配線と第３層の配線とを併用してもよい。

また、第２の実施形態ではデータラッチ内部の結線（ノードＩＮＶの結線及びノードＬＡＴの結線）は１層目の配線で行っているが、１層目の配線と２層目の配線との両方を使用して結線してもよい。

図１４及び図１５では、データラッチＤＬ１が図８のデータラッチＤＬのレイアウト構成を有する場合について例示するが、例えば、データラッチＤＬ１は、図９のデータラッチＤＬのレイアウト構成を有してもよい。この場合、図９のデータラッチＤＬのレイアウト構成を、Ｙ方向にデータラッチＤＬのＹ方向幅で並進配置し、Ｘ方向にデータラッチＤＬのＸ方向幅で反転配置する。これにより、図９のデータラッチＤＬのレイアウト構成に対して、図１４に相当する４データラッチＤＬ分のレイアウト構成を実現できる。

データラッチＤＬ１は、図１０のデータラッチＤＬのレイアウト構成を有してもよい。この場合、図１０のデータラッチＤＬのレイアウト構成を、Ｙ方向にデータラッチＤＬのＹ方向幅で並進配置し、Ｘ方向にデータラッチＤＬのＸ方向幅で反転配置する。これにより、図１０のデータラッチＤＬのレイアウト構成に対して、図１４に相当する４データラッチＤＬ分のレイアウト構成を実現できる。

データラッチＤＬ１は、図１１のデータラッチＤＬのレイアウト構成を有してもよい。この場合、図１１のデータラッチＤＬのレイアウト構成を、Ｙ方向にデータラッチＤＬのＹ方向幅で並進配置し、Ｘ方向にデータラッチＤＬのＸ方向幅で反転配置する。これにより、図１１のデータラッチＤＬのレイアウト構成に対して、図１４に相当する４データラッチＤＬ分のレイアウト構成を実現できる。

あるいは、Ｙ方向に隣接するデータラッチＤＬ１，ＤＬ２のレイアウトは、図１４に示すようなＹ方向に並進配置で構成される代わりに、図１６及び図１７に示すように、Ｙ方向に反転配置で構成されてもよい。図１６は、データラッチＤＬのレイアウト構成を示す平面図であり、図１７は、上層配線の概略的なレイアウト構成を示す平面図である。なお、図１６、図１７では、概略的なレイアウト構成を示すため、上層配線における各ラインは、ノード間（コンタクトプラグ間）の接続関係を示しており、実際のラインのレイアウト（幅及びパターン）とは異なることがある。

図１６及び図１７に示すレイアウト構成では、Ｙ方向に隣接する２つのデータラッチＤＬ１，ＤＬ２におけるアクティブ領域・ゲート電極・上層配線のレイアウトは、Ｙ方向に反転配置の関係にある。すなわち、データラッチＤＬ１のレイアウトを－Ｙ側の境界線に関して折り返して線対称移動すると、データラッチＤＬ２のレイアウトにほぼ重なる。

なお、Ｘ方向に隣接する２つのデータラッチＤＬ１，ＤＬ３におけるアクティブ領域・ゲート電極・上層配線のレイアウトは、Ｘ方向に反転配置の関係にある点は図１４のレイアウト構成と同様である。データラッチＤＬ１において、トランジスタＮＭ３，ＮＭ４，ＰＭ３，ＰＭ４の各ゲート電極には、１層目のラインが接続され、トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のライン及び２層目のラインを介して互いに接続される点は図１５のレイアウト構成と同様である。

図１６及び図１７に示すレイアウト構成においても、１層目の配線層に含まれる複数のラインＬ１０～Ｌ１９が主としてＸ方向に延び、２層目の配線層に含まれる複数のラインＬ２１～Ｌ２５が主としてＹ方向に延びるようにレイアウトされる。これにより、１層目の配線層における各ラインＬ１０～Ｌ１９と２層目の配線層における各ラインＬ２１～Ｌ２５とがその交点で容易に接続可能である。すなわち、上層配線を効率的にレイアウトできる。

また、図１６及び図１７に示すデータラッチＤＬにおける上層配線は、図１８に示すような３層配線で形成されてもよい。図１８は、第２の実施形態の第２の変形例におけるセンスアンプ及びデータラッチの上層配線を示す図である。１層目の配線をＸ方向配線で形成し、２層目の配線をＹ方向配線で形成することに加えて、３層目の配線をＸ方向配線で形成してもよい。１層目の配線をローカル制御線としてもよい。例えば、図１５又は図１７に示す１層目のラインＬ１２，Ｌ１３，Ｌ１４，Ｌ１７，Ｌ１８，Ｌ１９は、それぞれ、ゲート電極５１，５２，５３，５４，５５，５６に接続されるローカル制御線である。３層目の配線をグローバル制御線としてもよい。例えば、図１に示す制御部１１２又はカラムデコーダ１１８からセンスアンプブロック１２０に延びる制御線は、グローバル制御線である。

このとき、図１８に示すように、センスアンプＳＡ（図６参照）における上層配線は、データラッチＤＬにおける上層配線に対応するように、３層配線で形成されてもよい。１層目の配線をＸ方向配線で形成し、２層目の配線をＹ方向配線で形成することに加えて、３層目の配線をＭＩＭ配線で形成してもよい。１層目の配線をグローバル制御線としてもよい。例えば、図１に示す制御部１１２又はカラムデコーダ１１８からセンスアンプブロック１２０に延びる制御線は、グローバル制御線である。すなわち、センスアンプＳＡのグローバル制御線とデータラッチＤＬのグローバル制御線とを異なる配線層で形成することで、それぞれの配線のレイアウト自由度を容易に向上できる。

センスアンプＳＡにおいて、その制御線が１層目の配線で構成される場合、３層目の配線を容量素子としてもよい。図６に示す容量素子Ｃ１は、ＭＩＭ配線で形成されてもよい。容量素子Ｃ１は、ＭＩＭ配線で形成される場合、配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うようにレイアウトされる。すなわち、容量素子を配線間容量で形成し，更にセンスアンプにおける他の構成の上部に容量素子を形成することで、異なる配線層間で対向する電極を利用して容量素子を構成する場合やトランジスタのゲート容量を利用して容量素子を構成する場合に比べてレイアウト面積を縮小することが可能になる。

例えば、容量素子Ｃ１は、図１９に示すように、パターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＹ方向にかみ合うようにレイアウトされてもよい。図１９は、センスアンプＳＡの容量素子Ｃ１のレイアウト構成を示す平面図である。

パターン８１は、複数のライン８１ａ～８１ｃ及びライン８１ｄを含む。各ライン８１ａ～８１ｃは、Ｘ方向に所定ピッチで配列され、Ｙ方向に延びる。ライン８１ｄは、複数のライン８１ａ～８１ｃを互いに接続する。ライン８１ｄは、各ライン８１ａ～８１ｃの－Ｙ側端に接続される。

パターン８２は、パターン８１の＋Ｘ側に離間して配される。パターン８２は、複数のライン８２ａ～８２ｃ及びライン８２ｄを含む。各ライン８２ａ～８２ｃは、Ｘ方向に所定ピッチで配列され、Ｙ方向に延びる。ライン８２ｄは、複数のライン８２ａ～８２ｃを互いに接続する。ライン８２ｄは、各ライン８２ａ～８２ｃの－Ｙ側端に接続される。

パターン８３は、複数のライン８３ａ～８３ｇ及びライン８１ｈを含む。各ライン８３ａ～８３ｇは、Ｘ方向に所定ピッチで配列され、Ｙ方向に延びる。ライン８３ｈは、複数のライン８３ａ～８３ｇを互いに接続する。ライン８３ｈは、各ライン８３ａ～８３ｇの＋Ｙ側端に接続される。

複数のライン８３ａ～８３ｄの間にライン８１ａ～８１ｃが配され、複数のライン８３ｄ～８３ｇの間にライン８２ａ～８２ｃが配される。ライン８３ａ～８３ｄとライン８１ａ～８１ｃとは絶縁膜８４を介してＸ方向に離間し、ライン８３ｄ～８３ｇとライン８２ａ～８２ｃとは絶縁膜８５を介してＸ方向に離間する。

パターン８１はコンタクトプラグ８６及び２層目のラインを介してセンスアンプ用のクロック信号ＳＡＣＬＫが供給され、パターン８２はコンタクトプラグ８７及び２層目のラインを介してセンスアンプ用のクロック信号ＳＡＣＬＫが供給され、パターン８３はコンタクトプラグ８８及び２層目のラインを介してセンスノードＳＥＮ（図６参照）に接続される。

あるいは、パターン８１はコンタクトプラグ８６及び２層目のラインを介してセンスノードＳＥＮ（図６参照）に接続され、パターン８２はコンタクトプラグ８７及び２層目のラインを介してセンスノードＳＥＮに接続され、パターン８３はコンタクトプラグ８８及び２層目のラインを介してセンスアンプ用のクロック信号ＳＡＣＬＫが供給される。

図１９では、コンタクトプラグ８６がパターン８１におけるライン８１ｃに接続される構成が例示されるが、コンタクトプラグ８６はパターン８１における他の箇所に接続されてもよい。コンタクトプラグ８７がパターン８２におけるライン８２ａに接続される構成が例示されるが、コンタクトプラグ８７はパターン８２における他の箇所に接続されてもよい。コンタクトプラグ８８がパターン８３におけるライン８３ｄに接続される構成が例示されるが、コンタクトプラグ８８はパターン８３における他の箇所に接続されてもよい。各コンタクトプラグ８６，８７，８８の個数は、図１９に示す個数に限定されない。

このように、３層目の配線内でパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＹ方向にかみ合うようにレイアウトされることで容量素子Ｃ１が構成され得る。

あるいは、容量素子Ｃ１は、図２０に示すように、パターン８３がパターン８１，８２を囲みながらパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＹ方向にかみ合うようにレイアウトされてもよい。図２０は、センスアンプＳＡの容量素子Ｃ１のレイアウト構成を示す平面図である。

図２０に示すレイアウト構成は、図１９に示すレイアウト構成においてパターン８３にライン８３ｉを追加的に含めることで得られる。

ライン８３ｉは、ライン８３ａ，８３ｄ，８３ｇの－Ｙ側端に接続される。ライン８３ｉはライン８１ｄに対向し、ライン８３ｉはライン８２ｄに対向する。ライン８３ｉとライン８１ｄとは絶縁膜８４を介してＹ方向に離間し、ライン８３ｉとライン８２ｄとは絶縁膜８５を介してＹ方向に離間する。なお、各コンタクトプラグ８６，８７，８８の個数は、図２０に示す個数に限定されない。

このように、３層目の配線内でパターン８３がパターン８１，８２を囲みながらパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＹ方向にかみ合うようにレイアウトされることで容量素子Ｃ１が構成され得る。

あるいは、容量素子Ｃ１は、図２１に示すように、パターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＸ方向にかみ合うようにレイアウトされてもよい。図２１は、センスアンプＳＡの容量素子Ｃ１のレイアウト構成を示す平面図である。

図２１に示すレイアウト構成は、図１９に示すレイアウト構成において、パターン８３からライン８３ｂ，８３ｃ，８３ｅ，８３ｆが省略され、パターン８３にライン８３ｊ，８３ｋ，８３ｍ，８３ｎを追加的に含めることで得られる。

ライン８３ｊ，８３ｋは、それぞれ、Ｙ方向に所定ピッチで配列され、Ｘ方向に延びる。ライン８３ａは、複数のライン８３ｊ，８３ｋ，８３ｈを互いに接続する。ライン８３ａは、各ライン８３ｊ，８３ｋ，８３ｈの－Ｘ側端に接続される。

ライン８３ｍ，８３ｎは、それぞれ、Ｙ方向に所定ピッチで配列され、Ｘ方向に延びる。ライン８３ｇは、複数のライン８３ｍ，８３ｎ，８３ｈを互いに接続する。ライン８３ｇは、各ライン８３ｍ，８３ｎ，８３ｈの＋Ｘ側端に接続される。

複数のライン８１ａ～８１ｃの間にライン８３ｊ，８３ｋが配され、複数のライン８３ｊ，８３ｋ，８３ｈの間にライン８１ｂ，８１ｃが配される。複数のライン８２ａ～８２ｃの間にライン８３ｍ，８３ｎが配され、複数のライン８３ｍ，８３ｎ，８３ｈの間にライン８２ｂ，８２ｃが配される。ライン８３ｊ，８３ｋ，８３ｈとライン８１ａ～８１ｃとは絶縁膜８４を介してＹ方向に離間し、ライン８３ｍ，８３ｎ，８３ｈとライン８２ａ～８２ｃとは絶縁膜８５を介してＹ方向に離間する。なお、各コンタクトプラグ８６，８７，８８の個数は、図２１に示す個数に限定されない。

このように、３層目の配線内でパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＸ方向にかみ合うようにレイアウトされることで容量素子Ｃ１が構成され得る。

あるいは、容量素子Ｃ１は、図２２に示すように、パターン８３がパターン８１，８２を囲みながらパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＸ方向にかみ合うようにレイアウトされてもよい。図２２は、センスアンプＳＡの容量素子Ｃ１のレイアウト構成を示す平面図である。

図２２に示すレイアウト構成は、図２１に示すレイアウト構成においてパターン８３にライン８３ｉを追加的に含めることで得られる。

ライン８３ｉは、ライン８３ａ，８３ｄ，８３ｇの－Ｙ側端に接続される。ライン８３ｉはライン８１ａに対向し、ライン８３ｉはライン８２ａに対向する。ライン８３ｉとライン８１ａとは絶縁膜８４を介してＹ方向に離間し、ライン８３ｉとライン８２ａとは絶縁膜８５を介してＹ方向に離間する。なお、各コンタクトプラグ８６，８７，８８の個数は、図２２に示す個数に限定されない。

このように、３層目の配線内でパターン８３がパターン８１，８２を囲みながらパターン８１，８２とパターン８３とが絶縁膜８４，８５を介してＸ方向にかみ合うようにレイアウトされることで容量素子Ｃ１が構成され得る。

あるいは、データラッチＤＬの上層配線は、図２３及び図２４に示すように、１層目の各ラインが主としてＹ方向に延び２層目の各ラインが主としてＸ方向に延びるようにレイアウトされてもよい。図２３は、第２の実施形態の第３の変形例におけるデータラッチのレイアウト構成を示す平面図である。図２４は、第２の実施形態の第３の変形例における上層配線の概略的なレイアウト構成を示す平面図である。なお、図２３、図２４では、簡略化のため、上層配線における各ラインは、ノード間（コンタクトプラグ間）の接続関係を示しており、実際のラインのレイアウト（幅及びパターン）とは異なることがある。

図２３に示すレイアウト構成から上層配線のレイアウトを抜き出すと、図２４のようになる。

１層目の各ラインＬ１１０～Ｌ１１９は、図２４に点線で示すように、主としてＹ方向に延びる。２層目の各ラインＬ１２１～Ｌ１２８は、図２４に実線で示すように、主としてＸ方向に延びる。

Ｘ方向に隣接するデータラッチＤＬ１，ＤＬ３に注目すると、２層目のラインＬ１２１は、データラッチＤＬ１，ＤＬ３で共有され、データラッチＤＬ１，ＤＬ３の＋Ｙ側の境界近傍をＸ方向に延びる。ラインＬ１２１は、グランド線ＶＳＳであり、１層目のラインＬ１１８を介して、各データラッチＤＬ１，ＤＬ３のグランドノードＶＳＳ（図７参照）に対応するコンタクトプラグ６２に接続される。

１層目のラインＬ１１８は、コンタクトプラグ６２に対応するＸ位置でラインＬ１２１のＹ位置からＹ方向にコンタクトプラグ６２のＹ位置まで延びる。

２層目のラインＬ１２２は、データラッチＤＬ１，ＤＬ３で共有され、ラインＬ１２１に－Ｙ側で隣接するＹ位置をＸ方向に延びる。ラインＬ１２２は、信号線ＬＩであり、１層目のラインＬ１１１を介して、各データラッチＤＬ１，ＤＬ３の制御ノードＬＩ（図７参照）に対応するコンタクトプラグ６５に接続される。

１層目のラインＬ１１１は、コンタクトプラグ６５に対応するＸ位置でラインＬ１２２のＹ位置から－Ｙ方向にコンタクトプラグ６５のＹ位置まで延びる。

２層目のラインＬ１２３は、データラッチＤＬ１，ＤＬ３で共有され、ラインＬ１２２に－Ｙ側で隣接するＹ位置をＸ方向に延びる。ラインＬ１２３は、信号線ＴＩであり、１層目のラインＬ１１６を介して、各データラッチＤＬ１，ＤＬ２の制御ノードＴＩ（図７参照）に対応するコンタクトプラグ６５に接続される。

２層目のラインＬ１２４は、データラッチＤＬ１，ＤＬ３で共有され、データラッチＤＬ１，ＤＬ３のＹ方向中央近傍をＸ方向に延びる。ラインＬ１２４は、信号線ＬＢＵＳであり、１層目のラインＬ１１５を介して、各データラッチＤＬ１，ＤＬ３のノードＬＢＵＳ（図７参照）に対応するコンタクトプラグ６８に接続される。

１層目のラインＬ１１５は、コンタクトプラグ６８に対応するＸ位置でラインＬ１２４のＹ位置から－Ｙ方向にコンタクトプラグ６８のＹ位置まで延びる。

２層目のラインＬ１２５は、データラッチＤＬ１，ＤＬ３で共有され、ラインＬ１２４に－Ｙ側で隣接するＹ位置をＸ方向に延びる。ラインＬ１２５は、電源線ＶＤＤであり、１層目のラインＬ１１９を介して、各データラッチＤＬ１，ＤＬ３の電源ノードＶＤＤ（図７参照）に対応するコンタクトプラグ６７に接続される。

２層目のラインＬ１２６は、データラッチＤＬ１，ＤＬ３で共有され、ラインＬ１２５に－Ｙ側で隣接するＹ位置をＸ方向に延びる。ラインＬ１２６は、信号線ＴＬであり、１層目のラインＬ１１７を介して、各データラッチＤＬ１，ＤＬ３の制御ノードＴＬ（図７参照）に対応するコンタクトプラグ７１に接続される。

１層目のラインＬ１１７は、コンタクトプラグ７１に対応するＸ位置でラインＬ１２６のＹ位置から＋Ｙ方向にコンタクトプラグ７１のＹ位置まで延びる。

２層目のラインＬ１２７は、データラッチＤＬ１，ＤＬ３で共有され、ラインＬ１２５に－Ｙ側で隣接するＹ位置をＸ方向に延びる。ラインＬ１２６は、信号線ＴＬであり、１層目のラインＬ１１７を介して、各データラッチＤＬ１，ＤＬ３の制御ノードＴＬ（図７参照）に対応するコンタクトプラグ７１に接続される。

２層目のラインＬ１２８は、データラッチＤＬ１，ＤＬ３で共有され、データラッチＤＬ１，ＤＬ３の－Ｙ側の境界近傍をＸ方向に延びる。ラインＬ１２８は、グランド線ＶＳＳであり、１層目のラインＬ１１１ａを介して、各データラッチＤＬ１，ＤＬ３のグランドノードＶＳＳ（図７参照）に対応するコンタクトプラグ７５に接続される。

１層目のラインＬ１１１ａは、コンタクトプラグ７５に対応するＸ位置でラインＬ１２８のＹ位置からＹ方向にコンタクトプラグ７５のＹ位置まで延びる。

ラインＬ１２１、コンタクトプラグ６２は、それぞれ、＋Ｙ方向に隣接するデータラッチＤＬ（図示せず）のラインＬ１２８、コンタクトプラグ７５と共通化される。ラインＬ１２８、コンタクトプラグ７５は、－Ｙ方向に隣接するデータラッチＤＬ２のラインＬ１２１、コンタクトプラグ６２と共通化される。

１層目のラインＬ１１３は、データラッチＤＬ１，ＤＬ２でそれぞれ設けられ、データラッチＤＬ１，ＤＬ２内のローカル配線として機能する。ラインＬ１１３は、コンタクトプラグ６１に対応するＸＹ位置から－Ｙ方向に延び＋Ｘ方向にコンタクトプラグ７４のＸ位置までシフトし－Ｙ方向にコンタクトプラグ７４のＹ位置まで延びる。また、ラインＬ１１３は、コンタクトプラグ６１に対応するＸＹ位置から＋Ｘ方向にコンタクトプラグ６９のＸ位置までシフトし－Ｙ方向にコンタクトプラグ６４のＹ位置まで延びる。

１層目のラインＬ１１４は、データラッチＤＬ１，ＤＬ２でそれぞれ設けられ、データラッチＤＬ１，ＤＬ２内のローカル配線として機能する。ラインＬ１１４は、コンタクトプラグ６３に対応するＸＹ位置から－Ｙ方向に延び、＋Ｘ方向にコンタクトプラグ７２，７３間のＸ位置までシフトし、－Ｙ方向にコンタクトプラグ７３のＹ位置まで延び、＋Ｘ方向にコンタクトプラグ７３のＸ位置まで延びる。また、ラインＬ１１４は、－Ｙ方向に延び、＋Ｘ方向にコンタクトプラグ７２，７３間のＸ位置までシフトし、－Ｙ方向にコンタクトプラグ７２のＹ位置近傍まで延び、－Ｘ方向にコンタクトプラグ７２のＸ位置まで延び、＋Ｙ方向にコンタクトプラグ７２のＹ位置まで延びる。

１層目のラインＬ１１２ａは、コンタクトプラグ７５に対応するＸＹ位置から＋Ｘ方向にコンタクトプラグ６３，７３間のＸ位置までシフトし＋Ｙ方向に延びコンタクトプラグ７３のＹ位置で＋Ｘ方向にコンタクトプラグ７４のＸ位置までシフトする。また、１層目のラインＬ１１２ａは、コンタクトプラグ７５に対応するＸＹ位置から＋Ｘ方向にコンタクトプラグ６３，７３間のＸ位置までシフトし＋Ｙ方向に延び－Ｘ方向にコンタクトプラグ６３のＸ位置までにシフトし＋Ｙ方向にコンタクトプラグ６３のＹ位置まで延びる。

ここで、図２３及び図２４に示すように、Ｙ方向に隣接する２つのデータラッチＤＬ１，ＤＬ２におけるアクティブ領域・ゲート電極・上層配線のレイアウトは、Ｙ方向に並進配置の関係にある。すなわち、データラッチＤＬ１のレイアウトを１つのデータラッチＤＬ１のＹ方向幅で－Ｙ方向に移動させると、データラッチＤＬ２のレイアウトにほぼ重なる。

データラッチＤＬ１において、トランジスタＮＭ３，ＮＭ４，ＰＭ３，ＰＭ４の各ゲート電極には、１層目のラインが接続される。トランジスタＮＭ３のゲート電極５３には、１層目のラインＬ１１６が接続される。トランジスタＮＭ４のゲート電極５５には、１層目のラインＬ１１７が接続される。トランジスタＰＭ３のゲート電極５２には、１層目のラインＬ１１１が接続される。トランジスタＰＭ４のゲート電極５４には、１層目のラインＬ１１２が接続される。

トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のライン及び２層目のラインを介して互いに接続される。ノードＩＮＶ（図７参照）について、トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のラインＬ１１３、２層目のラインＬ２２、１層目のラインＬ１９を介して互いに接続される。ノードＬＡＴ（図７参照）について、トランジスタＮＭ１，ＮＭ２，ＰＭ１，ＰＭ２は、１層目のラインＬ１２、２層目のラインＬ２３、１層目のラインＬ１０を介して互いに接続される。

図２３及び図２４に示すレイアウト構成においても、１層目の配線層に含まれる複数のラインＬ１０～Ｌ１９が主としてＸ方向に延び、２層目の配線層に含まれる複数のラインＬ２１～Ｌ２５が主としてＹ方向に延びるようにレイアウトされる。これにより、１層目の配線層における各ラインＬ１１０～Ｌ１１９と２層目の配線層における各ラインＬ１２１～Ｌ１２８とがその交点で容易に接続可能である。すなわち、上層配線を効率的にレイアウトできる。

あるいは、データラッチＤＬの上層配線は、図２５及び図２６に示すように、Ｘ方向に隣接するデータラッチＤＬでコンタクトプラグ６７，７５が共有されるとともに、１層目の各ラインが主としてＹ方向に延び２層目の各ラインが主としてＸ方向に延びるようにレイアウトされてもよい。図２５は、第２の実施形態の第４の変形例におけるデータラッチのレイアウト構成を示す平面図である。図２６は、第２の実施形態の第４の変形例における上層配線の概略的なレイアウト構成を示す平面図である。なお、図２５、図２６では、簡略化のため、上層配線における各ラインは、ノード間（コンタクトプラグ間）の接続関係を示しており、実際のラインのレイアウト（幅及びパターン）とは異なることがある。

図２５の構成では、コンタクトプラグ６１，６７，７５が隣接データラッチＤＬ間でアクティブ領域が共通接続される領域に配され隣接データラッチＤＬ間で共有されることで、隣接データラッチＤＬ間の領域を活用して効率的にレイアウトできる点は、図１３に示すレイアウト構成と同様である。

また、コンタクトプラグ６１，６７，７５が隣接データラッチＤＬ間の領域に配置されることで、１層目の配線層における配線トラック数を削減でき、上層配線も効率的にレイアウトできる。配線トラックとは、直線的に配線を引くことができるレーンの数である。図２５の場合、１層目の配線が主としてＹ方向に延びるので、各配線トラックもＹ方向に沿って延びる。

例えば、図２５に示すレイアウト構成から上層配線のレイアウトを抜き出すと、図２６のようになる。図２６では、各データラッチＤＬの配線トラック数が４本のレイアウト構成が例示される。データラッチＤＬ１に注目すると、配線トラックＴＲ１は、－Ｘ側で隣接するデータラッチと共有されているので、０．５本分である。配線トラックＴＲ２～ＴＲ４は、３本分である。配線トラックＴＲ５は、＋Ｘ側で隣接するデータラッチＤＬ３と共有されているので、０．５本分である。データラッチＤＬ１の配線トラック数は、０・５＋３＋０．５＝４本となる。

一方、図２４のレイアウト構成において、データラッチＤＬ１に注目すると、配線トラックＴＲ１は、－Ｘ側で隣接するデータラッチと共有されているので、０．５本分である。配線トラックＴＲ２～ＴＲ５は、３本分である。配線トラックＴＲ６は、＋Ｘ側で隣接するデータラッチＤＬ３と共有されているので、０．５本分である。データラッチＤＬ１の配線トラック数は、０・５＋４＋０．５＝５本となる。

図２４のレイアウト構成に比べると、図２６のレイアウト構成では、コンタクトプラグ６７（ＶＤＤ）が図２４の配線トラックＴＲ２上から配線トラックＴＲ１へ変更され、コンタクトプラグ６２（ＶＳＳ）が図２４の配線トラックＴＲ５上から配線トラックＴＲ６上（図２６の配線トラックＴＲ４上から配線トラックＴＲ５上）へ変更されている。その結果、図２４の配線トラックＴＲ４が不要となるため、各データラッチＤＬの配線トラック数が５本→４本へ削減できたことが分かる。これにより、配線ピッチの緩和による信頼性向上や配線ピッチの緩和による配線の寄生容量の低減や配線抵抗の低減による低消費電力化や高速化などが可能となる。

また、図２３及び図２４に示すデータラッチＤＬにおける上層配線は、図２７に示すような３層配線で形成されてもよい。図２７は、第２の実施形態の第５の変形例におけるセンスアンプ及びデータラッチの上層配線を示す図である。１層目の配線をＹ方向配線で形成し、２層目の配線をＸ方向配線で形成することに加えて、３層目の配線をＹ方向配線で形成してもよい。１層目の配線をローカル制御線としてもよい。例えば、図２４に示す１層目のラインＬ１１４，Ｌ１１１，Ｌ１１６，Ｌ１１２，Ｌ１１７，Ｌ１１３は、それぞれ、ゲート電極５１，５２，５３，５４，５５，５６に接続されるローカル制御線である。３層目の配線をグローバル制御線としてもよい。例えば、図１に示す制御部１１２又はカラムデコーダ１１８からセンスアンプブロック１２０に延びる制御線は、グローバル制御線である。

このとき、図２７に示すように、センスアンプＳＡ（図６参照）における上層配線は、データラッチＤＬにおける上層配線に対応するように、３層配線で形成されてもよい。１層目の配線をＹ方向配線で形成し、２層目の配線をＸ方向配線で形成することに加えて、３層目の配線をＭＩＭ配線で形成してもよい。１層目の配線をグローバル制御線としてもよい。例えば、図１に示す制御部１１２又はカラムデコーダ１１８からセンスアンプブロック１２０に延びる制御線は、グローバル制御線である。すなわち、センスアンプＳＡのグローバル制御線とデータラッチＤＬのグローバル制御線とを異なる配線層で形成することで、それぞれの配線のレイアウト自由度を容易に向上できる。

センスアンプＳＡにおいて、その制御線が１層目の配線で構成される場合、３層目の配線を容量素子としてもよい。図６に示す容量素子Ｃ１は、ＭＩＭ配線で形成されてもよい。容量素子Ｃ１は、ＭＩＭ配線で形成される場合、配線を櫛状に並べた２組のパターンを互いに離間させながら櫛歯がかみ合うようにレイアウトされる。これにより、レイアウト面積をコンパクトに抑えながら容量素子Ｃ１の容量を確保することができる。容量素子Ｃ１は、例えば、図１９～図２２に例示されるようなＭＩＭ構造で形成されてもよい。

（第３の実施形態）
第３の実施形態にかかる半導体記憶装置１００について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心説明する。

第１の実施形態及び第２の実施形態では、データラッチＤＬ内のレイアウトについて例示するが、第３の実施形態では、センスアンプＳＡ及び複数のデータラッチＤＬのレイアウトについて例示する。

具体的には、センスアンプブロック１２０（図４参照）における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞は、図２８に示すようにレイアウトされ得る。図２８は、第３の実施形態における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。

センスアンプ回路ＳＡＤＬ＜０＞は、センスアンプＳＡ＜０＞、複数のデータラッチＤＬ＿Ｓ＜０＞，ＤＬ＿Ｔ＜０＞，ＤＬ＿Ａ＜０＞，ＤＬ＿Ｂ＜０＞，ＤＬ＿Ｃ＜０＞を含む（図５参照）。同様に、センスアンプ回路ＳＡＤＬ＜１＞は、センスアンプＳＡ＜１＞、複数のデータラッチＤＬ＿Ｓ＜１＞，ＤＬ＿Ｔ＜１＞，ＤＬ＿Ａ＜１＞，ＤＬ＿Ｂ＜１＞，ＤＬ＿Ｃ＜１＞を含む。センスアンプ回路ＳＡＤＬ＜２＞は、センスアンプＳＡ＜２＞、複数のデータラッチＤＬ＿Ｓ＜２＞，ＤＬ＿Ｔ＜２＞，ＤＬ＿Ａ＜２＞，ＤＬ＿Ｂ＜２＞，ＤＬ＿Ｃ＜２＞を含む。センスアンプ回路ＳＡＤＬ＜３＞は、センスアンプＳＡ＜３＞、複数のデータラッチＤＬ＿Ｓ＜３＞，ＤＬ＿Ｔ＜３＞，ＤＬ＿Ａ＜３＞，ＤＬ＿Ｂ＜３＞，ＤＬ＿Ｃ＜３＞を含む。

なお、部材番号におけるＤＬの後の添え字は、データラッチＤＬの用途を示す。例えば、“＿Ｓ”は、データラッチＤＬがストレージ用（Ｓ）であることを示す。“＿Ｔ”は、データラッチＤＬが転送用（Ｔ）であることを示す。“＿Ａ”は、データラッチＤＬが１番目の保持用（Ａ）であることを示す。“＿Ｂ”は、データラッチＤＬが２番目の保持用（Ｂ）であることを示す。“＿Ｃ”は、データラッチＤＬが３番目の保持用（Ｃ）であることを示す。

センスアンプブロック１２０では、複数のセンスアンプＳＡがＸ方向に所定のピッチで配列され、複数のデータラッチＤＬがＸ方向に所定のピッチの２倍のピッチで配列されてもよい。

図２８のレイアウト構成では、２個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが用途ごとにＹ方向に配列される。

これにより、データラッチＤＬの用途ごとにデータラッチ制御線（制御線ＴＩ，制御線ＴＬ，制御線ＬＩ，制御線ＬＬ）を共通化ないしは近接配置できるため、周辺回路１５０においてデータラッチ制御線のドライバを効率的に配置できる。

例えば、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞は、それぞれＹ方向を長手方向とし、互にＸ方向に並ぶ。センスアンプＳＡの－Ｘ側端を基準とすると、センスアンプＳＡ＜０＞のＸ方向の配置ピッチＰｘｓ０とセンスアンプＳＡ＜１＞のＸ方向の配置ピッチＰｘｓ１とは略等しい。センスアンプＳＡ＜０＞のＸ方向の配置ピッチＰｘｓ０とセンスアンプＳＡ＜１＞のＸ方向の配置ピッチＰｘｓ１とデータラッチＤＬのＸ方向の配置ピッチＰｘｄ０とは、次の数式１の関係にある。
Ｐｘｄ０≒Ｐｘｓ０＋Ｐｘｓ１≒２×Ｐｘｓ０≒２×Ｐｘｓ１・・・数式１

同様に、センスアンプＳＡ＜２＞及びセンスアンプＳＡ＜３＞は、それぞれＹ方向を長手方向とし、互にＸ方向に並ぶ。センスアンプＳＡの－Ｘ側端を基準とすると、センスアンプＳＡ＜２＞のＸ方向の配置ピッチＰｘｓ２とセンスアンプＳＡ＜３＞のＸ方向の配置ピッチＰｘｓ３とは略等しい。センスアンプＳＡ＜２＞のＸ方向の配置ピッチＰｘｓ２とセンスアンプＳＡ＜３＞のＸ方向の配置ピッチＰｘｓ３とデータラッチＤＬのＸ方向の配置ピッチＰｘｄ１とは、次の数式１の関係にある。
Ｐｘｄ１≒Ｐｘｓ２＋Ｐｘｓ３≒２×Ｐｘｓ２≒２×Ｐｘｓ３・・・数式２

なお、図示しないが、センスアンプＳＡ＜０＞は、ビットラインＢＬ＜０＞を介して複数のメモリセルＭＴ（図３参照）に接続される。センスアンプＳＡ＜１＞は、ビットラインＢＬ＜１＞を介して複数のメモリセルＭＴに接続される。センスアンプＳＡ＜２＞は、ビットラインＢＬ＜２＞を介して複数のメモリセルＭＴに接続される。センスアンプＳＡ＜３＞は、ビットラインＢＬ＜３＞を介して複数のメモリセルＭＴに接続される。

図示しないが、センスアンプＳＡ＜０＞は、ローカルバスＬＢＵＳ（図５参照）を介して複数のデータラッチＤＬ＿Ｓ＜０＞～ＤＬ＿Ｃ＜０＞にそれぞれ接続される。センスアンプＳＡ＜１＞は、ローカルバスＬＢＵＳを介して複数のデータラッチＤＬ＿Ｓ＜１＞～ＤＬ＿Ｃ＜１＞にそれぞれ接続される。センスアンプＳＡ＜２＞は、ローカルバスＬＢＵＳを介して複数のデータラッチＤＬ＿Ｓ＜２＞～ＤＬ＿Ｃ＜２＞にそれぞれ接続される。センスアンプＳＡ＜３＞は、ローカルバスＬＢＵＳを介して複数のデータラッチＤＬ＿Ｓ＜３＞～ＤＬ＿Ｃ＜３＞にそれぞれ接続される。

複数のデータラッチＤＬ＿Ｓ＜０＞～ＤＬ＿Ｃ＜０＞，ＤＬ＿Ｓ＜１＞～ＤＬ＿Ｃ＜１＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に配される。複数のデータラッチＤＬ＿Ｓ＜０＞～ＤＬ＿Ｃ＜０＞，ＤＬ＿Ｓ＜１＞～ＤＬ＿Ｃ＜１＞は、それぞれＸ方向を長手方向とし、互にＹ方向に並ぶ。複数のデータラッチＤＬ＿Ｓ＜０＞～ＤＬ＿Ｃ＜０＞，ＤＬ＿Ｓ＜１＞～ＤＬ＿Ｃ＜１＞のＹ方向の配列では、センスアンプＳＡ＜０＞に対応するデータラッチＤＬとセンスアンプＳＡ＜１＞に対応するデータラッチＤＬとが交互に繰り返される。各データラッチＤＬのＸ方向幅は、２個のセンスアンプＳＡ＜０＞，ＳＡ＜１＞のＸ方向幅の合計に対応する。

これにより、センスアンプＳＡ＜０＞とセンスアンプＳＡ＜１＞とで複数のデータラッチＤＬ＿Ｓ～ＤＬ＿Ｃに接続されるローカルバスＬＢＵＳの長さを均等にすることができる。

データラッチＤＬ＿Ｓ＜０＞及びデータラッチＤＬ＿Ｓ＜１＞は、互にＹ方向に隣接して並ぶ。データラッチＤＬ＿Ｓ＜０＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞に＋Ｙ方向に隣接する。データラッチＤＬ＿Ｓ＜１＞は、データラッチＤＬ＿Ｔ＜０＞に－Ｙ方向に隣接する。

データラッチＤＬ＿Ｔ＜０＞及びデータラッチＤＬ＿Ｔ＜１＞は、互にＹ方向に隣接して並ぶ。データラッチＤＬ＿Ｔ＜０＞は、データラッチＤＬ＿Ｓ＜１＞に＋Ｙ方向に隣接する。データラッチＤＬ＿Ｓ＜１＞は、データラッチＤＬ＿Ａ＜０＞に－Ｙ方向に隣接する。

データラッチＤＬ＿Ａ＜０＞及びデータラッチＤＬ＿Ａ＜１＞は、互にＹ方向に隣接して並ぶ。データラッチＤＬ＿Ａ＜０＞は、データラッチＤＬ＿Ｔ＜１＞に＋Ｙ方向に隣接する。データラッチＤＬ＿Ｓ＜１＞は、データラッチＤＬ＿Ｂ＜０＞に－Ｙ方向に隣接する。

データラッチＤＬ＿Ｂ＜０＞及びデータラッチＤＬ＿Ｂ＜１＞は、互にＹ方向に隣接して並ぶ。データラッチＤＬ＿Ｂ＜０＞は、データラッチＤＬ＿Ａ＜１＞に＋Ｙ方向に隣接する。データラッチＤＬ＿Ｂ＜１＞は、データラッチＤＬ＿Ｃ＜０＞に－Ｙ方向に隣接する。

データラッチＤＬ＿Ｃ＜０＞及びデータラッチＤＬ＿Ｃ＜１＞は、互にＹ方向に隣接して並ぶ。データラッチＤＬ＿Ｃ＜０＞は、データラッチＤＬ＿Ｂ＜１＞に＋Ｙ方向に隣接する。

同様に、複数のデータラッチＤＬ＿Ｓ＜２＞～ＤＬ＿Ｃ＜２＞，ＤＬ＿Ｓ＜３＞～ＤＬ＿Ｃ＜３＞は、センスアンプＳＡ＜２＞及びセンスアンプＳＡ＜３＞の－Ｙ側に配される。複数のデータラッチＤＬ＿Ｓ＜２＞～ＤＬ＿Ｃ＜２＞，ＤＬ＿Ｓ＜３＞～ＤＬ＿Ｃ＜３＞は、それぞれＸ方向を長手方向とし、互にＹ方向に並ぶ。各データラッチＤＬのＸ方向幅は、２個のセンスアンプＳＡ＜２＞，ＳＡ＜３＞のＸ方向幅の合計に対応する。

以上のように、第３の実施形態では、半導体記憶装置１００において、複数のセンスアンプＳＡがＸ方向に所定のピッチで配列され、複数のデータラッチＤＬがＸ方向に所定のピッチの２倍のピッチで配列される。例えば、２個のセンスアンプＳＡのＸ方向の配置ピッチと１つのデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが用途ごとにＹ方向に配列される。これにより、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

また、センスアンプＳＡのＸ方向の配置ピッチとデータラッチＤＬのＸ方向の配置ピッチとは、図２９に示すように、互に均等であってもよい。図２９は、第３の実施形態の第１の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。図２９では、２個のセンスアンプＳＡがＸ方向にピッチＰｘｓで配列され、２個のデータラッチＤＬがＸ方向にピッチＰｘｄで配列される構成が例示される。

図２９のレイアウト構成では、１個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが用途ごとにＹ方向に配列される。

例えば、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞は、それぞれＸ方向を長手方向とし、互にＹ方向に並ぶ。センスアンプＳＡの－Ｘ側端を基準とすると、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞のＸ方向の配置ピッチＰｘｓ１０は共通化されている。センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞のＸ方向の配置ピッチＰｘｓ１０とデータラッチＤＬのＸ方向の配置ピッチＰｘｄ０とは、次の数式３の関係にある。
Ｐｘｄ０≒Ｐｘｓ１０・・・数式３

同様に、センスアンプＳＡ＜２＞及びセンスアンプＳＡ＜３＞は、それぞれＸ方向を長手方向とし、互にＹ方向に並ぶ。センスアンプＳＡの－Ｘ側端を基準とすると、センスアンプＳＡ＜２＞及びセンスアンプＳＡ＜３＞のＸ方向の配置ピッチＰｘｓ１１は共通化されている。センスアンプＳＡ＜２＞及びセンスアンプＳＡ＜３＞のＸ方向の配置ピッチＰｘｓ１１とデータラッチＤＬのＸ方向の配置ピッチＰｘｄ１とは、次の数式４の関係にある。
Ｐｘｄ１≒Ｐｘｓ１１・・・数式４

複数のデータラッチＤＬ＿Ｓ＜０＞～ＤＬ＿Ｃ＜０＞，ＤＬ＿Ｓ＜１＞～ＤＬ＿Ｃ＜１＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に配される。これにより、センスアンプＳＡ＜０＞とセンスアンプＳＡ＜１＞とで複数のデータラッチＤＬ＿Ｓ～データラッチＤＬ＿Ｃに接続されるローカルバスＬＢＵＳ（図５参照）の長さを均等にすることができる。

また、図２９のレイアウト構成では、１個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが用途ごとにＹ方向に配列される。これにより、データラッチＤＬの用途ごとにデータラッチ制御線（制御線ＴＩ，制御線ＴＬ，制御線ＬＩ，制御線ＬＬ）を共通化ないしは近接配置できるため、周辺回路１５０（図１参照）においてデータラッチ制御線のドライバを効率的に配置できる。

このように、図２９に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

また、複数のセンスアンプＳＡに対応する複数のデータラッチＤＬは、図３０に示すように、センスアンプＳＡごとにまとめて配置されてもよい。図３０は、第３の実施形態の第２の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。

図３０のレイアウト構成では、２個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが対応するセンスアンプＳＡごとにＹ方向に配列される。

複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に集合的に配される。複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、互にＹ方向に隣接する。複数のデータラッチＤＬ＿Ｓ＜１＞～データラッチＤＬ＿Ｃ＜１＞は、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞の－Ｙ側に集合的に配される。複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、互にＹ方向に隣接する。

センスアンプＳＡ＜０＞に対応する複数のデータラッチＤＬは、＋Ｙ側から－Ｙ側にかけて、データラッチＤＬ＿Ｓ＜０＞、データラッチＤＬ＿Ｔ＜０＞、データラッチＤＬ＿Ａ＜０＞、データラッチＤＬ＿Ｂ＜０＞、データラッチＤＬ＿Ｃ＜０＞の順に配列される。

センスアンプＳＡ＜１＞に対応する複数のデータラッチＤＬは、＋Ｙ側から－Ｙ側にかけて、データラッチＤＬ＿Ｓ＜１＞、データラッチＤＬ＿Ｔ＜１＞、データラッチＤＬ＿Ａ＜１＞、データラッチＤＬ＿Ｂ＜１＞、データラッチＤＬ＿Ｃ＜１＞の順に配列される。

このように、図３０に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。また、各データラッチＤＬを接続するローカルバスＬＢＵＳの配線長を最小限にすることができ、ローカルバスＬＢＵＳのデータ転送速度の向上、ローカルバスＬＢＵＳのデータ転送の低消費電力化などが可能となる。

また、図２９のレイアウト構成と図３０のレイアウト構成とを組み合わせて図３１に示すようなレイアウトが構成されてもよい。図３１は、第３の実施形態の第３の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。

図３１のレイアウト構成は、１個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが対応するセンスアンプＳＡごとにＹ方向に配列される点で、図２９のレイアウト構成と同様である。例えば、図３１のレイアウト構成では、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞は、それぞれＸ方向を長手方向とし、互にＹ方向に並ぶ。

図３１のレイアウト構成は、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞がセンスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に集合的に配され、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞の－Ｙ側に集合的に配される点で、図３０のレイアウト構成と同様である。例えば、図３１のレイアウト構成では、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、互にＹ方向に隣接し、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、互にＹ方向に隣接する。

このように、図３１に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

また、データラッチＤＬ内を制御線に応じて複数の部分に分割し部分ごとにレイアウト構成が工夫されてもよい。例えば、図７に示すデータラッチＤＬは、図３２に示すように、複数の部分ＤＬａ，ＤＬｂに分割され得る。図３２は、第３の実施形態の第４の変形例におけるデータラッチＤＬの構成を示す回路図である。部分ＤＬａは、制御線ＬＩ、制御線ＴＩに対応する部分である。部分ＤＬａは、トランジスタＰＭ１，ＰＭ３，ＮＭ１，ＮＭ３を含む。部分ＤＬｂは、制御線ＬＬ、制御線ＴＬに対応する部分である。部分ＤＬｂは、トランジスタＰＭ２，ＰＭ４，ＮＭ２，ＮＭ４を含む。

なお、部分ＤＬａと部分ＤＬｂとは、機能が互いに異なる。データラッチＤＬは、差動構成を含む。部分ＤＬａは、差動構成の負側に対応し、データラッチＤＬにおける負側の信号を生成してノードＬＡＴからローカルバスＬＢＵＳに出力する。部分ＤＬｂは、差動構成の正側に対応し、データラッチＤＬにおける正側の信号を生成してノードＩＮＶからローカルバスＬＢＵＳに出力する。

例えば、センスアンプブロック１２０（図４参照）における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞は、図３３に示すようにレイアウトされ得る。図３３は、第３の実施形態の第４の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。

図３３のレイアウト構成では、２個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬの部分ＤＬａ，ＤＬｂのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬが用途ごと且つ機能ごとにＹ方向に配列される。

これにより、周辺回路１５０（図１参照）において、データラッチＤＬの用途ごと且つ機能ごとにデータラッチ制御線を共通化ないしは近接配置できる。すなわち、部分ＤＬａに対応するデータラッチ制御線（制御線ＴＩ，制御線ＬＩ）と部分ＤＬｂに対応するデータラッチ制御線（制御線ＴＬ，制御線ＬＬ）とを、それぞれ共通化ないしは近接配置できる。このため、図２８のレイアウト構成に比べて、周辺回路１５０においてデータラッチ制御線のドライバを効率的にさらに配置できる。

なお、図示しないが、センスアンプＳＡ＜０＞は、ローカルバスＬＢＵＳ（図５参照）を介して、複数の部分ＤＬａ＿Ｓ＜０＞～ＤＬａ＿Ｃ＜０＞にそれぞれ接続され、複数の部分ＤＬｂ＿Ｓ＜０＞～ＤＬｂ＿Ｃ＜０＞にそれぞれ接続される。センスアンプＳＡ＜１＞は、ローカルバスＬＢＵＳを介して、複数の部分ＤＬａ＿Ｓ＜１＞～ＤＬａ＿Ｃ＜１＞にそれぞれ接続され、複数の部分ＤＬｂ＿Ｓ＜１＞～ＤＬｂ＿Ｃ＜１＞にそれぞれ接続される。センスアンプＳＡ＜２＞は、ローカルバスＬＢＵＳを介して、複数の部分ＤＬａ＿Ｓ＜２＞～ＤＬａ＿Ｃ＜２＞にそれぞれ接続され、複数の部分ＤＬｂ＿Ｓ＜２＞～ＤＬｂ＿Ｃ＜２＞にそれぞれ接続される。センスアンプＳＡ＜３＞は、ローカルバスＬＢＵＳを介して、複数の部分ＤＬａ＿Ｓ＜３＞～ＤＬａ＿Ｃ＜３＞にそれぞれ接続され、複数の部分ＤＬｂ＿Ｓ＜３＞～ＤＬｂ＿Ｃ＜３＞にそれぞれ接続される。

図３３のレイアウト構成では、各部分ＤＬａ，ＤＬｂは、Ｘ方向を長手方向とし、Ｙ方向に並ぶ。センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に、センスアンプＳＡ＜０＞に対応する部分ＤＬａ、センスアンプＳＡ＜１＞に対応する部分ＤＬａ、センスアンプＳＡ＜０＞に対応する部分ＤＬｂ、センスアンプＳＡ＜１＞に対応する部分ＤＬｂが、この順に繰り返しＹ方向に配列される。また、この繰り返しは、データラッチＤＬの用途ごとに行われる。

例えば、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に、部分ＤＬａ＿Ｓ＜０＞，ＤＬａ＿Ｓ＜１＞，ＤＬｂ＿Ｓ＜０＞，ＤＬｂ＿Ｓ＜１＞，ＤＬａ＿Ｔ＜０＞，ＤＬａ＿Ｔ＜１＞，ＤＬｂ＿Ｔ＜０＞，ＤＬｂ＿Ｔ＜１＞，ＤＬａ＿Ａ＜０＞，ＤＬａ＿Ａ＜１＞，ＤＬｂ＿Ａ＜０＞，ＤＬｂ＿Ａ＜１＞，ＤＬａ＿Ｂ＜０＞，ＤＬａ＿Ｂ＜１＞，ＤＬｂ＿Ｂ＜０＞，ＤＬｂ＿Ｂ＜１＞，ＤＬａ＿Ｃ＜０＞，ＤＬａ＿Ｃ＜１＞，ＤＬｂ＿Ｃ＜０＞，ＤＬｂ＿Ｃ＜１＞が、この順に－Ｙ方向に配列される。

このように、図３３に示すレイアウト構成によって、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチの部分ＤＬａ，ＤＬｂを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

あるいは、センスアンプＳＡのＸ方向の配置ピッチとデータラッチＤＬのＸ方向の配置ピッチとは、図３４に示すように、互に均等であってもよい。図３４は、第３の実施形態の第５の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。図３４では、２個のセンスアンプＳＡがＸ方向にピッチＰｘｓで配列され、２個のデータラッチＤＬがＸ方向にピッチＰｘｄで配列される構成が例示される。

図３４のレイアウト構成では、１個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬの部分ＤＬａ，ＤＬｂが用途ごと且つ機能ごとにＹ方向に配列される。複数のデータラッチＤＬの部分ＤＬａ，ＤＬｂの配列は、図３３に示すレイアウト構成と同様である。

このように、図３４に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチの部分ＤＬａ，ＤＬｂを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

あるいは、図３５に示すように、複数のデータラッチＤＬの配列に対して複数のセンスアンプＳＡがＹ方向中央にレイアウトされてもよい。図３５は、第３の実施形態の第６の変形例における複数のセンスアンプ回路のレイアウト構成を示す平面図である。

図３５のレイアウト構成では、２個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬがＹ方向両側に配列される。

例えば、複数のデータラッチＤＬ＿Ｓ＜０＞～データラッチＤＬ＿Ｃ＜０＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の－Ｙ側に集合的に配される。複数のデータラッチＤＬ＿Ｓ＜１＞～データラッチＤＬ＿Ｃ＜１＞は、センスアンプＳＡ＜０＞及びセンスアンプＳＡ＜１＞の＋Ｙ側に集合的に配される。

センスアンプＳＡ＜１＞に対応する複数のデータラッチＤＬは、－Ｙ側から＋Ｙ側にかけて、データラッチＤＬ＿Ｓ＜１＞、データラッチＤＬ＿Ｔ＜１＞、データラッチＤＬ＿Ａ＜１＞、データラッチＤＬ＿Ｂ＜１＞、データラッチＤＬ＿Ｃ＜１＞の順に配列される。

これにより、センスアンプＳＡ＜０＞及び複数のデータラッチＤＬ間の配線（ローカルバスＬＢＵＳ）と、センスアンプＳＡ＜１＞及び複数のデータラッチＤＬ間の配線（ローカルバスＬＢＵＳ）とを、Ｙ方向両側に分けてレイアウトすることができる。例えば、図３３のようなレイアウト構成では、センスアンプＳＡ＜０＞及び複数のデータラッチＤＬ間の配線であるローカルバスＬＢＵＳとセンスアンプＳＡ＜１＞及び複数のデータラッチＤＬ間の配線であるローカルバスＬＢＵＳとは並行して配置される。一方、図３５のレイアウト構成によれば、各データラッチＤＬ内には１本のローカルバスＬＢＵＳを配置すればよい。これにより、各データラッチＤＬにおける上層配線の本数を削減でき、配線ピッチを緩和することが可能となる。この結果、例えばＢＵＳの寄生容量低減による充放電電流の低減（低消費電力化）やＢＵＳ上のデータ転送速度の向上（高速化）が可能となる。

このように、図３５に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

あるいは、センスアンプＳＡのＸ方向の配置ピッチとデータラッチＤＬのＸ方向の配置ピッチとは、図３６に示すように、互に均等であってもよい。図３６は、第３の実施形態の第７の変形例における複数のセンスアンプ回路ＳＡＤＬ＜０＞～ＳＡＤＬ＜３＞のレイアウト構成を示す平面図である。図３６では、２個のセンスアンプＳＡがＸ方向にピッチＰｘｓで配列され、２個のデータラッチＤＬがＸ方向にピッチＰｘｄで配列される構成が例示される。

図３６のレイアウト構成では、１個のセンスアンプＳＡのＸ方向の配置ピッチと１個のデータラッチＤＬのＸ方向の配置ピッチとが対応し、２個のセンスアンプＳＡに対応する複数のデータラッチＤＬがＹ方向両側に配列される。複数のデータラッチＤＬの配列は、図３５に示すレイアウト構成と同様である。

このように、図３６に示すレイアウト構成によっても、複数のセンスアンプＳＡのそれぞれに対応する複数のデータラッチＤＬを効率的にレイアウトでき、半導体記憶装置１００のレイアウト面積を低減できる。

なお、図２８～２９，３１～３４に例示するレイアウト構成は、図７に示すデータラッチＤＬに限定されず、任意のデータラッチに適用可能である。また、データラッチＤＬに対応する回路のレイアウト構成は、図８～図１７及び図２３～図２６に例示するレイアウト構成に限定されず、任意のデータラッチに対応する回路のレイアウトに適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００半導体記憶装置、１３０メモリセルアレイ、１５０周辺回路、ＳＡセンスアンプ、ＤＬ，ＤＬ＿Ａ～ＤＬ＿Ｔデータラッチ、ＤＬａ，ＤＬｂ，ＤＬａ＿Ａ～ＤＬａ＿Ｔ，ＤＬｂ＿Ａ～ＤＬｂ＿Ｔ部分。

Claims

複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの周辺に配される周辺回路と、
を備え、
前記周辺回路は、
前記メモリセルにビットラインを介して接続されるセンスアンプと、
前記センスアンプに第１のバスを介して接続される複数のデータラッチと、
を有し、
前記データラッチは、
第１の方向に配列された複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタに対して第２の方向に隣接し、前記第１の方向に配列された複数のＮＭＯＳトランジスタと、
を有し、
前記複数のＰＭＯＳトランジスタは、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ、第３のＰＭＯＳトランジスタ、第４のＰＭＯＳトランジスタを含み、
前記複数のＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第３のＮＭＯＳトランジスタ、第４のＮＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタのゲート電極と前記第１のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第１のコンタクトプラグは、基板に垂直な方向から透視した場合に少なくとも一部が素子分離部に重なる位置に配され、
前記第２のＰＭＯＳトランジスタのゲート電極と前記第２のＮＭＯＳトランジスタのゲート電極とは共通接続され、且つ共通接続されたゲート電極へ接続される第２のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記第３のＰＭＯＳトランジスタのゲート電極へ接続される第３のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記第４のＰＭＯＳトランジスタのゲート電極へ接続される第４のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記第３のＮＭＯＳトランジスタのゲート電極へ接続される第５のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記第４のＮＭＯＳトランジスタのゲート電極へ接続される第６のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配される
半導体記憶装置。
前記複数のＰＭＯＳトランジスタは、前記第１の方向に、前記第１のＰＭＯＳトランジスタ、前記第３のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタの順に配され、
前記複数のＮＭＯＳトランジスタは、前記第１の方向に、前記第１のＮＭＯＳトランジスタ、前記第３のＮＭＯＳトランジスタ、前記第４のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタの順に配される
請求項１に記載の半導体記憶装置。
前記複数のＰＭＯＳトランジスタは、前記第１の方向に、前記第３のＰＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタの順に配され、
前記複数のＮＭＯＳトランジスタは、前記第１の方向に、前記第１のＮＭＯＳトランジスタ、前記第３のＮＭＯＳトランジスタ、前記第４のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタの順に配される
請求項１に記載の半導体記憶装置。
前記複数のＰＭＯＳトランジスタは、前記第１の方向に、前記第１のＰＭＯＳトランジスタ、前記第３のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタの順に配され、
前記複数のＮＭＯＳトランジスタは、前記第１の方向に、前記第３のＮＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第４のＮＭＯＳトランジスタの順に配される
請求項１に記載の半導体記憶装置。
前記複数のＰＭＯＳトランジスタは、前記第１の方向に、前記第３のＰＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタの順に配され、
前記複数のＮＭＯＳトランジスタは、前記第１の方向に、前記第３のＮＭＯＳトランジスタ、前記第１のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第４のＮＭＯＳトランジスタの順に配される
請求項１に記載の半導体記憶装置。
前記複数のデータラッチは、前記第２の方向に配列され、
前記複数のデータラッチのうち前記第２の方向に隣接して配される２つのデータラッチは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの位置関係が前記第２の方向に反転している
請求項１に記載の半導体記憶装置。
前記複数のデータラッチのうち前記第２の方向に隣接して配される２つのデータラッチの前記第３のＰＭＯＳトランジスタのゲート電極は共通接続され、且つ共通接続されたゲート電極へ接続される前記第３のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記２つのデータラッチの前記第４のＰＭＯＳトランジスタのゲート電極は共通接続され、且つ共通接続されたゲート電極へ接続される前記第４のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記２つのデータラッチの前記第３のＮＭＯＳトランジスタのゲート電極は共通接続され、且つ共通接続されたゲート電極へ接続される前記第５のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配され、
前記２つのデータラッチの前記第４のＮＭＯＳトランジスタのゲート電極は共通接続され、且つ共通接続されたゲート電極へ接続される前記第６のコンタクトプラグは、前記基板に垂直な方向から透視した場合に少なくとも一部が前記素子分離部に重なる位置に配される
請求項６に記載の半導体記憶装置。
前記複数のデータラッチは、前記第１の方向に配列され、
前記複数のデータラッチのうち前記第１の方向に隣接して配される２つのデータラッチは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの位置関係が同じである
請求項１に記載の半導体記憶装置。
前記複数のデータラッチは、前記第１の方向に配列され、
前記複数のデータラッチのうち前記第１の方向に隣接して配される２つのデータラッチは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの位置関係が前記第１の方向に反転している
請求項１に記載の半導体記憶装置。
前記周辺回路は、複数の前記センスアンプを有し、
前記複数のセンスアンプは、前記第２の方向に所定のピッチで配列され、
前記複数のデータラッチは、前記第２の方向に前記所定のピッチの２倍のピッチで配列される
請求項１に記載の半導体記憶装置。
前記周辺回路は、複数の前記センスアンプを有し、
前記複数のセンスアンプは、前記第２の方向に所定のピッチで配列され、
前記複数のデータラッチは、前記第２の方向に前記所定のピッチで配列される
請求項１に記載の半導体記憶装置。
前記複数のセンスアンプは、第１のセンスアンプと第２のセンスアンプとを含み、
前記複数のデータラッチは、第１のデータラッチ群と第２のデータラッチ群とを含み、
前記第１のデータラッチ群は、それぞれが第１のバス線を介して前記第１のセンスアンプに接続される複数の第１のデータラッチを含み、
前記第２のデータラッチ群は、それぞれが第２のバス線を介して前記第２のセンスアンプに接続される複数の第２のデータラッチを含み、
第１の用途を有する前記第１のデータラッチと前記第１の用途を有する前記第２のデータラッチとは、前記第１の方向に隣接して配され、
第２の用途を有する前記第１のデータラッチと前記第２の用途を有する前記第２のデータラッチとは、前記第１の方向に隣接して配される
請求項１０又は１１に記載の半導体記憶装置。
前記複数のセンスアンプは、第１のセンスアンプと第２のセンスアンプとを含み、
前記複数のデータラッチは、第１のデータラッチ群と前記第１のデータラッチ群に前記第１の方向で隣接する第２のデータラッチ群とを含み、
前記第１のデータラッチ群は、それぞれが第１のバス線を介して前記第１のセンスアンプに接続される複数の第１のデータラッチを含み、
前記第２のデータラッチ群は、それぞれが第２のバス線を介して前記第２のセンスアンプに接続される複数の第２のデータラッチを含み、
前記複数の第１のデータラッチは、互に前記第１の方向に隣接して配され、
前記複数の第２のデータラッチは、互に前記第１の方向に隣接して配される
請求項１０又は１１に記載の半導体記憶装置。
前記複数のセンスアンプは、第１のセンスアンプと第２のセンスアンプとを含み、
前記複数のデータラッチは、第１のデータラッチ群と第２のデータラッチ群とを含み、
前記第１のデータラッチ群は、それぞれが第１のバス線を介して前記第１のセンスアンプに接続される複数の第１のデータラッチを含み、
前記第２のデータラッチ群は、それぞれが第２のバス線を介して前記第２のセンスアンプに接続される複数の第２のデータラッチを含み、
前記第１のデータラッチは、
第１の制御線に対応する第１の部分と、
第２の制御線に対応する第２の部分と、
を含み、
前記第２のデータラッチは、
前記第１の制御線に対応する第３の部分と、
前記第２の制御線に対応する第４の部分と、
を含み、
前記第１の部分と前記第３の部分とは、前記第１の方向に隣接して配され、
前記第２の部分と前記第４の部分とは、前記第１の方向に隣接して配される
請求項１０又は１１に記載の半導体記憶装置。
前記周辺回路は、複数の前記センスアンプを有し、
前記複数のセンスアンプは、第１のセンスアンプと第２のセンスアンプとを含み、
前記複数のデータラッチは、第１のデータラッチ群と前第２のデータラッチ群とを含み、
前記第１のデータラッチ群は、それぞれが第１のバス線を介して前記第１のセンスアンプに接続される複数の第１のデータラッチを含み、
前記第２のデータラッチ群は、それぞれが第２のバス線を介して前記第２のセンスアンプに接続される複数の第２のデータラッチを含み、
前記第１のセンスアンプは、前記第１の方向において前記第１のデータラッチ群と前記第２のデータラッチ群との間に配され、
前記第２のセンスアンプは、前記第１の方向において前記第１のデータラッチ群と前記第２のデータラッチ群との間に配され、
前記複数の第１のデータラッチは、互に前記第１の方向に隣接して配され、
前記複数の第２のデータラッチは、互に前記第１の方向に隣接して配される
請求項１０又は１１に記載の半導体記憶装置。
それぞれが前記第２の方向に延びた複数の第１のラインを含む第１の配線層と、
前記第１の配線層より上層であり、それぞれが前記第１の方向に延びた複数の第２のラインを含む第２の配線層と、
をさらに備え、
前記データラッチに接続される複数の制御線は、前記第１のラインを含み、
前記第３のＮＭＯＳトランジスタのゲート電極、前記第４のＮＭＯＳトランジスタのゲート電極、前記第３のＰＭＯＳトランジスタのゲート電極、前記第４のＰＭＯＳトランジスタのゲート電極には、それぞれ、前記第１のラインが接続され、
前記第１のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタは、前記第１のライン及び前記第２のラインを介して接続される
請求項１に記載の半導体記憶装置。
前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのゲートとは、前記第１のライン及び前記第２のラインを介して接続され、
前記第２のＮＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートとは、前記第１のライン及び前記第２のラインを介して接続される
請求項１６に記載の半導体記憶装置。
前記第２の配線層より上層であり、それぞれが前記第２の方向に延びた複数の第３のラインを含む第３の配線層をさらに備え、
前記データラッチに接続される複数の制御線は、前記第３のラインをさらに含む
請求項１６に記載の半導体記憶装置。
前記センスアンプに接続される複数の制御線は、前記第１のラインを含む
請求項１８に記載の半導体記憶装置。
前記センスアンプは、容量素子を含み、
前記容量素子は、前記第３のラインで形成される
請求項１９に記載の半導体記憶装置。
それぞれが前記第１の方向に延びた複数の第１のラインを含む第１の配線層と、
前記第１の配線層より上層であり、それぞれが前記第２の方向に延びた複数の第２のラインを含む第２の配線層と、
をさらに備え、
前記データラッチに接続される複数のデータラッチ制御線は、前記第２のラインを含み、
前記第３のＮＭＯＳトランジスタのゲート電極、前記第４のＮＭＯＳトランジスタのゲート電極、前記第３のＰＭＯＳトランジスタのゲート電極、前記第４のＰＭＯＳトランジスタのゲート電極には、それぞれ、前記第１のラインが接続される
請求項１に記載の半導体記憶装置。
前記第３のＮＭＯＳトランジスタのゲート電極、前記第４のＮＭＯＳトランジスタのゲート電極、前記第３のＰＭＯＳトランジスタのゲート電極、前記第４のＰＭＯＳトランジスタのゲート電極には、それぞれ、前記第１のラインを介して前記第２のラインが接続される
請求項２１に記載の半導体記憶装置。
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタとは、互いに前記第１のラインを介して接続され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、互いに前記第１のラインを介して接続される
請求項２１に記載の半導体記憶装置。
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタとは、互いに前記第１のライン及び前記第２のラインを介して接続され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、互いに前記第１のライン及び前記第２のラインを介して接続される
請求項２１に記載の半導体記憶装置。
前記センスアンプに第２のバスを介して接続される入出力データラッチをさらに備え、
前記入出力データラッチは、前記データラッチと同じレイアウト構成を含む
請求項１に記載の半導体記憶装置。