JP2008124350A - 半導体記憶装置 - Google Patents
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Abstract
【課題】記憶部がDRAMによって構成されたTCAMを備えた半導体記憶装置において、プロセスコストを低減可能な半導体記憶装置を提供する。
【解決手段】不純物領域511および512に挟まれた領域にP型のウエル領域601が設けられ、当該ウエル領域601上に、ゲート絶縁膜GXを介してチャージライン402が設けられている。この、ゲート絶縁膜GXが、キャパシタC20のキャパシタ絶縁膜となり、ウエル領域601が電極キャパシタC20のストレージノードSN2として機能する。ウエル領域601の側面に接するようにP型の不純物領域512が設けられており、層間絶縁膜4を貫通して不純物領域512およびゲート配線405に達するように設けられたコンタクト部522により、ストレージノードSN2はトランジスタT22のゲート電極に電気的に接続される。
【選択図】図6
【解決手段】不純物領域511および512に挟まれた領域にP型のウエル領域601が設けられ、当該ウエル領域601上に、ゲート絶縁膜GXを介してチャージライン402が設けられている。この、ゲート絶縁膜GXが、キャパシタC20のキャパシタ絶縁膜となり、ウエル領域601が電極キャパシタC20のストレージノードSN2として機能する。ウエル領域601の側面に接するようにP型の不純物領域512が設けられており、層間絶縁膜4を貫通して不純物領域512およびゲート配線405に達するように設けられたコンタクト部522により、ストレージノードSN2はトランジスタT22のゲート電極に電気的に接続される。
【選択図】図6
Description
本発明は半導体装置に関し、特に、3通りの記憶状態を有するTCAM(Ternary Content Addressable Memory) を備えた半導体記憶装置に関する。
TCAMは、記憶部がSRAM(Static Random Acces Memory)によって構成されるものと、DRAM(Dyinamic Random Acces Memory)によって構成されるものとが一般的であるが、SRAMを用いた場合、1セル当たり、CMOS−SRAM2個分に相当する12個のトランジスタと、検索動作をするための4個のトランジスタが必要となり、合計16個のトランジスタを必要とする。このため1セル当たりの面積が大きくなり、装置小型化の制約となる。
また、DRAMを用いる場合としては、例えば、特許文献1の図4に構成の一例が示されている。
すなわち、DRAMで記憶部を構成する場合、メモリトランジスタとなる2つのMOSトランジスタのソース・ドレイン領域には、それぞれキャパシタが接続され、当該キャパシタに電荷を保持することでデジタル情報を記憶することができる。
しかし、これらのキャパシタを形成するには、下部電極となるストレージノードを形成し、その上に誘電体膜を形成し、さらにその上に上部電極となるセルプレートを形成することになるが、このような工程はDRAM特有の工程であり、特殊プロセスを必要として、プロセスコストが高くなるという問題があった。
上記のように、従来のTCAMを備えた半導体記憶装置においては、記憶部をSRAMによって構成する場合にはセル面積を小さくできず、DRAMによって構成する場合には、プロセスコストが高くなるという問題があった。
本発明は上記のような問題点を解消するためになされたもので、記憶部がDRAMによって構成されたTCAMを備えた半導体記憶装置において、プロセスコストを低減可能な半導体記憶装置を提供することを目的とする。
本発明に係る1の実施の形態においては、以下の半導体記憶装置が提示されている。すなわち、SOI層の表面内に設けられた導電型の異なる2つの不純物領域に挟まれてP型のウエル領域が設けられ、当該ウエル領域上に、ゲート絶縁膜を介してチャージラインが設けられている。この、ゲート絶縁膜が、キャパシタ絶縁膜となり、ゲート絶縁膜下のウエル領域がデータ保持用のキャパシタのストレージノードとして機能する。また、ウエル領域は、ウエル領域の側面に接するように設けられたP型の不純物領域が、層間絶縁膜を貫通して当該P型の不純物領域および検索トランジスタのゲート電極に達するように設けられたコンタクト部に接続されることで、検索トランジスタのゲート電極に電気的に接続される。
上記実施の形態によれば、SOIデバイスにおけるボディ領域のヒストリー効果を利用して、電位的に浮遊した状態のウエル領域、すなわちボディ領域をデータ保持用のキャパシタのストレージノードとして利用するので、データ保持用のキャパシタをCMOSプロセスで形成することができる。このため、記憶部をDRAMによって構成する場合でも、データ蓄積のためのキャパシタを形成するためにCMOSプロセスとは異なるプロセスを使用する必要がなくなり、プロセスコストを低減できる。
<TCAMの構成および動作>
本発明に係る実施の形態の説明に先立って、一般的なTCAMの構成および動作について図1〜図3を用いて説明する。
本発明に係る実施の形態の説明に先立って、一般的なTCAMの構成および動作について図1〜図3を用いて説明する。
図1は、記憶部がDRAMによって構成されたTCAM100の構成の一例を示す図であり、TCAMセルTS内のDRAMキャパシタへのデータの書込および読み出しは、通常のDRAMと同様に、ワードラインWLおよびビットラインBLを介して行う。
1つのTCAMセルTSの動作には、1本のワードラインWL、2本のビットラインBL、1本のマッチラインMLおよび対をなすサーチラインSL、/SLが必要である。
ワードラインWLは、駆動のためのワードラインドライバWLDに接続されて、ビットラインBLはデータの読み出し、書込を行うセンスアンプSAに接続され、マッチラインMLは、マッチラインMLの状態をセンスするマッチラインアンプMLAに接続され、サーチラインSLおよび/SLは、駆動のためのサーチラインドライバSDに接続されている。
TCAMセルTSは、ワードラインWL、ビットラインBL、マッチラインMLおよびサーチラインSL、/SLが交差する部分に設けられ、TCAMセルTSがマトリックス状に配列されることでメモリアレイを構成する。
なお、上記各ラインの他に、接地電位を供給する接地ライン、DRAMキャパシタのセルプレートへのチャージラインもTCAMセルTSに接続されるが、図1においては省略している。
図2には、TCAM100を構成する1ビット分のTCAMセルTSとして、従来的に使用される回路構成を有するTCAMセルTS0を示す。図2においては、2本のビットラインBLを、それぞれビットラインBL1およびBL2として区別する。これらは対ではなく、独立して動作するものであり、TCAMセルTS0内の2つのキャパシタC1およびC2に、それぞれ独立してデータを書込むためにこのような構成を採る。なお、データの読み出しに際しては、別のセルアレイのビットラインとで対をなすオープンビットライン構造を採用している。
図2に示すように、1つのTCAMセルTS0は、6個のNチャネル型の電界効果型のトランジスタT1〜T6と、2つのキャパシタC1およびC2で構成されている。
トランジスタT1は、ゲート電極がワードラインWLに接続され、一方のソース・ドレイン電極がビットラインBL1に接続され、他方のソース・ドレイン電極がキャパシタC1のストレージノードN1に接続され、キャパシタC1のセルプレートには、図示しないチャージラインを介してプレート電位Vcpが与えられている。
トランジスタT3は、ゲート電極がキャパシタC1のストレージノードN1に接続され、一方のソース・ドレイン電極がマッチラインMLに接続され、他方のソース・ドレイン電極が、トランジスタT4の一方のソース・ドレイン電極に接続されている。
トランジスタT4は、ゲート電極がサーチラインSLに接続され、他方のソース・ドレイン電極が、接地ラインGNDに接続されている。
また、トランジスタT2は、ゲート電極がワードラインWLに接続され、一方のソース・ドレイン電極がビットラインBL2に接続され、他方のソース・ドレイン電極がキャパシタC2のストレージノードN2に接続され、キャパシタC2のセルプレートには、図示しないチャージラインを介してプレート電位Vcpが与えられている。
トランジスタT5は、ゲート電極がキャパシタC2のストレージノードN2に接続され、一方のソース・ドレイン電極がマッチラインMLに接続され、他方のソース・ドレイン電極が、トランジスタT6の一方のソース・ドレイン電極に接続されている。
トランジスタT6は、ゲート電極がサーチライン/SLに接続され、他方のソース・ドレイン電極が、接地ラインGNDに接続されている。
トランジスタT1およびT2は、それぞれキャパシタC1およびC2に電荷の書込を行うトランジスタであるので、これらを保持トランジスタと呼称し、これらが配設される部分を保持トランジスタ部と呼称する。
また、トランジスタT3〜T6は、TCAMの検索動作を行うトランジスタであるので、これらを検索トランジスタと呼称し、これらが配設される部分を検索トランジスタ部と呼称する。
次に、図2を参照しつつ、図3を用いてTCAMセルTS0の動作について説明する。
図3は、TCAMセルTS0の動作を場合分けして一覧表にして示す図である。図3に示すように、1つのTCAMセルTS0のデータ記憶状態には3通りの場合がある。
図3は、TCAMセルTS0の動作を場合分けして一覧表にして示す図である。図3に示すように、1つのTCAMセルTS0のデータ記憶状態には3通りの場合がある。
すなわち、キャパシタC1およびC2のそれぞれのストレージノードN1およびN2の電位の組み合わせが、(N1,N2)=(High,Low)、(Low,High)および(Low,Low)の3通りである。
また、検索を行うデータの状態も3通りあり、それらはサーチラインSLおよび/SLの電位の組み合わせが、(SL,/SL)=(High,Low)、(Low,High)および(Low,Low)の3通りである。
また、ストレージノードN1およびN2の電位がある状態のTCAMセルに対して、サーチラインSLおよび/SLのある電位の組み合わせで、検索を行った場合、そのセルが、予め電位「High」の状態に立ち上げられたマッチラインに対して、どのような状態の変化(マッチラインへの寄与)をもたらすかについては、以下の2通りがある。
すなわち、マッチラインMLの電位を「High」の状態から「Low」の状態に変化させる組み合わせは以下の2通りである。
ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(High,Low)に対して、サーチラインSLおよび/SLの電位の組み合わせが(SL,/SL)=(High,Low)で検索する場合と、ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(Low,High)に対して、サーチラインSLおよび/SLの電位の組み合わせが(SL,/SL)=(Low,High)で検索する場合の2通りである。
これは、前者の組み合わせでは、図2に示す直列に接続されたトランジスタT3およびT4がオン状態となり、「High」状態にあるマッチラインMLの電位を接地電位にまで落とすためである。
また、後前者の組み合わせでは、図2に示す直列に接続されたトランジスタT5およびT6がオン状態となり、「High」状態にあるマッチラインMLの電位を接地電位に落とすためである。
このように、マッチラインMLの電位が「High」状態から「Low」状態に変化する状態を、検索が不一致の状態と呼称する。
逆に、マッチラインMLの電位が「High」状態から変化しない状態を検索が一致した状態と呼称する。
すなわち、ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(High,Low)に対して、サーチラインSLおよび/SLの電位の組み合わせが(S
L,/SL)=(Low,High)で検索する場合と、ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(Low,High)に対して、サーチラインSLおよび/SLの電位の組み合わせが(SL,/SL)=(High,Low)で検索
する場合の2通りである。
L,/SL)=(Low,High)で検索する場合と、ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(Low,High)に対して、サーチラインSLおよび/SLの電位の組み合わせが(SL,/SL)=(High,Low)で検索
する場合の2通りである。
これらの場合には、図2に示す直列に接続されたトランジスタT3およびT4の組(またはT5およびT6の組)において、一方のトランジスタがオン状態となっても他方のトランジスタはオフ状態であるため、マッチラインMLの電位が接地電位に落ちることがなく、マッチラインMLの電位が「High」状態から変化しない。
また、マッチラインMLの電位が「High」状態から変化しない状態としては、ストレージノードN1およびN2の電位の組み合わせが(N1,N2)=(Low,Low)であるか、サーチラインSLおよび/SLの電位の組み合わせが(SL,/SL)=(Low,Low)で検索する場合があるが、これらの状態はマスクの状態と呼称し、検索が一致した状態および不一致の状態とは区別する。このように、検索が一致した状態および不一致の状態の他にマスクの状態を有することが、名称「Ternary」の由来となっている。
なお、以上においては、TCAMセルの1セルについて説明したが、実際のTCAMにおいては、図1に示したように1本のマッチラインMLには複数個のTCAMセルTSが接続されており、それらに対してデータの検索は同時に行われる。従って、1本のマッチラインMLについて1個でも検索が不一致のセルがあると、マッチラインMLの電位は「High」状態から「Low」状態に変化し、1本のマッチラインMLに接続されたすべてのTCAMセルTSが、検索に対して一致した状態、またはマスクの状態の場合にのみマッチラインは「High」の状態を保つ。
<実施の形態>
次に、本発明に係る半導体記憶装置の実施の形態について、図4〜図7を用いて説明する。
次に、本発明に係る半導体記憶装置の実施の形態について、図4〜図7を用いて説明する。
<装置構成>
図4は、図1に示したTCAM100を構成する1ビット分のTCAMセルTSに、本発明を適用した場合の回路構成を示す図であり、図2に示したTCAMセルTS0と区別するためにTCAMセルTS1と呼称する。
図4は、図1に示したTCAM100を構成する1ビット分のTCAMセルTSに、本発明を適用した場合の回路構成を示す図であり、図2に示したTCAMセルTS0と区別するためにTCAMセルTS1と呼称する。
図4に示すように、TCAMセルTS1においては、Nチャネル型の電界効果型のトランジスタT12、T13、T22およびT23によって検索トランジスタ部が構成され、Nチャネル型の電界効果型のトランジスタT10およびT20と、ダイオードD1およびD2、キャパシタC10およびC20によって保持トランジスタ部が構成されている。
トランジスタT10は、ゲート電極がワードラインWLに接続され、一方のソース・ドレイン電極がビットラインBL1に接続され、他方のソース・ドレイン電極がダイオードD1のカソードに接続されている。そして、ダイオードD1のアノードはキャパシタC1のストレージノードSN1に接続され、キャパシタC10のセルプレートは、チャージラインCLに接続されている。
トランジスタT12は、ゲート電極がキャパシタC10のストレージノードSN1に接続され、一方のソース・ドレイン電極がマッチラインMLに接続され、他方のソース・ドレイン電極が、トランジスタT13の一方のソース・ドレイン電極に接続されている。
トランジスタT13は、ゲート電極がサーチラインSLに接続され、他方のソース・ドレイン電極が、接地ラインGNDに接続されている。
また、トランジスタT20は、ゲート電極がワードラインWLに接続され、一方のソース・ドレイン電極がビットラインBL2に接続され、他方のソース・ドレイン電極がダイオードD2のカソードに接続されている。そして、ダイオードD2のアノードはキャパシタC20のストレージノードSN2に接続され、キャパシタC20のセルプレートは、チャージラインCLに接続されている。
トランジスタT22は、ゲート電極がキャパシタC20のストレージノードSN2に接続され、一方のソース・ドレイン電極がマッチラインMLに接続され、他方のソース・ドレイン電極が、トランジスタT23の一方のソース・ドレイン電極に接続されている。
トランジスタT23は、ゲート電極がサーチライン/SLに接続され、他方のソース・ドレイン電極が、接地ラインGNDに接続されている。
次に、図4に示したTCAMセルTS1の平面レイアウトを示す図5および部分断面を示す図6を用いて、発明の特徴部である保持トランジスタ部の構成について説明する。
図5に示すように、TCAMセルTS1はSOI基板上に左右対称にレイアウトされている。なお、SOI基板は、図6に示すように、シリコン基板1上に埋め込み絶縁膜2およびSOI層3が積層された構成を有している。
図5において、検索トランジスタであるトランジスタT10のソース・ドレイン領域となるN型の不純物領域410および411が、ワードライン401の側面外方のSOI層3(図6)の表面内に選択的に配設されている。そして、これらと線対称な位置関係となるように、トランジスタT10から間を空けて、トランジスタT20のソース・ドレイン領域となるN型の不純物領域510および511がワードライン401の側面外方のSOI層3の表面内に選択的に配設されている。
ワードライン401のうち、不純物領域410および411に挟まれた部分がトランジスタT10のゲート電極となり、不純物領域510および511に挟まれた部分がトランジスタT20のゲート電極となる。なお、トランジスタT10のゲート電極の下のSOI層3の表面内にはP型のウエル領域502が形成され、トランジスタT20のゲート電極の下のSOI層3の表面内にはP型のウエル領域602が形成される。
ワードライン401は、トランジスタT10およびT20のゲート電極として共通に使用されるだけでなく、隣接する他のTCAMセルにおいても検索トランジスタのゲート電極として共通して使用される。
ワードライン401に平行して延在するようにチャージライン402が配設されている。チャージライン402はその一部の幅が他の部分より幅広となった構成となっており、トランジスタT10側の幅広部分の側面外方のSOI層3の表面内に、不純物領域411およびP型の不純物領域412が選択的に配設されている。また、トランジスタT20側の幅広部分の側面外方のSOI層3の表面内に、不純物領域511およびP型の不純物領域512が選択的に配設されている。
チャージライン402のうち、不純物領域411および412に挟まれた部分がキャパシタC10のセルプレートとなり、不純物領域511および512に挟まれた部分がキャパシタC20のセルプレートとなる。なお、キャパシタC10を構成するセルプレートの下のSOI層3の表面内にはP型のウエル領域501が形成され、キャパシタC20を構成するセルプレートの下のSOI層3の表面内にはP型のウエル領域601が形成される。
チャージライン402は、キャパシタC10およびC20のセルプレートとして共通に使用されるだけでなく、隣接する他のTCAMセルにおいてもキャパシタのセルプレートとして共通して使用される。
ここで、不純物領域411はトランジスタT10のソース・ドレイン領域として機能するとともに、ダイオードD1のカソードとしても機能する。また、不純物領域412はダイオードD1のアノードとして機能し、コンタクト部422を介してゲート配線403に接続されている。
ゲート配線403は、チャージライン402と平行して延在するように設けられるが、1つのTCAMセル内で完結する配線であり、トランジスタT12のソース・ドレイン領域となるN型の不純物領域414および415がゲート配線403の側面外方のSOI層3の表面内に選択的に配設されている。
また、ゲート配線403と平行して延在するようにゲート配線404が設けられるが、1つのTCAMセル内で完結する配線であり、トランジスタT13のソース・ドレイン領域となるN型の不純物領域413および414がゲート配線404の側面外方のSOI層3の表面内に選択的に配設されている。なお、ゲート配線404はコンタクト部425を介してサーチラインSL(図4)に接続される。
ゲート配線403のうち、不純物領域414および415に挟まれた部分がトランジスタT12のゲート電極となり、ゲート配線404のうち、不純物領域413および414に挟まれた部分がトランジスタT13のゲート電極となる。
なお、不純物領域414は、トランジスタT12およびT13において共通のソース・ドレイン領域となり、不純物領域413は、コンタクト部423を介して接地ラインGND(図4)に接続され、不純物領域415は、コンタクト部424を介してマッチラインML(図4)に接続される。
また、不純物領域511はトランジスタT20のソース・ドレイン領域として機能するとともに、ダイオードD2のカソードとしても機能する。そして、不純物領域512はダイオードD2のアノードとして機能し、コンタクト部522を介してゲート配線405に接続されている。
ゲート配線405は、チャージライン402と平行して延在するように設けられるが、1つのTCAMセル内で完結する配線であり、トランジスタT22のソース・ドレイン領域となるN型の不純物領域514および515がゲート配線405の側面外方のSOI層3の表面内に選択的に配設されている。
また、ゲート配線405と平行して延在するようにゲート配線406が設けられるが、1つのTCAMセル内で完結する配線であり、トランジスタT23のソース・ドレイン領域となるN型の不純物領域513および514がゲート配線406の側面外方のSOI層3の表面内に選択的に配設されている。なお、ゲート配線406はコンタクト部525を介してサーチライン/SL(図4)に接続される。
ゲート配線405のうち、不純物領域514および515に挟まれた部分がトランジスタT22のゲート電極となり、ゲート配線406のうち、不純物領域513および514に挟まれた部分がトランジスタT23のゲート電極となる。
なお、不純物領域514は、トランジスタT22およびT23において共通のソース・ドレイン領域となり、不純物領域513は、コンタクト部523を介して接地ラインGND(図4)に接続され、不純物領域515は、コンタクト部524を介してマッチラインML(図4)に接続される。
図6は、図5に示すA−A線での断面構成を示す図である。
図6に示すように、TCAMセルTS1はシリコン基板1上に埋め込み絶縁膜2およびSOI層3が積層されたSOI基板上に配設され、SOI基板上を覆うように、層間絶縁膜4が配設されている。
図6に示すように、TCAMセルTS1はシリコン基板1上に埋め込み絶縁膜2およびSOI層3が積層されたSOI基板上に配設され、SOI基板上を覆うように、層間絶縁膜4が配設されている。
図6において、不純物領域511および512に挟まれた領域にP型のウエル領域601が設けられ、当該ウエル領域601上に、ゲート絶縁膜GXを介してチャージライン402が設けられている。この、ゲート絶縁膜GXが、キャパシタC20のキャパシタ絶縁膜となり、ウエル領域601が電極キャパシタC20のストレージノードSN2(図4)として機能する。
このように、ウエル領域601がキャパシタC20のストレージノードSN2として機能するのは、SOI基板上に形成される半導体装置(SOIデバイス)に特有のヒストリー効果に起因している。すなわち、SOIデバイスでは埋め込み絶縁膜2によって各不純物領域がシリコン基板1から電気的に絶縁されるので、「ボディ領域」と呼ばれるトランジスタのゲート直下の領域、すなわち図6の例ではウエル領域601に電荷が蓄積され、この状態がしばらく元に戻らない現象がヒストリー効果である。
TCAMセルTS1においては、図6に示すように、ボディ領域がダイオードD2のPN接合によってトランジスタT20から電気的に分離され、また、ボディ領域のゲート幅方向の側面外方はSOI層3の主面から埋め込み絶縁膜2に達するように設けられた素子分離絶縁膜(図示せず)によって他の半導体素子から電気的に分離されているので、ヒストリー効果を積極的に利用する構成となっている。
このヒストリー効果を利用して、電位的に浮遊した状態のボディ領域をストレージノードとして利用して、データ保持を行うことが本発明の特徴である。
なお、チャージライン402およびゲート絶縁膜GXの側面にはサイドウォール絶縁膜SWが形成されており、キャパシタC20は、電界効果トランジスタと同じ構成を有している。
P型の不純物領域512は、ウエル領域601の、不純物領域511が接する側面とは反対側の側面に接するように設けられており、層間絶縁膜4を貫通して不純物領域512およびゲート配線405に達するように設けられたコンタクト部522により、ストレージノードSN2がトランジスタT22のゲート電極に電気的に接続されることになる。
ゲート配線405は、SOI層3の主面から埋め込み絶縁膜2に達するように設けられたシリコン酸化膜等の絶縁膜で形成される素子分離絶縁膜5上に配設されており、素子分離絶縁膜5上に選択的に設けたゲート絶縁膜GX上に配設されている。なお、ゲート配線405およびゲート絶縁膜GXの側面にはサイドウォール絶縁膜SWが形成されている。
また、不純物領域510および511に挟まれた領域にP型のウエル領域602が設けられ、当該ウエル領域602上に、ゲート絶縁膜GXを介してワードライン401が設けられ、ワードライン401およびゲート絶縁膜GXの側面にはサイドウォール絶縁膜SWが形成されている。
そして、ウエル領域602に接するようにN型の不純物領域510が設けられており、層間絶縁膜4を貫通して不純物領域510に達するように設けられたコンタクト部521により、不純物領域510はビットラインBL2に電気的に接続されることになる。
なお、先に説明したように、N型の不純物領域511とP型のウエル領域601とで、ダイオードD2が構成され、ウエル領域601は、ダイオードD2のアノードとしても機能する。
以上説明した図6は、保持トランジスタ部のトランジスタT20、キャパシタC20およびダイオードD2の構成を示すものであったが、トランジスタT10、キャパシタC10およびダイオードD1においても同様の構成を有することは言うまでもない。
なお、不純物領域412とゲート配線403とを電気的に接続するコンタクト部422および不純物領域512とゲート配線405とを電気的に接続するコンタクト部522は、いわゆるシェアードコンタクトである。シェアードコンタクトは、不純物領域とゲート配線とを直接に接続することができ、配線が不要となって構造を単純にできる。
シェアードコンタクトはSRAMでも使われる技術だが、SRAMの場合は電位を与えるために配線も必要とするが、本発明ではボディ領域の電位をゲート電極に与えるために使用するので、配線は不要である。
なお、キャパシタC10およびC20のストレージノードSN1およびSN2から効率良く電荷を引き出して、それぞれトランジスタT12およびT22に与えるために、キャパシタC10およびC20のボディ領域に接続される不純物領域412および512の導電型はP型となっている。
一方、他の不純物領域の導電型はN型となっており、不純物領域412および512は他の不純物領域とは同時に形成することができない。
そこで、他の不純物領域の形成に際しては、破線領域400および500で示すように、不純物領域412および512を覆う専用の注入マスクを使用するが、当該注入マスクのレイアウトに際しては以下の点に留意する。
すなわち、上記注入マスクを形成する際の重ね合わせのトレランスをWaおよびWbとすると、キャパシタC10およびC20を構成する電界効果トランジスタのゲート長は、Wa+Wbで規定され、そのばらつきをσgateとする。また、上記注入マスクのゲート長に沿った方向の寸法をWiとし、そのばらつきをσiとする。また、ゲート電極と注入マスクとの重ね合わせばらつきをσgiとすると、WaおよびWbには以下の数式(1)および(2)の関係が成り立つようにする。
Wa>√((σgate/2)2+(σi/2)2+σgi2) ・・・(1)
Wb>√((σgate/2)2+(σi/2)2+σgi2) ・・・(2)
なお、トレランスWaは、マスク領域が大きくなる方向に注入マスクがずれることを想定したトレランスであり、トレランスWbは、マスク領域が小さくなる方向に注入マスクがずれることを想定したトレランスであり、両者は同量であることを想定している。
Wb>√((σgate/2)2+(σi/2)2+σgi2) ・・・(2)
なお、トレランスWaは、マスク領域が大きくなる方向に注入マスクがずれることを想定したトレランスであり、トレランスWbは、マスク領域が小さくなる方向に注入マスクがずれることを想定したトレランスであり、両者は同量であることを想定している。
<動作>
次に、図7に示すタイミングチャートを用いてTCAMセルTS1の動作について説明する。
次に、図7に示すタイミングチャートを用いてTCAMセルTS1の動作について説明する。
図7においては、検索が不一致の状態、検索が一致した状態およびマスク状態のそれぞれについて、書込動作および検索動作を示している。
まず、検索が不一致の状態の例として、ストレージノードSN1およびSN2に保持されたデータの組み合わせが(SN1,SN2)=(1,0)の場合、すなわち、トランジスタT12およびT22のゲート電極に、それぞれ1および0のデータが与えられる場合に対して、サーチラインSLおよび/SLのデータの組み合わせが(SL,/SL)=(1,0)で検索する場合について説明する。
まず、タイミング701でワードラインWLの電位を電源電位VCCとし、チャージラインCLの電位を接地電位GNDにして書込可能状態にする。このとき、ビットラインBL1およびBL2、ストレージノードSN1およびSN2、サーチラインSLおよび/SLの電位は接地電位GNDとなっており、マッチラインMLの電位は電源電位VCCとなっている。
次に、タイミング702でビットラインBL1の電位を電源電位VCCに遷移させて書込を行う。このとき、ビットラインBL2は接地電位GNDを維持する。
タイミング703で、チャージラインCLの電位が電源電位VCCになってチャージラインCLが閉じるときに、ストレージノードSN1の電位が、容量カップリングの効果によって電源電位VCCにまで上昇し、トランジスタT12のゲート電極の電位が電源電位VCCとなって、データ1が与えられ、トランジスタT12がオン状態となる。
ここで、ワードラインWLを開き、ビットラインBL1の電位を電源電位VCCにすることで、ダイオードD1の接合容量、キャパシタC10の絶縁膜容量、SOI基板とボディ領域との接合容量などで電荷が蓄積され、チャージラインCLを閉じることで、これらの容量カップリングによりストレージノードSN1の電位が上昇する。
なお、この場合、ビットラインBL2は接地電位GNDであるので、ストレージノードSN2の電位は接地電位GNDのままで、トランジスタT22のゲート電極のデータは0である。
書込が終わると、ワードラインWLの電位を接地電位GNDとしてワードラインWLを閉じるとともに、ビットラインBL1の電位も接地電位GNDにする。
検索動作においては、サーチラインSLの電位を電源電位VCCとする。なお、サーチライン/SLの電位は接地電位GNDを維持する。
これにより、トランジスタT12およびT13がオン状態となり、マッチラインMLの電位は、タイミング704で電源電位VCCから接地電位GNDに遷移し、検索が不一致と判断される。なお、検索動作が終了するとサーチラインSLの電位は接地電位GNDに戻り、トランジスタT13がオフして、マッチラインMLの電位は電源電位VCCに復帰する。
次に、検索が一致した状態の例として、ストレージノードSN1およびSN2に保持されたデータの組み合わせが(SN1,SN2)=(0,1)の場合、すなわち、トランジスタT12およびT22のゲート電極に、それぞれ0および1のデータが与えられる場合に対して、サーチラインSLおよび/SLのデータの組み合わせが(SL,/SL)=(1,0)で検索する場合について説明する。
まず、タイミング705でワードラインWLの電位を電源電位VCCとし、チャージラインCLの電位を接地電位GNDにして書込可能状態にする。ワードラインWLが開くと、ビットラインBL1の電位は接地電位GNDであるので、キャパシタC10のストレージノードSN1、すなわちボディ領域から電荷が抜かれてストレージノードSN1の電位が降下して接地電位GNDとなる。
このとき、ビットラインBL1およびBL2、ストレージノードSN2、サーチラインSLおよび/SLの電位は接地電位GNDとなっており、マッチラインMLの電位は電源電位VCCとなっている。
次に、タイミング706でビットラインBL2の電位を電源電位VCCに遷移させて書込を行う。このとき、ビットラインBL1は接地電位GNDを維持する。
タイミング707で、チャージラインCLの電位が電源電位VCCになってチャージラインCLが閉じるときに、ストレージノードSN2の電位が、容量カップリングの効果によって電源電位VCCにまで上昇し、トランジスタT22のゲート電極の電位が電源電位VCCとなって、データ1が与えられ、トランジスタT22がオン状態となる。
この場合、ビットラインBL1は接地電位GNDであるので、ストレージノードSN1の電位は接地電位GNDのままで、トランジスタT12のゲート電極のデータは0である。
書込が終わると、ワードラインWLの電位を接地電位GNDとしてワードラインWLを閉じるとともに、ビットラインBL2の電位も接地電位GNDにする。
検索動作においては、タイミング708で、サーチラインSLの電位を電源電位VCCとするが、サーチライン/SLの電位は接地電位GNDであるので、トランジスタT23はオフ状態を維持し、また、トランジスタT13はオン状態となるがトランジスタT12はオフ状態であるので、マッチラインMLの電位は電源電位VCCを維持し、検索が一致したものと判断される。
次に、マスク状態の例として、ストレージノードSN1およびSN2に保持されたデータの組み合わせが(SN1,SN2)=(0,0)の場合、すなわち、トランジスタT12およびT22のゲート電極に、ともに0のデータが与えられる場合に対して、サーチラインSLおよび/SLのデータの組み合わせが(SL,/SL)=(0,1)で検索する場合について説明する。
まず、タイミング709でワードラインWLの電位を電源電位VCCとし、チャージラインCLの電位を接地電位GNDにして書込可能状態にする。ワードラインWLが開くと、ビットラインBL2の電位は接地電位GNDであるので、キャパシタC20のストレージノードSN2、すなわちボディ領域から電荷が抜かれてストレージノードSN2の電位が降下して接地電位GNDとなる。
このとき、ビットラインBL1、ストレージノードSN1、サーチラインSLおよび/SLの電位は接地電位GNDとなっており、マッチラインMLの電位は電源電位VCCとなっている。
なお、本例では、ストレージノードSN1およびSN2に書込むべきデータはともに0であるので、ビットラインBL1およびBL2の電位を遷移させる必要はなく、ビットラインBL1およびBL2は接地電位GNDを維持する。
書込が終わると、ワードラインWLの電位を接地電位GNDとしてワードラインWLを閉じる。
検索動作においては、タイミング710で、サーチライン/SLの電位を電源電位VCCとするのでトランジスタT23はオン状態となるが、サーチラインSLの電位は接地電位GNDであるので、トランジスタT13はオフ状態を維持し、また、トランジスタT12およびT22もオフ状態であるので、マッチラインMLの電位は電源電位VCCを維持する。
<効果>
以上説明したように、TCAMセルTS1においては、キャパシタC10およびC20を、電界効果トランジスタのゲート電極、ゲート絶縁膜およびボディ領域によって構成し、SOIデバイスにおけるボディ領域のヒストリー効果により、電位的に浮遊した状態のウエル領域501および601(すなわちボディ領域)をストレージノードとして利用するので、キャパシタC10およびC20をCMOSプロセスで形成することができる。このため、記憶部をDRAMによって構成する場合でも、データ蓄積のためのキャパシタを形成するためにCMOSプロセスとは異なるプロセスを使用する必要がなくなり、プロセスコストを低減できる。
以上説明したように、TCAMセルTS1においては、キャパシタC10およびC20を、電界効果トランジスタのゲート電極、ゲート絶縁膜およびボディ領域によって構成し、SOIデバイスにおけるボディ領域のヒストリー効果により、電位的に浮遊した状態のウエル領域501および601(すなわちボディ領域)をストレージノードとして利用するので、キャパシタC10およびC20をCMOSプロセスで形成することができる。このため、記憶部をDRAMによって構成する場合でも、データ蓄積のためのキャパシタを形成するためにCMOSプロセスとは異なるプロセスを使用する必要がなくなり、プロセスコストを低減できる。
<変形例>
図5を用いて説明したTCAMセルTS1の平面レイアウトにおいては、キャパシタC10およびC20のボディ領域に接続される不純物領域412および512を設け、ストレージノードSN1およびSN2から効率良く電荷を引き出して、それぞれトランジスタT12およびT22に与える構成とした。しかし、不純物領域412および512の導電型がP型であるため、他の不純物領域とは同時に形成することができず、専用の注入マスクが必要であった。
図5を用いて説明したTCAMセルTS1の平面レイアウトにおいては、キャパシタC10およびC20のボディ領域に接続される不純物領域412および512を設け、ストレージノードSN1およびSN2から効率良く電荷を引き出して、それぞれトランジスタT12およびT22に与える構成とした。しかし、不純物領域412および512の導電型がP型であるため、他の不純物領域とは同時に形成することができず、専用の注入マスクが必要であった。
しかし、不純物領域412および512を設けない構成とすることで、上記注入マスクを不要とすることができる。以下、図8および図9を用いて、TCAMセルTS1の変形例として、不純物領域412および512を有さないTCAMセルTS1Aの構成を説明する。
なお、図8および図9においては、図5および図6に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
図8に示すように、TCAMセルTS1Aにおいては、チャージライン402のトランジスタT10側の幅広部分の下のSOI層3の表面内には、P型のウエル領域501が設けられ、トランジスタT20側の幅広部分の下のSOI層3の表面内には、P型のウエル領域601が設けられている。これは、図5に示したTCAMセルTS1においても同様であるが、TCAMセルTS1Aにおいてはウエル領域501および601が、コンタクト部422および522の下部にまで延在している。
図9は、図8に示すB−B線での断面構成を示す図であり、図9に示すように、ウエル領域601は、不純物領域511とは反対側の側面から延在するウエル延在部6011を有している。ウエル延在部6011は、ウエル領域601よりも厚みが薄く、埋め込み絶縁膜2上に接した状態で、コンタクト部522の下部を過ぎて、さらにトランジスタT22の下部にまで延在している。
そしてウエル延在部6011の上部にはシリコン酸化膜等の絶縁膜で形成された部分分離絶縁膜901が配設され、コンタクト部522は、部分分離絶縁膜901を貫通してウエル延在部6011に達するように設けられている。このため、ウエル領域601の電荷は、ウエル延在部6011を介してコンタクト部522に与えられるので、TCAMセルTS1のように不純物領域512を設ける必要がなくなる。
これは、キャパシタC10においても同様であり、ウエル領域501の電荷は、ウエル延在部5011を介してコンタクト部422に与えられるので、TCAMセルTS1のように不純物領域412を設ける必要がなくなる。
なお、素子分離絶縁膜5が、SOI層3の主面から埋め込み絶縁膜2に達するように設けられて、完全分離絶縁膜とも呼称されるのに対し、部分分離絶縁膜901は、その底部と埋め込み絶縁膜2との間にSOI層3が残るように設けられており、SOI層3を介して電荷の移動が可能な構成となっている。図6の例では、部分分離絶縁膜901の下のSOI層3にP型の不純物が導入されて、ウエル延在部6011として構成されている。
以上説明したように、TCAMセルTS1Aにおいては、不純物領域412および512を設けないので、他の不純物領域の形成時に注入マスクで覆う必要がなくなり、上記注入マスクの重ね合わせのトレランス考慮してキャパシタC10およびC20のセルプレートの大きさを決定せずとも済むので、セルプレートを小さくしてセルサイズを小さくできるという利点がある。
1 シリコン基板、2 埋め込み絶縁膜、3 SOI層、4 層間絶縁膜、5 素子分離絶縁膜、404,405 ゲート配線、410,411,412,510,511,512 不純物領域、501,601 ウエル領域、901 部分分離絶縁膜、5011,6011 ウエル延在部、SN1,SN2 ストレージノード。
Claims (5)
- 半導体基板上に埋め込み絶縁膜およびSOI層が積層されたSOI基板上に配設された半導体記憶装置であって、
データを保持するキャパシタと、
前記キャパシタのストレージノードに第1のソース・ドレイン領域が接続され、第2のソース・ドレイン領域が、前記データを与える第1の信号線に接続された第1導電型の第1のトランジスタと、
第2の信号線と第3の信号線との間に直列に接続された、第1導電型の第2および第3のトランジスタと、を備え、
前記第2のトランジスタのゲート電極が前記ストレージノードに電気的に接続され、
前記キャパシタは、前記SOI層の表面内に選択的に設けられた第2導電型の不純物を含んだウエル領域を前記ストレージノードとし、前記ウエル領域上に配設されたゲート絶縁膜をキャパシタ絶縁膜とし、前記ゲート絶縁膜上に配設されたゲート電極をセルプレートとして有し、
前記第1のトランジスタは、前記ウエル領域の側面に接して設けられた第1導電型の第1の不純物領域を前記第1のソース・ドレイン領域として有する、半導体記憶装置。 - 前記半導体記憶装置は、前記SOI層上に配設された絶縁膜によって覆われ、
前記第2のトランジスタの前記ゲート電極は、その一部が、ゲート配線として前記SOI層を貫通して前記埋め込み絶縁膜に達する素子分離絶縁膜上に配設され、
前記ウエル領域は、前記絶縁膜を貫通して前記ゲート配線に達するコンタクト部を介して前記第2のトランジスタの前記ゲート電極に電気的に接続される、請求項1記載の半導体記憶装置。 - 前記ウエル領域の、前記第1の不純物領域が接する前記側面とは反対側の側面に接するように、前記SOI層の表面内に設けられた第2導電型の第2の不純物領域を備え、
前記コンタクト部は、前記絶縁膜を貫通して前記第2の不純物領域にも達するように設けられる、請求項2記載の半導体記憶装置。 - 前記ウエル領域は、前記第1の不純物領域が接する前記側面とは反対側の側面から延在するウエル延在部を有し、
前記ウエル延在部は、前記ウエル領域よりも厚みが薄く、前記埋め込み絶縁膜上に配設され、前記ウエル延在部の上部には、前記SOI層の表面から前記ウエル延在部に達する部分分離絶縁膜が配設され、
前記コンタクト部は、前記絶縁膜および前記部分分離絶縁膜を貫通して前記ウエル延在部にも達するように設けられる、請求項2記載の半導体記憶装置。 - 前記第1のトランジスタの前記第1の不純物領域をカソードとし、前記ウエル領域をアノードとして有するPN接合ダイオードを備える、請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006308575A JP2008124350A (ja) | 2006-11-15 | 2006-11-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
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