KR101222024B1 - ＳｅＯＩ상의 내용 주소화 메모리에서 데이터를 비교하는 장치 - Google Patents

ＳｅＯＩ상의 내용 주소화 메모리에서 데이터를 비교하는 장치 Download PDF

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Abstract

본 발명은 내용 주소화 메모리에서 데이터를 비교하는 장치에 관한 것으로서, 데이터 비트(BIT)를 저장하는 제 1 트랜지스터(T1) 및 상보의 데이터 비트(BITb)를 저장하는 제 2 트랜지스터(T2)에 의해 형성되는 메모리 셀과, 비교회로를 포함한다. 상기 트랜지스터들은 반도체-온-인슐레이터 기판 위에 제조되고, 상기 트랜지스터들의 각각은 프런트 제어 게이트(CG)와 상기 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트(BG1, BG2)를 가진다. 상기 비교 회로는, 제시된 비트(DATA)와 저장된 비트(BIT)가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단시키기 위해 상기 제시된 비트(DATA)와 상기 제시된 비트의 상보 비트(DATAb)를 가지고 상기 트랜지스터들의 각각의 백 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 프런트 제어 게이트에 공칭 읽기 전압을 인가하여 상기 제 1 및 제 2 트랜지스터를 읽기 모드에서 동작시킨다. 또한, 상기 비교 회로는 상기 제시된 비트(DATA)와 상기 저장된 비트(BIT)가 일치하는지 여부를 나타내기 위해 상기 트랜지스터들 각각의 소스에 연결된 소스 라인(SL) 상의 전류의 유무를 검출한다.

Description

ＳｅＯＩ상의 내용 주소화 메모리에서 데이터를 비교하는 장치{DEVICE FOR COMPARING DATA IN A CONTENT-ADDRESSABLE MEMORY ON SeOI}
본 발명의 분야는 반도체 장치로서, 특히 SeOI 기판(semiconductor-on-insulator substrate) 위에 제조된 내용 주소화 메모리(Content-Addressable Memory : CAM)이다.
본 발명은 더 구체적으로, 내용 주소화 메모리에서 데이터를 비교하는 장치, 이러한 비교 장치를 제어하는 방법 및 내용 주소화 메모리에 관한 것이다.
CAM은 어떤 매우 고속의 검색 애플리케이션에서 사용되는 일종의 컴퓨터 메모리이다.
사용자 애플리케이션이 메모리 어드레스를 제공하고 RAM은 그 어드레스에 저장된 데이터를 리턴하는 일반적인 컴퓨터 메모리(특히, Random Access Memory; RAM)와 달리, CAM 메모리는 사용자 애플리케이션이 데이터 워드를 제공하고 CAM이 이 워드가 그 안에 저장되어 있는지를 판정하기 위해 그 메모리 전체를 검색하도록 설계되어 있다. 워드가 발견되면, CAM은 그 워드가 발견된 하나 이상의 어드레스의 리스트를 리턴한다.
CAM 메모리는 병렬로 다중 동작을 행함으로써 단일 동작으로 그 메모리 전체를 검색하도록 설계되어 있으므로, 이 메모리는 모든 검색 애플리케이션에서 RAM보다 빠르다. 그러나, 간단한 저장 셀을 갖는 RAM과 다르게(RAM의 단일 기능은 데이터를 저장하는 것이다), CAM은 비교 기능을 처리해야만 한다. 그래서, 각각의 개별 메모리 셀은 셀에 저장된 비트와 제시된 입력 비트 사이의 일치를 검출하기 위해 그 자신의 비교 회로를 가져야한다. 그러므로, CAM 셀의 물리적 크기(특히 점유된 표면 단위의 관점에서)는 RAM 셀의 크기보다 크다.
도 1은 종래의 NOR-타입 CAM 셀을 도시한 것이다. 이러한 셀은 10개의 트랜지스터로 구성되며, 일반적으로 대략 300 표면 단위(300 F2)를 점유한다.
이 타입의 CAM 메모리는 1과 0만을 포함하는 데이터에 대해 체계적인 검색을 사용하는 2진(Binary)으로 알려져 있다. 또한, 저장된 데이터 워드에서 하나 이상의 비트에 대해서 "X" 또는 "임의의"라고 칭해지는 제 3 상태의 대응을 허용하는 3진 CAM 메모리도 또한 알려져 있으므로, 검색에 유연성이 더해질 수 있다.
도 2는 종래의 NOR-타입 3진(ternary) CAM 셀을 도시한 것이다. 이 셀은 16개의 트랜지스터로 구성되며 일반적으로 500 표면 단위를 점유한다.
이와 같이, 종래의 CAM 셀은 대규모 표면적을 점유하는 것으로 이해된다. 따라서, 본 발명의 애플리케이션의 분야에서 반도체 장치의 소형화를 위한 요구가 반복되고 있다. 또한, 단지 트랜지스터가 많다는 것과 CAM 메모리 어레이에서 전력 공급 라인을 제공할 필요가 있다는 것 때문에, 종래의 CAM 메모리는 많은 전력을 소비한다는 단점을 갖는다.
본 발명의 목적은 상기 서술된 단점을 해결하기 위한 것으로, 제 1 구성에 따르면, 내용 주소화 메모리에서 데이터를 비교하는 장치는,
데이터 비트를 저장하는 제 1 트랜지스터 및 상보의 데이터 비트(complement of the data bit)를 저장하는 제 2 트랜지스터에 의해 형성되는 메모리 셀과, 비교회로를 포함하며,
- 상기 트랜지스터들은 반도체-온-인슐레이터 기판 위에 제조되고, 상기 트랜지스터들의 각각은 프런트 제어 게이트(front control gate)와 상기 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트(back control gate)를 가지며,
- 상기 비교 회로는,
ㆍ 제시된 비트와 상기 저장된 비트가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단시키기 위해 상기 제시된 비트와 상기 제시된 비트의 상보 비트를 가지고 상기 트랜지스터들의 각각의 백 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 프런트 제어 게이트에 공칭 읽기 전압(nominal read voltage)을 인가하여 상기 제 1 및 제 2 트랜지스터를 읽기 모드에서 동작시키고,
ㆍ 상기 제시된 비트와 상기 저장된 비트가 일치하는지 여부를 나타내기 위해 상기 트랜지스터들의 각각의 소스에 연결된 소스 라인 상에서 전류의 유무를 검출한다.
본 장치의 몇몇 바람직하지만 비제한적인 구성은 다음과 같다.
- 상기 비교 회로는, 상기 제 1 트랜지스터의 백 제어 게이트에 상기 제시된 비트의 상보 비트를 공급하고, 상기 제 2 트랜지스터의 백 제어 게이트에 상기 제시된 비트를 공급하도록 구성된다.
- 상기 반도체-온-인슐레이터 기판은 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 박막을 포함하고, 트랜지스터의 백 제어 게이트는 상기 트랜지스터의 채널을 향하는 절연층 아래에 상기 베이스 기판에 배열된다.
- 상기 트랜지스터들의 각각의 백 제어 게이트는 역 바이어스의 웰에 의해 상기 베이스 기판에서 격리된다.
- 상기 트랜지스터들의 각각의 백 제어 게이트는 일 함수(working function)를 갖는다.
- 상기 비교 회로는 상기 제시된 비트가 무시(disregard)되는 동안 3진 동작을 행하도록 구성된다.
- 3진 동작 동안, 상기 비교 회로는 통상 도통인 트랜지스터를 차단하도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 백 제어 게이트를 제어하면서 읽기 모드에서 상기 제 1 및 제 2 트랜지스터를 동작시킨다.
- 상기 도통 트랜지스터가 차단되지 않도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 백 제어 게이트를 제어함으로써 읽기, 프로그래밍, 및 소거 모드에서 상기 트랜지스터들을 동작시키도록 구성된 상기 메모리 셀을 제어하는 회로를 더 포함한다.
- 상기 제어 회로는, 상기 도통 트랜지스터가 차단되도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 백 제어 게이트를 제어함으로써 홀딩 모드에서 상기 트랜지스터들을 동작시키도록 또한 구성된다.
- 상기 장치는 2개의 평행한 백 게이트 라인을 포함하고, 각각의 백 게이트 라인은 상기 트랜지스터들 중 하나의 백 제어 게이트에 연결된다.
- 워드 라인은 트랜지스터의 프런트 제어 게이트에 연결되고, 상기 워드 라인은 상기 백 게이트 라인에 직교한다.
- 상기 트랜지스터들은 플로팅 게이트 FET 트랜지스터들이고, 트랜지스터의 백 제어 게이트는 베이스 기판에 배열되고, 절연층에 의해 상기 트랜지스터의 채널로부터 분리된다.
- 상기 트랜지스터들은 플로팅 채널 FET 트랜지스터들이고, 트랜지스터의 백 제어 게이트는 베이스 기판에 배열되고, 절연층에 의해 상기 트랜지스터의 채널로부터 분리된다.
또 다른 구성에 따르면, 본 발명은 데이터 비트를 저장하도록 설계된 제 1 트랜지스터 및 상보의 데이터 비트를 저장하도록 설계된 제 2 트랜지스터를 포함하는 내용 주소화 메모리 셀에 관한 것으로, 상기 트랜지스터들은 반도체-온-인슐레이터 기판 위에 제조되고, 상기 트랜지스터들의 각각은 소스, 드레인, 프런트 제어 게이트 및 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트를 포함하고, 소스 라인이 상기 트랜지스터들의 각각의 소스에 연결되고, 백 게이트 라인이 상기 트랜지스터들의 각각의 백 제어 게이트와 연관되고, 백 게이트 라인은 서로 평행하고 상기 소스 라인에 직교한다.
상기 소스 라인에 평행한 워드 라인은 상기 트랜지스터들의 각각의 프런트 제어 게이트에 연결될 수 있다.
또 다른 구성에 따르면, 본 발명은 본 발명에 따른 복수의 메모리 셀을 포함하는 메모리 어레이에 관한 것이다.
또 다른 구성에 따르면, 본 발명은 내용 주소화 메모리에서 데이터를 비교하는 방법에 관한 것으로, 상기 메모리는 데이터 비트를 저장하는 제 1 트랜지스터와 상보의 데이터 비트를 저장하는 제 2 트랜지스터에 의해 형성되고, 상기 트랜지스터들은 반도체-온-인슐레이터 기판 위에 제조되고, 상기 트랜지스터들의 각각은 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트 및 프런트 제어 게이트를 포함하고, 상기 방법은,
- 제시된 비트와 상기 저장된 비트가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단시키기 위해 상기 제시된 비트와 상기 제시된 비트의 상보 비트를 가지고 상기 트랜지스터들의 각각의 백 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 프런트 제어 게이트에 공칭 읽기 전압을 인가하여 읽기 모드에서 상기 제 1 및 제 2 트랜지스터를 동작시키는 단계; 및
- 상기 제시된 비트와 상기 저장된 비트가 일치하는지 여부를 나타내기 위해 상기 트랜지스터들의 각각의 소스에 연결된 소스 라인 상의 전류의 유무를 검출하는 단계를 포함한다.
본 발명의 다른 구성, 목적 및 장점은, 첨부된 도면을 참조하여 한정하지 않는 예로서 주어지는 다음의 바람직한 실시예의 상세한 설명을 읽음으로써 보다 분명해 질 것이다.
도 1 및 2는 각각 2진과 3진의 종래의 NOR-타입 CAM 셀(명료하게 하기 위해 액세스 트랜지스터는 도시하지 않음)을 나타낸 도면
도 3은 본 발명에 따른 2개의 트랜지스터를 갖는 CAM 메모리 셀의 하나의 가능한 실시예를 나타낸 도면
도 4는 본 발명에 따른 CAM 메모리 어레이의 선호 토폴로지를 나타낸 도면
도 5는 본 발명에 따른 CAM 메모리 셀의 등가 도면
도 6 내지 8은 본 발명에 따라서, 제안된 4-비트 워드와 4개의 CAM 메모리 셀에 저장된 워드간의 비교 동작을 나타낸 것으로 각각 제시된 워드와 저장된 워드 사이의 일치, 제시된 워드와 저장된 워드 사이의 비일치, 및 제시된 워드의 비트 중 하나에 대한 일치를 검색하지 못한 경우를 나타낸 도면
도 9a 및 9b는 본 발명에 따른 CAM 메모리에서 사용될 수 있는 플래쉬 타입 트랜지스터의 2개의 가능한 실시예를 나타낸 도면
도 10a 내지 10e는 백 제어 게이트의 다양한 가능한 실시예를 나타낸 도면
본 발명은, 제 1 구성에 따르면, 데이터 비트 BIT를 저장하는 메모리 셀과, 제시된 비트(DATA)가 저장된 비트(BIT)와 일치하는지를 검출하도록 구성된 비교 회로를 포함하는 내용 주소화 메모리에서 데이터를 비교하기 위한 장치에 관한 것이다.
도 3을 참조하면, 본 발명의 제 1 구성에 따라서 데이터를 비교하는 장치에서 사용되는 메모리 셀의 하나의 가능한 실시예가 도시된다.
메모리 셀은 2개의 트랜지스터를 포함한다. 제 1 트랜지스터(T1)는 데이터 비트(BIT)를 저장하며, 제 2 트랜지스터(T2)는 상보의 데이터 비트(BITb)를 저장한다. 따라서, 트랜지스터 중 하나는 통상적으로 도통(passing)(로직 "0" 값을 저장)하는 반면, 다른 하나는 통상적으로 차단(block)(로직 "1" 값을 저장)한다.
트랜지스터는 반도체-온-인슐레이터 기판 위에 제조되며, 각각의 트랜지스터는 프런트 제어 게이트(CG)와, 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트(BG1, BG2)를 갖는다.
반도체-온-인슐레이터 기판은 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 박막을 포함한다. 반도체-온-인슐레이터 기판은, 예를 들면 실리콘온-인슐레이터(Silicon-On-Insulator; SOI) 기판이다.
바람직한 실시예에 따르면, 절연층은 매몰 산화층(Buried Oxide Layer; BOX)이다. 절연층은, 예를 들면, SiO2로 만들어진다.
각각의 트랜지스터(T1, T2)는 소스 영역(S), 드레인 영역(D) 및 소스 영역과 드레인 영역 사이에 연장되는 채널(C)을 갖는다.
프런트 제어 게이트(CG)는 채널(C) 위에서 기판의 표면 위를 종래의 알려진 방식대로 연장된다. 본 발명에서, 트랜지스터의 백 제어 게이트(BG1, BG2)가 상기 트랜지스터의 채널을 향하는 절연층(BOX) 아래의 베이스 기판에 배열된다. 백 제어 게이트는 절연층 아래에 불순물 주입에 의해 일반적으로 제조된다.
드레인(D)과 소스(S) 영역은 절연층(BOX)과 우선적으로 접촉하므로 트랜지스터는 완전 공핍된다.
따라서, 소스(S)는 2개의 인접한 메모리 셀(도 4에서 2개의 인접한 셀 C1 및 C2 참조) 사이에서 공유될 수 있다. 이렇게 공유함으로써 메모리 셀에 의해 점유되는 표면적을 줄일 수 있다.
본 발명은 완전 공핍된 메모리 셀에 제한되는 것이 아니라 부분적으로 공핍된 SeOI 상의 메모리 셀까지 연장된다. 종래의 알려진 방식으로, 인접한 메모리 셀의 채널을 서로 분리시키도록 메모리 어레이의 라인을 따라서 셀을 분리시키는 것이 필요하다. 이것은 기판의 표면으로부터 BOX까지 깊이방향으로 연장되는 (STI (Shallow Trench Isolation)를 사용한) 측면 소자 분리 기술에 의해 종래 행해졌다.
본 발명의 바람직한 실시예에 따르면, 메모리 셀은 2개의 플로팅 게이트 플래쉬 트랜지스터에 의해 형성된다.
도 9a에 나타낸 제 1 변형예에 따르면, 플래쉬 트랜지스터는 평면형이고, 플로팅 게이트(12)는 SeOI 기판의 박막의 표면 위에 배열되고, 게이트 유전층(13)을 통해 박막에서 연장되는 채널(C)로부터 절연된다. 프런트 제어 게이트(10)가 플로팅 게이트(12) 위에 형성되고, 게이트간 유전층(11)에 의해 절연된다.
도 9b에 나타낸 제 2 변형예에 따르면, 플래쉬 트랜지스터는 오목한(recessed) 플로팅 게이트 타입이고, 플로팅 게이트(22)는 채널(C)에 만들어진 트렌치에 형성되고, 트렌치의 벽에 배열된 게이트 유전층(23)을 통해 채널로부터 절연된다. 프런트 제어 게이트(20)가 기판의 표면 위에 형성되고, 게이트간 유전층(21)에 의해 플로팅 게이트(22)로부터 절연된다.
그러나, 본 발명은 플래쉬 트랜지스터를 사용하는 것에 한정되지 않고, 플로팅 게이트 트랜지스터를 갖는 SeOI 위에 DRAM을 사용하는 것으로 확장될 수 있다. 바람직한 변형예에 따르면, DARM 트랜지스터의 프런트 제어 게이트는 플로팅 채널에서 오목하여 그 외관상 길이를 증가시키며, 게이트 유전층에 의해 채널로부터 절연된다. 이렇게 RCAT(Recess Channel Array Transistor) 타입 트랜지스터가 정의된다.
도 3의 좌측은 트랜지스터의 다양한 영역에 다양한 액세스 또는 제어 라인(각각의 트랜지스터의 소스 영역(S)을 연결하는 소스 라인(SL), 각각의 트랜지스터의 드레인 영역을 어드레스하는 비트 라인(BL1, BL2), 각각의 트랜지스터의 프런트 제어 게이트를 연결하는 워드 라인(WL) 및 각각의 트랜지스터의 백 제어 게이트를 어드레스하는 백 게이트 라인(BG1, BG2))을 갖는 본 발명에 따른 2개의 트랜지스터(T1, T2)(이 경우, 오목한 플로팅 게이트를 갖는 플래쉬 타입)을 갖는 CAM 셀의 평면도이다.
도 3의 우측은 다양한 소스(S), 드레인(D), 프런트 제어 게이트(CG)와 백 제어 게이트(BG1)의 채널(C) 영역들 및 다양한 액세스 라인(BL1, WL, SL)의 배열을 나타낸 트랜지스터(T1)의 축(AA')을 따른 단면도이다.
2개의 트랜지스터의 활성 영역이 2개의 평행 스트립을 따라서 배열된다. 워드 라인(WL)이 각각의 트랜지스터의 프런트 제어 게이트(CG)에 연결되며, 소스 라인(SL)이 2개의 트랜지스터 각각의 소스(S)에 연결된다.
워드 라인(WL)과 소스 라인(SL)이 활성 영역 스트립에 직교하며, 각각의 트랜지스터의 드레인은 비트 라인(BL1, BL2)에 의해 어드레스된다.
백 제어 게이트(BG1, BG2)는 비트 라인에 평행하다. 백 제어 게이트(BG1, BG2)는 소스 라인(SL)에 직교하여, 하나 및 동일한 제시된 워드의 모든 비트를 병렬로 비교할 수 있게 한다(소스 라인은 저장된 워드의 모든 비트에 실제로 공통이다). 백 제어 게이트(BG1, BG2)는 또한 워드 라인(WL)에 직교하며 제시된 워드 및 서로 다른 행 위에 있는 몇몇 저장된 워드를 동시에 비교할 수 있게 한다(대응하는 워드 라인(WL)을 통한 행의 선택에 의한 선택적 비교).
제 1 구성에 따른 데이터 비교 장치는 제시된 비트와 저장된 비트가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단할 수 있도록 제시된 비트(DATA)와 상기 제시된 비트의 상보 비트(DATAb)를 가지고 상기 트랜지스터들의 각각의 백 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 프런트 제어 게이트에 공칭의 읽기 전압을 인가하여 읽기 모드에서 상기 제 1 및 제 2 트랜지스터를 동작시키도록 구성된 비교 회로(도시하지 않음)를 또한 포함한다.
이렇게, 통상적으로 도통인 트랜지스터의 백 제어 게이트(로직 "1" 값을 저장)가 활성화되어 BIT와 DATA가 일치하면 읽기 모드에서 차단하고, BIT와 DATA가 일치하지 않으면 도통으로 남아 있는다.
채널이 N형 도전성을 갖고, P 도전성의 백 제어 게이트(백 제어 게이트는 일함수를 갖는 것으로 알려져 있다)를 갖는 트랜지스터는 매우 높은 임계 전압을 갖는다. 이 임계 전압은 백 제어 게이트에 양의 전압을 인가함으로써 감소될 수 있다.
채널이 N형 도전성을 갖고, N 도전성의 백 제어 게이트(백 제어 게이트는 일함수를 갖지 않는 것으로 알려져 있다)를 갖는 트랜지스터는 백 제어 게이트에 양의 전압을 인가함으로써 감소될 수 있는 공칭의 임계 전압을 갖는다.
백 제어 게이트를 통한 트랜지스터의 임계 전압의 변동은 Vth = Vt0 - α.VBG에 따라서 공식화될 수 있으며, 여기서, Vth는 트랜지스터의 임계 전압을 나타내고, VBG는 백 게이트에 인가된 전압을 나타내고, Vt0는 공칭의 임계 전압(N형 또는 P형 중 어느 백 제어 게이트가 사용되는지에 따른 일함수에 의해 오프셋될 수 있는)을 나타내고, α는 트랜지스터의 구조에 연결된 계수를 나타낸다.
계수 α는
Figure 112010081922399-pat00001
에 따라서 특히 정해질 수 있으며, tOX1는 채널로부터 프런트 제어 게이트를 분리하는 게이트 유전층의 두께를 나타내고, tOX2는 채널로부터 백 제어 게이트를 분리하는 절연층의 두께를 나타내고, tSi는 박막의 두께를 나타낸다.
예를 들면, 게이트 유전층(tOX1)의 두께는 현재 또는 미래 기술에서 15Å 이하의 정도이고, 박막(tSi)의 두께는 25Å 이하의 정도이고, 절연층(tOX2)의 두께는 50Å 이상의 정도이다.
절연층의 두께가 더 두꺼우면, 트랜지스터를 그 백 제어 게이트를 통해 완전히 차단하는 것이 어려울 수 있다. 그러나, 잔여 전류를 여전히 검출할 수 있으므로 본 발명의 원리가 이러한 상황에도 적용될 수 있다.
본 발명에서, 일 함수가 적절히 선택되어, 트랜지스터 두께, 도핑 및 다른 제한 사항을 감소시킬 수 있다.
통상적으로 도통인 트랜지스터를 차단하기 위해 그 백 제어 게이트에 제로 전압을 인가하는 것이 선택된다(백 제어 게이트는 OFF). 트랜지스터의 임계 전압은 효과적으로 매우 높다.
트랜지스터의 제어 게이트에 양의 전압을 인가하는 것은(백 제어 게이트가 ON) 트랜지스터의 임계 전압을 감소시키므로, 통상적으로 도통인 트랜지스터는 백 제어 게이트에 의해 차단되지 않는다.
이것은 제시된 비트의 상보 비트(DATAb)가 데이터 비트(BIT)를 저장하는 제 1 트랜지스터의 백 제어 게이트에 인가되어야 하고, 제시된 비트(DATA)가 데이터 비트의 상보 비트(BITb)를 저장하는 제 2 트랜지스터의 백 제어 게이트에 인가되어야 하는 것을 의미한다.
그래서, BIT = 1이면, 제 1 트랜지스터의 백 제어 게이트는,
- BIT와 DATA가 일치하면 OFF이므로, 이 트랜지스터는 차단되고 전류를 전달하지 않는다.
- BIT와 DATA가 일치하지 않으면 ON이므로, 이 트랜지스터는 여전히 도통이고 전류를 전달한다.
본 발명은 일함수를 사용하는 것에 제한되지 않고, 일함수가 없는 경우로 확장되는 것으로 이해될 수 있을 것이다. 또한, 본 발명은 제로 또는 양의 백 제어 게이트 전압을 사용하는 것에 제한되지 않고, 제로 또는 음의 백 제어 게이트 전압을 사용하는 것으로 확장된다.
백 제어 게이트의 다양한 가능한 실시예가 도 10a ~ 10e를 참조하여 구체화된다. 이들 도면에서, 절연층 아래에 연장되는 부분만이 표시되어 있다. 일반적으로, 백 제어 게이트는 절연층 아래에 불순물 주입에 의해서 형성된다.
도 10c 및 10e에 표시된 제 1 실시예에 따르면, 백 제어 게이트(BG)는 셀의 전체 폭 아래에서 연장된다.
도 10a, 10b 및 10d에 표시된 또 다른 실시예에 따르면, 백 제어 게이트(BG)는 플로팅 채널(DRAM의 경우) 또는 플로팅 게이트(플래쉬의 경우)를 향하게 연장되도록 위치한다.
도 10a에 표시된 것과 같이, 백 제어 게이트(BG)는 역 바이어스의 웰(W)(N형 트랜지스터에 대한 일함수를 갖는 P+ 백 제어 게이트에 대해 N형 웰)에 의해 베이스 기판(1)으로부터 절연된다.
백 제어 게이트와 웰 사이의 전기 노드에 의해 생성된 기생 다이오드가 항상 반전되도록 웰 전압이 선택되고, 다이오드는 웰 및 포함할 수 있는 것(특히 다른 백 제어 게이트)으로부터 백 제어 게이트를 분리한다.
백 제어 게이트가 셀의 전체 폭 아래에서 연장되는 경우에, 베이스 기판으로부터 백 제어 게이트를 절연하도록 베이스 기판(1)으로 깊이방향으로 연장되는 측면 절연 영역(20)을 제공하는 것이 또한 필요하다. 도 10c에서, 측면 절연 영역(20)은 절연층(BOX) 아래에 매립된다. 도 10e에서, 측면 절연 영역(20)은 표면으로부터 절연층(BOX)을 통해 연장된다.
백 제어 게이트가 이렇게 웰의 절연에 사용됨으로써 로컬화되면 이러한 측면 절연 영역(20)이 제공될 수 있다. 특히, 이러한 경우에 단일 백 제어 게이트 바이어스용으로만 웰(예를 들면, P+ 백 제어 게이트를 절연하기 위한 N-웰, 반면, N+ 백 제어 게이트는 P-바이어스된 베이스 기판에 직접 배열된다)을 생성하는 것이 필요할 수 있다. 도 10b에서, 측면 절연 영역(20)은 절연층(BOX) 아래에 매립된다. 도 10d에서, 측면 절연 영역(20)은 표면으로부터 절연층(BOX)을 통해 연장된다.
도시되지 않은 변형예에 따르면, 절연층(BOX) 아래 베이스 기판에 배열된 제 2 절연층은 베이스 기판으로부터 백 제어 게이트를 절연하는데 전체적으로 또는 부분적으로 사용될 수 있다.
본 발명의 제 1 구성에 따른 데이터 비교 장치의 설명으로 되돌아가면, 제시된 비트 DATA와 데이터 비트 BIT가 일치하는지를 나타내기 위해 각각의 트랜지스터의 소스에 연결된 소스 라인(SL) 상의 전류의 유무를 검출하도록 비교 회로가 또한 구성된다. 더 구체적으로, 전류의 부재는 BIT와 DATA 사이의 일치를 나타내고(도통 트랜지스터가 차단되므로 2개의 트랜지스터를 갖는 셀이 소스 라인에 전류를 공급하지 않는다), 반면에 전류의 존재는 DATA와 BIT가 서로 상이함을 나타낸다(도통 트랜지스터는 차단되지 않고 셀이 소스 라인에 전류를 공급한다).
도 1 및 2의 종래의 CAM 메모리에 대해서, 비교의 결과를 공급하기 위해 특정 라인(일반적으로 "매치 라인"으로 표시된다)이 제공된다. 이 라인은 접지와 다르다. 상호접속(interconnects)의 제조를 필요로 하며, 비교적 큰 크기의 셀에 의해 가능하게 만들어진다(10 또는 16 트랜지스터).
본 발명에서, 소스 라인(일반적으로 셀에 대해 접지로서 사용된다)은 "매치 라인"으로 사용된다.
이로 인해 상호접속을 제조하는 것이 필요 없어지며, 셀은 2개의 트랜지스터만을 포함하므로, 최소 크기를 갖는다.
또한, 소스 라인이 워드 라인에 평행하므로, 저장된 워드의 모든 비트에 공통이다. 그래서, 워드의 모든 비트에 대해서, 하나(또는 이상)의 저장된 워드와 제시된 워드 사이의 비교를 병렬로 행할 수 있다.
셀에서 소스 라인의 전기 기능이 우선적으로 접지를 형성하는 것으로 주어지면, 모든 환경에서 소스 라인의 전압은 0V(또는, 가능한 한 근접)이어서 셀의 정확한 동작을 확실하게 한다. 한편, 이 라인에서 전류의 유무를 측정할 수 있고, 전류는 임의의 전압에서 흐를 수 있으며, 라인은 비교적 낮은 임피던스를 갖는 것으로 제공된다.
소스 라인에서 전류의 존재는 워드의 임의의 비트에 기인하며, 비교시 저장된 워드와 제시된 워드 사이의 차이에 대응한다. 모든 비트의 완전한 일치만이 소스 라인에서 전류의 부재를 가져온다.
도 4는 본 발명에 따른 CAM 메모리 어레이의 선호 토폴로지를 나타낸다. 이 도면에서, 점선은 이미 설명한 바와 같이 인접한 CAM 메모리 셀(C1, C2)을 구분한다. 바람직하게, 소스 라인(SL)은 활성 영역 스트립을 따라서 2개의 인접한 셀(C1, C2)에 공통이다(셀(C1)은 워드 라인(WL1)에 의해 어드레스되고, 셀(C2)은 워드 라인(WL2)에 의해 어드레스된다). 그래서 WL1 또는 WL2의 선택적인 활성화는 제시된 비트와 셀(C1, C2)에 저장된 비트 중 하나 또는 다른 것과 비교할 수 있게 한다.
도 5의 우측에, 본 발명에 따른 CAM 셀의 등가 회로도가 도시된다.
각각의 트랜지스터가 2개의 제어 게이트(프런트 제어 게이트 및 백 제어 게이트)를 가지며, 각각의 트랜지스터는 직렬의 2개의 트랜지스터로서 기능한다. 그래서 셀은 4개의 트랜지스터를 갖는 셀과 같이 동작한다. 백 제어 게이트를 갖는 트랜지스터를 사용하는 것은 2개의 트랜지스터를 직렬로 사용하는 것보다 훨씬 더 작다.
도 6을 참조하면, 이것은 이들 셀의 트랜지스터가 동일한 워드 라인(WL)과 동일한 소스 라인(SL)을 공유하도록 메모리 어레이의 하나 및 동일한 라인에 배열된 본 발명에 따른 4개의 CAM 셀에 저장된 워드와 제시된 워드(4비트 : 0100을 포함)의 비교의 일 예를 나타낸다.
제시된 비트(DATA3-DATA2-DATA1-DATA0)가 저장된 비트(BIT3-BIT2-BIT1-BIT0)와 일치할 때, 전류는 소스 라인(SL)에 흐르지 않는다.
제시된 비트 DATA0=0의 예를 취하면, 셀의 제 1 트랜지스터는 BIT0=0을 저장하고, 셀의 제 2 트랜지스터는 상보 비트 BIT0b=1을 저장한다. 통상 읽기 동작에서(공칭의 읽기 전압 VDD을 워드 라인(WL)에 인가하고, 제 1 및 제 2 트랜지스터 각각의 비트 라인(BL1, BL2)에 약 VDD/2의 전압을 인가하여), 제 1 트랜지스터는 차단되고, 제 2 트랜지스터는 도통된다. 일 함수로 동작하는 경우에, 본 발명에 따른 비교 회로는 통상의 읽기 동작을 행하고, DATAb 값을 제 1 트랜지스터의 백 제어 게이트에 인가하고, DATA 값을 제 2 트랜지스터의 백 제어 게이트에 인가하도록 구성된다. 제 2 트랜지스터는 백 제어 게이트에 의해 차단된다(DATA0=0에 의해 제어되기 때문에 OFF이다). 이것은 이 셀이 소스 라인(SL)에 아무 것도 전달하지 않기 때문이다.
제시된 워드의 모든 비트와 저장된 비트 사이에 완전한 일치가 관찰되면, 소스 라인에 전류가 흐르지 않는다. 제시된 워드의 폭(비트 수)에 제한이 없다.
도 7을 참조하면, 이것은 4비트 0100의 제시된 워드의 동일한 비교 예를 나타낸다. 도 6에서, 제시된 워드의 비트 DATA2 = 0과 저장된 비트 BIT2=1가 일치하지 않는다.
제시된 비트 DATA2 = 0의 예를 취하면, 셀의 제 1 트랜지스터는 BIT2 =1을 저장하고, 셀의 제 2 트랜지스터는 상보 비트 BIT2b =0을 저장한다. 통상 읽기 동작에서, 제 1 트랜지스터는 도통되고, 제 2 트랜지스터는 차단된다. 본 발명에 따른 비교 회로는 통상의 읽기 동작을 행하도록 구성되고, 제 1 트랜지스터의 백 제어 게이트에 DATAb 값을 인가하고, 제 2 트랜지스터의 백 제어 게이트에 DATA 값을 인가한다. 제 1 트랜지스터는 도통으로 남아 있다(DATA2b = 1로 제어되기 때문에 그 백 제어 게이트는 ON이다). 이 셀은 소스 라인(SL)에 전류를 전달한다. 그래서, 워드의 임의의 비트로 인해 생길 수 있는 전류는 제시된 워드와 저장된 워드 사이의 차이에 대응한다.
도 8을 참조하면, 이것은 제시된 비트 DATA 1에서 "don't care" 상황에 대응하는 3진 비교를 나타낸다. 이러한 3진 비교를 위해, 대응하는 CAM 셀의 백 제어 게이트(BIT1을 저장)는 OFF로 되므로, 도통 트랜지스터는 차단되고, 전류가 소스 라인에 전달되지 않는다. 그래서, 비트 BIT1 상의 비교는 차단된다. 이러한 3진 비교는 예를 들면 불완전 또는 폴트(faults)를 포함하는 워드의 검색에 대응한다.
변형예로서, 2개의 트랜지스터가 "0"을 저장하기 위해 각각에 대해 제어될 수 있다. 비트 상의 비교는 차단되고, 전류는 이 쌍의 트랜지스터에 의해 소스 라인에 전달될 수 없다. 이러한 변형예는 예를 들면, "스펠링 에러"를 포함할 수 있는 데이터베이스에서의 검색에 대응한다.
본 발명에 따른 제시된 비트와 CAM 셀에 저장된 비트 사이의 비교 동작을 위에서 서술하였다.
이 셀의 읽기, 프로그래밍, 소거 및 홀드 동작을 이하에서 설명한다.
이들 동작은 각각의 트랜지스터의 프런트 제어 게이트 및 드레인에 인가되는 전압에 대해 종래 알려진 방식으로 진행된다.
읽기, 프로그래밍, 및 소거 모드에 대해서, 제어 회로는 도통 트랜지스터가 차단되지 않도록 선택된 하나 및 동일한 전압으로 각각의 트랜지스터의 백 제어 게이트를 또한 제어한다. 여기에 서술된 예에서, 2개의 트랜지스터 각각의 백 제어 게이트는 이들 동작 동안 ON이다.
의무적인 것은 아니지만, 상이한 동작이 홀드 모드에 대해 제공될 수 있고, 제어 회로는 도통 트랜지스터가 차단되도록 선택된 하나 및 동일한 전압으로 각각의 트랜지스터의 백 제어 게이트를 제어하도록 구성된다. 이렇게, 여기 서술된 예에서, 홀드 동작 동안 전력 소비를 감소시키도록 2개의 트랜지스터의 각각의 백 제어 게이트는 OFF된다.
본 발명에 따른 CAM 셀의 진리표는 다음과 같다.
DATA DATAb BIT BITb 모드
X X 1 1 금지
(이 모드는 기술적으로는 가능하지만, 비교 모드에서 비일치 결과를 시스템적으로 생성할 수 있기 때문에 회피된다.)
1 1 - - 읽기, 프로그래밍, 소거
0 0 - - 홀드
0 0 X X


비교

 3진
"don't care"
X X 0 0 3진
"don't care"
0 1 0 1 일치
1 0 0 1 비일치
0 1 1 0 비일치
1 0 1 0 일치
본 발명은 제 1 구성에 따른 비교 장치에 제한되는 것이 아니라, 내용 주소화 메모리 셀, 상기 서술된 원리를 구현하는 내용 주소화 메모리에서 데이터를 비교하는 방법, 및 라인과 칼럼으로 배열된 본 발명에 따른 2개의 트랜지스터를 갖는 복수의 셀을 포함하는 내용 주소화 메모리로 확장된다.
본 발명은 다음과 같은 특유의 장점을 제공한다.
· 우선, 비교 기능을 행하기 위해 필요한 트랜지스터의 수를 2개로 제한함으로써, CAM 셀에 의해 점유된 표면적이 상당히 감소된다. 사용된 기술적 공정에 의거하여, (종래의 2진 CAM 셀에서 300F2, 종래의 3진 CAM 셀에서 500F2인 것과 비교하여) 본 발명의 CAM 셀은 메모리 공정에서 약 8F2, 로직 공정에서 적어도 30F2을 점유한다.
ㆍ또한, 본 발명에 있어서, 동일한 셀이 2진 비교 또는 3진 비교를 행하기 위해 사용될 수 있다.
ㆍ비교 속도는 종래의 셀과 유사하다.
ㆍ본 발명에 따른 CAM 메모리는 임의의 전력 라인을 필요로 하지 않으므로 메모리 어레이에서 누설 또는 전력 손실이 관찰되지 않는다.
ㆍ워드 라인을 통해 비교가 선택되는데, 이것은 종래 셀에서는 가능하지 않았다. 그러므로, 메모리 회로의 구조(특히, 어레이의 크기)에 의해 제한되지 않고 동시에 비교되는 워드의 수를 간단히 선택할 수 있다.
ㆍ본 발명에 따른 CAM 셀은 낮은 전력으로 동작한다.
ㆍCAM 메모리는 비교적 설계하기 쉽다. 실제로, 모든 레이어에 대해서 긴 직선 영역(long rectilinear regions)만을 포함하며, 보통의 어레이에 따라서 컨택트가 만들어진다.
ㆍ본 발명에 따른 CAM 셀이 플래쉬 트랜지스터를 사용할 때, 초기 프로그래밍은 SRAM을 구비한 CAM 셀에 비해 비교적 느리다. 그렇지만, 본 발명에 따른 CAM 셀은 더 적은 전력을 소비하고, 더 작은 크기를 갖는다. 또한, CAM 셀은 드물게 어드레스되는 정보에만 사용될 수 있다.
본 발명에 따른 CAM 셀이 DRAM 트랜지스터를 사용하는 경우, 콘텐츠의 주기적인 리프레시가 필요하지만, 플래쉬 트랜지스터보다 프로그래밍은 현저하게 빠르다. 이 변형예는 마이크로프로세서의 메모리 버퍼(통상적으로 캐쉬 L1, L2, L3로 불린다)를 제조하기 위해 유리하게 사용될 수 있다.

Claims (17)

  1. 내용 주소화 메모리에서 데이터를 비교하는 장치에 있어서,
    데이터 비트(BIT)를 저장하는 제 1 트랜지스터(T1) 및 상보의 데이터 비트(BITb)를 저장하는 제 2 트랜지스터(T2)에 의해 형성되는 메모리 셀과, 비교회로를 포함하며,
    - 상기 트랜지스터들은 각각 제1 제어 게이트(CG)와 상기 트랜지스터들을 차단하도록 제어될 수 있는 제2 제어 게이트(BG1, BG2)를 가지며,
    - 상기 비교 회로는,
    ㆍ 제시된 비트(DATA)와 상기 저장된 비트(BIT)가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단시키기 위해 상기 제시된 비트(DATA)와 상기 제시된 비트의 상보 비트(DATAb)를 가지고 상기 트랜지스터들의 각각의 상기 제2 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 상기 제1 제어 게이트에 공칭 읽기 전압을 인가하여 상기 제 1 및 제 2 트랜지스터를 읽기 모드에서 동작시키고,
    ㆍ 상기 제시된 비트(DATA)와 상기 저장된 비트(BIT)가 일치하는지 여부를 나타내기 위해 상기 트랜지스터들 각각의 소스에 연결된 소스 라인(SL) 상에서 전류의 유무를 검출하는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  2. 제 1항에 있어서, 상기 비교 회로는, 상기 제 1 트랜지스터의 상기 제1 제어 게이트(BG1)에 상기 제시된 비트의 상보 비트(DATAb)를 공급하고, 상기 제 2 트랜지스터의 상기 제2 제어 게이트(BG2)에 상기 제시된 비트(DATA)를 공급하도록 구성된 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  3. 제1 항 또는 제2 항에 있어서, 상기 트랜지스터들은 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 박막을 포함하는 반도체-온-인슐레이터 기판에 형성되고, 상기 트랜지스터들의 상기 제1 제어 게이트는 상기 반도체-온-인슐레이터의 표면까지 연장되는 프론트 제어 게이트이고, 상기 트랜지스터들의 상기 제2 제어 게이트는 상기 트랜지스터들의 채널을 향하는 절연층 아래에 상기 베이스 기판에 배열되는 백 제어 게이트인 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  4. 제3항에 있어서,
    상기 트랜지스터들의 각각의 백 제어 게이트는 역 바이어스의 웰에 의해 상기 베이스 기판에서 격리되는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  5. 제3항에 있어서,
    상기 트랜지스터들의 각각의 백 제어 게이트는 일 함수를 갖는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  6. 제1항에 있어서,
    상기 비교 회로는, 상기 제시된 비트가 무시되는 동안 3진 동작을 행하도록 구성되는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  7. 제 6항에 있어서, 3진 동작 동안, 상기 비교 회로는, 통상 도통인 트랜지스터를 차단하도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 상기 제2 제어 게이트를 제어하면서 읽기 모드에서 상기 제 1 및 제 2 트랜지스터를 동작시키는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  8. 제1항에 있어서, 도통인 트랜지스터가 차단되지 않도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 상기 제2 제어 게이트를 제어함으로써, 읽기, 프로그래밍, 소거 모드에서 상기 트랜지스터들을 동작시키도록 구성된 메모리 셀을 제어하는 회로를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  9. 제1항에 있어서, 상기 도통 트랜지스터가 차단되도록 선택된 하나 및 동일한 전압으로 상기 트랜지스터들의 각각의 상기 제2 제어 게이트를 제어함으로써 홀딩 모드에서 상기 트랜지스터들을 동작시키도록 구성된 메모리 셀을 제어하는 회로를 더 포함하는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  10. 제3항에 있어서, 2개의 평행한 백 게이트 라인을 포함하고, 각각의 백 게이트 라인은 상기 트랜지스터들 중 하나의 백 제어 게이트에 연결된 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  11. 제 10항에 있어서, 워드 라인은 상기 트랜지스터들의 프런트 제어 게이트에 연결되고, 상기 워드 라인은 상기 백 게이트에 직교하는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  12. 제3 항에 있어서, 상기 트랜지스터들은 플로팅 게이트 FET 트랜지스터들이고, 상기 반도체-온-인슐레이터 기판은 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 박막을 포함하고, 상기 트랜지스터들의 백 제어 게이트는 베이스 기판에 배열되고, 절연층에 의해 상기 트랜지스터들의 채널로부터 분리되는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  13. 제3 항에 있어서, 상기 트랜지스터들은 플로팅 채널 FET 트랜지스터들이고, 상기 반도체-온-인슐레이터 기판은 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 박막을 포함하고, 상기 트랜지스터들의 백 제어 게이트는 베이스 기판에 배열되고, 절연층에 의해 상기 트랜지스터들의 채널로부터 분리되는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 장치.
  14. 내용 주소화 메모리 셀에 있어서, 데이터 비트(BIT)를 저장하도록 설계된 제 1 트랜지스터(T1) 및 상보의 데이터 비트(BITb)를 저장하도록 설계된 제 2 트랜지스터(T2)를 포함하고, 상기 트랜지스터들은 반도체-온-인슐레이터 기판 위에 제조되고, 상기 트랜지스터들의 각각은 소스, 드레인, 프런트 제어 게이트(CG) 및 트랜지스터를 차단하도록 제어될 수 있는 백 제어 게이트(BG1, BG2)를 포함하고, 소스 라인(SL)이 상기 트랜지스터들의 각각의 소스에 연결되고, 백 게이트 라인(BG1, BG2)이 상기 트랜지스터들의 각각의 백 제어 게이트와 연관되고, 백 게이트 라인은 서로 평행하고 상기 소스 라인에 직교하는 것을 특징으로 하는 내용 주소화 메모리 셀.
  15. 제 14항에 있어서, 워드 라인(WL)은 상기 트랜지스터들의 각각의 프런트 제어 게이트에 연결되고, 상기 워드 라인은 상기 소스 라인에 평행한 것을 특징으로 하는 내용 주소화 메모리 셀.
  16. 라인 및 칼럼으로 배열된 제 14항 또는 제 15항 중 어느 한 항에 따른 복수의 메모리 셀을 포함하는 것을 특징으로 하는 내용 주소화 메모리.
  17. 내용 주소화 메모리에서 데이터를 비교하는 방법에 있어서,
    상기 메모리는 데이터 비트(BIT)를 저장하는 제 1 트랜지스터와 상보의 데이터 비트(BITb)를 저장하는 제 2 트랜지스터를 포함하고, 상기 트랜지스터들의 각각은 제1 제어 게이트 및 트랜지스터를 차단하도록 제어될 수 있는 제2 제어 게이트를 포함하고,
    상기 방법은,
    - 제시된 비트(DATA)와 상기 저장된 비트(BIT)가 일치하면 상기 트랜지스터들 중에서 도통 트랜지스터를 차단시키기 위해 상기 제시된 비트(DATA)와 상기 제시된 비트의 상보 비트(DATAb)를 가지고 상기 트랜지스터들의 각각의 상기 제2 제어 게이트를 제어하면서 상기 트랜지스터들의 각각의 상기 제1 제어 게이트에 공칭의 읽기 전압을 인가하여 상기 제 1 및 제 2 트랜지스터를 읽기 모드에서 동작시키는 단계; 및
    - 상기 제시된 비트(DATA)와 상기 저장된 비트(BIT)가 일치하는지 여부를 나타내기 위해 상기 트랜지스터들의 각각의 소스에 연결된 소스 라인 상의 전류의 유무를 검출하는 단계를 포함하는 것을 특징으로 하는 내용 주소화 메모리에서 데이터를 비교하는 방법.
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