CN102142278B

CN102142278B - 用于比较SeOI上的内容寻址存储器中数据的装置

Info

Publication number: CN102142278B
Application number: CN2010106250074A
Authority: CN
Inventors: 卡洛斯·马祖拉; 理查德·费朗
Original assignee: Soitec SA
Current assignee: Soitec SA
Priority date: 2010-01-14
Filing date: 2010-12-10
Publication date: 2013-07-03
Anticipated expiration: 2030-12-10
Also published as: US20110170327A1; FR2955195B1; KR101222024B1; CN102142278A; SG173254A1; JP2011187150A; FR2955195A1; EP2346048A1; TW201142845A; US8325506B2; TWI466120B; KR20110083484A

Abstract

本发明涉及一种用于比较SeOI上的内容寻址存储器中的数据的装置，其包括：存储器单元，其由存储数据比特的第一晶体管和存储数据比特的补码的第二晶体管组成，晶体管被制造在绝缘体上半导体衬底上且每个晶体管都具有可被控制以截止该晶体管的前控制栅极和后控制栅极；比较电路，其被配置为：通过向每个晶体管的前控制栅极施加标定读电压，同时控制每个晶体管的后控制栅极，使得一个晶体管具有提出的比特，另一个晶体管具有提出比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作第一和第二晶体管；和检测在连接到每个晶体管的源极的源极线上是否存在电流以指示提出的比特和存储的比特是否相同。

Description

用于比较SeOI上的内容寻址存储器中数据的装置

技术领域

本发明的技术领域在于半导体器件，更具体地，本发明的技术领域是在绝缘体上半导体衬底（SeOI衬底）上制造的内容寻址存储器。

本发明更具体地涉及用于比较内容寻址存储器中的数据的装置、用于控制这样的比较装置的方法和内容寻址存储器。

背景技术

内容寻址存储器（CAM：content-addressable memory）是一种在相对高速的搜索应用中使用的计算机存储器。

与由用户应用提供存储地址且随机存取存储器（RAM）返回存储在该地址的数据的标准计算机存储器（特别是RAM类型）不同的是，CAM存储器被设计成使得由用户应用提供数据字且CAM搜索整个存储器以确定其中是否存储有该字。如果发现该字，则CAM返回发现该字的一个或更多个地址的列表。

由于CAM存储器被设计成通过并行地执行多个操作而在单个操作中搜索其整个存储器，所以CAM存储器在所有搜索应用中都比RAM快。然而，与具有简单的存储器单元（RAM的单一功能是存储数据）的RAM不同的是，CAM还必须操作比较功能。因而每个单独的存储器单元都必须具有自己的比较电路以检测被存储在该单元中的比特和提出的输入比特之间的匹配。因此CAM单元的物理尺寸（尤其是在占有的表面单位方面）大于RAM单元的物理尺寸。

图1示出了常规的NOR型CAM单元。这样的单元包括十个晶体管并且通常占用大约300个表面单位（300F²）。

由于此类型的CAM存储器针对仅包含1和0的数据使用系统搜索，因此此类型的CAM存储器被认为是二态的。还已知一种三态CAM存储器，其允许所存储的数据字中的一个或更多个比特的被称为“X”或“任意”的对应的第三种状态，使得能够增加搜索的灵活性。

图2示出了常规的NOR型三态CAM单元。该单元由16个晶体管组成并且通常占用500个表面单位。

应当理解的是，常规的CAM单元占用很大的表面区域。而在本发明的应用领域中经常存在着将半导体器件小型化的需求。而且，仅仅就存在大量的晶体管且需要在CAM存储器阵列中提供电源线这方面而言，常规的CAM存储器具有耗电多的缺点。

发明内容

本发明的目的是弥补上述缺点，并且因此根据第一方面提出了一种用于比较内容寻址存储器中的数据的装置，该装置包括：由存储数据比特的第一晶体管和存储所述数据比特的补码的第二晶体管形成的存储器单元，所述晶体管被制造在绝缘体上半导体衬底上，并且所述晶体管中的每一个都具有前控制栅极和后控制栅极，所述前控制栅极和后控制栅极可以被控制以截止所述晶体管；比较电路，所述比较电路被配置为执行以下操作：通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有提出的比特，另一个晶体管具有所提出的比特的补码，以在所提出的比特与存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式中操作所述第一晶体管和所述第二晶体管；和检测在连接到所述晶体管中的每一个的源极的源极线上是否存在电流，以指示所提出的比特和存储的比特是否相同。

该装置的一些优选的但非限制的方面如下：

所述比较电路被配置为向所述第一晶体管的所述后控制栅极提供所提出的比特的补码并向所述第二晶体管的所述后控制栅极提供所提出的比特；

所述绝缘体上半导体衬底包括由绝缘层与基体衬底分隔开的半导体材料的薄膜，并且所述晶体管的所述后控制栅极以面对所述晶体管的沟道的方式被布置在所述绝缘层下的所述基体衬底中；

所述晶体管中的每一个的所述后控制栅极在所述基体衬底中被反向偏置的阱隔离；

所述晶体管中的每一个的所述后控制栅极都具有功函数；

所述比较电路还被配置成执行三态运算，所提出的比特在三态运算期间被忽略；

在三态运算期间，所述比较电路在读模式下操作所述第一晶体管和所述第二晶体管，同时以同一个电压来控制所述晶体管中的每一个的所述后控制栅极，该同一个电压被选择为使得通常导通的晶体管截止；

该装置还包括用于控制所述存储器单元的电路，该电路被配置为在读模式、编程模式和擦除模式下通过以同一个电压控制所述晶体管中的每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通晶体管不被截止；

所述控制电路还被配置为在保持模式中通过以同一个电压控制所述晶体管中的每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通晶体管被截止；

该装置包括两条平行的后选通线，所述后选通线中的每一条都连接到所述晶体管中的每一个的所述后控制栅极；

字线连接到所述晶体管的所述前控制栅极，所述字线垂直于所述后选通线；

所述晶体管是浮置栅极FET晶体管，并且所述晶体管的所述后控制栅极被设置在所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开；

所述晶体管是浮置沟道FET晶体管，并且所述晶体管的所述后控制栅极被设置在所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开。

根据另一方面，本发明涉及一种内容寻址存储器单元，该内容寻址存储器单元包括被设计为存储数据比特的第一晶体管和被设计为存储所述数据比特的补码的第二晶体管，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有源极、漏极、前控制栅极和后控制栅极，所述前控制栅极和所述后控制栅极可以被控制以截止所述晶体管，在该单元中，源极线连接到所述晶体管中的每一个的所述源极，后选通线连接到所述晶体管中的每一个的所述后控制栅极，所述后选通线彼此平行并垂直于所述源极线。

与所述源极线平行的字线也可以连接到所述晶体管中的每一个的所述前控制栅极。

根据另一方面，本发明涉及一种存储器阵列，该存储器阵列包括多个根据本发明的存储器单元。

根据另一方面，本发明涉及一种比较内容寻址存储器中的数据的方法，所述存储器包括由存储数据比特的第一晶体管和存储所述数据比特的补码的第二晶体形成的存储器单元，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有前控制栅极和后控制栅极，所述前控制栅极和后控制栅极可以被控制以截止所述晶体管，该方法包括以下步骤：

通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特，另一个晶体管具有所提出的比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式中操作所述第一晶体管和所述第二晶体管；

检测在连接到所述晶体管中的每一个的所述源极的源极线上是否存在电流，以指示所提出的比特和存储的比特是否相同。

附图说明

通过阅读以下对以非限制性示例的方式提供的本发明的优选实施方式的详细描述并参考附图，本发明的其它方面、目的和优点将变得更加明显，在附图中：

前面已经讨论过的图1和图2分别表示二态和三态的常规NOR型CAM单元，其中为了清楚起见未示出存取晶体管；

图3是表示根据本发明的具有两个晶体管的CAM存储器单元的一个可能的实施方式的图；

图4示出了根据本发明的CAM存储器阵列的优选拓扑；

图5示出了根据本发明的CAM存储器单元的等效图；

图6至图8分别示出了在提出的4比特字和根据本发明的4个CAM存储器单元中存储的字之间匹配、不匹配以及针对所提出的字中的一个比特的匹配不进行搜索的情况下在所提出的字与所存储的字之间的比较操作；

图9a和图9b表示可以用于根据本发明的CAM存储器中的闪存型晶体管的两个可能的实施方式；

图10a至图10e表示后控制栅极的多种可能的实施方式。

具体实施方式

根据第一方面，本发明涉及一种用于比较内容寻址存储器中的数据的装置，该装置包括存储数据比特BIT的存储器单元和被配置成检测所提出的比特DATA是否与存储的比特BIT相同的比较电路。

参考图3，示出了在根据本发明第一方面的用于比较数据的装置中使用的存储器单元的一个可能的实施方式。

存储器单元包括两个晶体管：第一晶体管T1存储数据比特BIT，并且第二晶体管T2存储数据比特的补码BITb。因而其中一个晶体管通常导通（该晶体管存储逻辑“0”值），而另一个晶体管通常截止（该晶体管存储逻辑“1”值）。

这些晶体管被制造在绝缘体上半导体衬底上并且每个晶体管都具有前控制栅极CG和后控制栅极BG1、BG2，可以控制前控制栅极CG和后控制栅极BG1、BG2以截止晶体管。

绝缘体上半导体衬底包括通过绝缘层而与基体衬底分开的半导体材料的薄膜。绝缘体上半导体衬底例如是绝缘体上硅SOI衬底。

根据优选实施方式，绝缘层是隐埋氧化物层（BOX）。绝缘层例如由SiO₂制成。

每个晶体管T1、T2都具有源极区域S、漏极区域D以及在源极区域和漏极区域之间延伸的沟道C。

前控制栅极CG以传统已知方式在衬底表面上在沟道C上方延伸。在本发明的上下文中，晶体管的后控制栅极BG1、BG2以面对所述晶体管的沟道的方式布置在绝缘层BOX下的基体衬底中。后控制栅极通常通过绝缘层下的杂质注入而制成。

漏极D区域和源极S区域优选地与绝缘层BOX接触，使得晶体管被完全用完。

因此可以在两个邻近的存储器单元（参见图4中两个邻近单元C1和C2）间共用源极S。这样的共用使得能够减少被存储器单元占用的表面区域。

可以理解的是，本发明不局限于完全用完的存储器单元，而且还扩展到部分用完的SeOI上的存储器单元。在本身已知的常规方式中，则有必要按存储器阵列中的行来隔离单元以使相邻单元的沟道彼此隔离。在常规方式中，这是通过利用从衬底的表面到BOX在深度方向上延伸的侧向隔离沟槽（利用浅沟隔离（STI：shallow trenchisolation）技术）完成的。

根据本发明的优选施实方式，存储器单元由两个浮置栅极闪存晶体管形成。

根据图9a中表示的第一个变型，闪存晶体管是平坦的：浮置栅极12被布置在SeOI衬底的薄膜的表面上并且经由栅介电层13与在薄膜中延伸的沟道C绝缘。前控制栅极10形成在浮置栅极12的上方同时通过栅间介电层11与浮置栅极12绝缘。

根据图9b中表示的第二个变型，闪存晶体管是凹进型浮置栅型：浮置栅极22形成在于沟道C中制造的沟槽中，并且经由布置在沟槽壁上的栅介电层23与沟道绝缘。前控制栅极20形成在衬底表面上同时通过栅间介电层21与浮置栅极22绝缘。

然而，本发明不局限于使用闪存晶体管，而是还扩展到SeOI上使用具有浮置栅极晶体管的DRAM。根据优选变型，DRAM晶体管的前控制栅极被置于浮置沟道中以增加其表观长度，同时通过栅介电层与沟道绝缘。因而，限定了RCAT（RecessChannel Array Transistor:凹进沟道阵列晶体管）型晶体管。

图3的左侧是根据本发明的具有两个晶体管T1和T2（在此情况下，具有凹入的浮置栅极的闪存型晶体管）的CAM单元的平面图，其中在晶体管的多个区域中具有多条存取线或控制线：连接每个晶体管的源极区域S的源极线SL；用于寻址每个晶体管的漏极区域的比特线BL1、BL2；连接每个晶体管的前控制栅极的字线WL；用于寻址每个晶体管的后控制栅极的后选通线BGL1、BGL2。

图3的右侧是沿晶体管T1的轴线AA′的横截面图，其示出了前控制栅极CG和后控制栅极BG1的各个源极S、漏极D和沟道C区域以及多条存取线BL1、WL、SL的布置。

两个晶体管的有源区域沿两个平行带设置。字线WL连接到每个晶体管的前控制栅极CG，而源极线SL连接到两个晶体管中的每一个的源极S。

字线WL和源极线SL垂直于有源区域带，同时每个晶体管的漏极通过比特线BL1、BL2寻址。

后控制栅极BG1、BG2与比特线平行。因此，后控制栅极BG1、BG2垂直于源极线SL，这使得能够并行地比较同一个提出的字的所有比特（源极线实际上为所有存储的字的比特所共用）。后控制栅极BG1、BG2还因此垂直于字线WL，这使得能够同时对提出的字与不同行上的若干个存储字进行比较（通过相应的字线WL选择行进行选择性的比较）。

根据第一方面的数据比较装置还包括比较电路（未示出），该比较电路被配置成通过向晶体管的前控制栅极施加标定的读电压，同时控制晶体管中的每一个的后控制栅极，使得一个晶体管具有提出的比特DATA，另一个则具有所提出的比特的补码，以在所提出的比特和存储的比特匹配的情况下截止所述晶体管中的导通晶体管，从而在读模式中操作第一和第二晶体管。

这样，通常导通的晶体管（存储逻辑“1”值的晶体管）的后控制栅极在BIT和DATA匹配的情况下被控制为在读模式中截止该晶体管，而在BIT和DATA不匹配的情况下使该晶体管导通。

具有N型导电性沟道和P型导电性后控制栅极（则该后控制栅被认为具有功函数）的晶体管具有非常高的阈值电压。通过向后控制栅施加正电压，可以降低该阈值电压。

具有N型导电性沟道和N型导电性后控制栅极（则该后控制栅极被认为不具有功函数）的晶体管具有标定的阈值电压，通过向后控制栅极施加正电极，可以降低该标定的阈值电压。

晶体管的阈值电压通过后控制栅极的变化可以根据V_th＝V_t0-α.V_BG来计算，其中V_th表示晶体管的阈值电压，V_BG表示施加到后栅极的电压，V_t0表示标定的阈值电压（根据使用N型还是P型的后控制栅极，其可通过功函数而偏移），并且α表示与晶体管的几何形状相关联的系数。

可以根据

特别地为系数α建模，其中t_ox1指出了将前控制栅极与沟道分隔开的栅介电层的厚度，t_ox2指出了将后控制栅极与沟道分隔开的绝缘层的厚度，并且t_Si指出了薄膜的厚度。

例如，当前或未来工艺的栅介电层t_ox1的厚度是

的级别或更小，薄膜t_Si的厚度是的级别或更小，并且绝缘层t_ox2的厚度是的级别或更大。

应该注意，如果绝缘层厚度较大，则可能难以通过后控制栅极来完全截止晶体管。但是，在这种情况下仍然能够检测残留的电流，因此本发明的原理还可以应用于这样的情况。

在本发明的上下文中，优选地选择具有功函数以减少对晶体管的厚度、掺杂和其它的限制。

因而，选择向通常导通的晶体管的后控制栅极施加零电压以截止该晶体管（后控制栅极截止）。于是晶体管的阈值电压显著地非常高。

向晶体管的控制栅极施加正电压（后控制栅极导通）降低了晶体管的阈值电压，使得通常导通的晶体管将不会被后控制栅极截止。

这意味着必须将所提出的比特的补码DATAb施加到存储数据比特BIT的第一晶体管的后控制栅极，并且必须将所提出的比特DATA施加到存储数据比特的补码BITb的第二晶体管的后控制栅极。

这样，如果BIT＝1，则第一晶体管的后控制栅极具有以下情况：

在BIT和DATA匹配的情况下截止，使得该晶体管截止并且并不传输电流，

在BIT和DATA不匹配的情况下导通，使得该晶体管保持导通并传输电流。

应当理解，本发明不局限于使用功函数，而是扩展到没有功函数的情况。而且本发明不局限于使用零或正后控制栅极电压，而且还扩展到使用零或负后控制栅极电压。

参考图10a至图10e详细描述了后控制栅极的多个可能实施方式。应该注意，在这些附图中，仅示出了在绝缘层下方延伸的部分。通常，后控制栅极通过绝缘层下的杂质注入而形成。

根据在图10c和图10e中表示的第一个实施方式，后控制栅极BG在单元的整个宽度下延伸。

根据图10a、图10b和图10d表示的另一个实施方式，后控制栅极BG被设置为仅朝向浮置沟道（在DRAM的情况下）或浮置栅极（在闪存的情况下）延伸。

如图10a所示，后控制栅极BG通过反向偏置的阱W（针对N型晶体管功的具有功函数的P+后控制栅极来说为N型阱）而与基体衬底1绝缘。

阱电压被选择为使得由后控制栅极和阱之间的电节点产生的寄生二极管总是反向的，该二极管将后控制栅极与阱隔离开来，并且将后控制栅极与其可能包含的任何部分（尤其是其它后控制栅极）隔离开来。

在后控制栅极在单元的整个宽度下延伸的情况下，还必须提供在深度方向上延伸到基体衬底1中的侧向绝缘区域20以使后控制栅极与基体衬底绝缘。在图10c中，侧向绝缘区域20被隠埋在绝缘层BOX下面。在图10e中，侧向绝缘区域20从表面开始延伸，穿过绝缘层BOX。

当把后控制栅极局部化以有助于阱的绝缘时，也可以设置这样的侧向绝缘区域20。特别地是，在这种情况下，可能会需要仅针对单个后控制栅极偏置来产生阱（例如，为了绝缘P+后控制栅极而产生N-阱，而N+后控制栅极将被直接设置在P-偏至的基体衬底中）。在图10b中，侧向绝缘区域20被隠埋在绝缘层BOX下。在图10d中，侧向绝缘区域20从表面开始延伸，穿过绝缘层BOX。

根据未示出的变型实施方式，在绝缘层BOX下布置在基体衬底中的第二绝缘层可以全部或部分地作用于使后控制栅极与基体衬底绝缘。

返回到对根据本发明第一方面的数据比较装置的描述，该比较电路还被配置为检测在连接到每个晶体管的源极的源极线SL上是否存在电流，以指示所提出的比特DATA和数据比特BIT是否相同。更具体地说，不存在电流表示BIT和DATA之间的匹配（导通晶体管实际上已经被截止，使得具有两个晶体管的单元不向源极线提供电流），而存在电流则表示DATA不同于BIT（导通晶体管尚未被截止并且单元向源极线提供电流）。

应该注意，对于图1和图2的常规CAM存储器来说，设置了特定的线路（通常表示为“匹配线”）以提供比较结果。该线路与接地不同。还需要产生互连，单元的相对大的尺寸（10或16个晶体管）可以使之成为可能。

在本发明的上下文中，源极线（通常用作单元的接地）被用作“匹配线”。

这使得能够避免不得不产生互连，同时单元仅包括两个晶体管并由此具有最小的覆盖区。

而且，源极线与字线平行，并且因此对于存储的字的所有比特来说是公用的。因此能够针对字的所有比特并行地在一个（或多个）存储字与提出的字之间进行比较。

如果单元中的源极线的电学功能主要是形成接地，则源极线的电压在所有情况下都为0V（或尽可能接近）以确保单元的正确操作。另一方面，可以测量该线中是否存在电流，倘若该线具有相对低的阻抗，则在任何电压下都会有电流流动。

字的与进行比较的存储字和提出的字之间的差异相对应的比特可以导致在源极线上存在电流。唯有所有比特都完美地匹配才会导致在源极线中没有电流。

图4表示了根据本发明的CAM存储器阵列的优选拓扑。在该图中，虚线标识了前述的相邻的CAM存储器单元C1和C2。应该注意的是，有利地，源极线SL对于沿有源区域带的两个相邻的单元C1和C2来说是共用的（单元C1通过字线WL1寻址，单元C2通过字线WL2寻址）。因此，对WL1或WL2的选择性激活使得能够将提出的比特与存储在单元C1和C2中的一个或其它比特进行比较。

图5的右侧是根据本发明的CAM单元的等效电路图。

由于每个晶体管都具有两个控制栅极（前控制栅极和后控制栅极），所以每个晶体管都起到了两个串联起来的晶体管的作用。该单元因而像具有四个晶体管的单元那样工作。使用具有后控制栅极的晶体管的优势在于，这样的晶体管比两个串联起来的晶体管小得多。

参考图6，示出了对所提出的字（包括四个比特：0100）与存储在四个根据本发明的CAM单元中的字的示例性比较，这四个根据发明的CAM单元被设置在存储器阵列的同一行上，使得这些单元的晶体管共用相同的字线WL和相同的源极线SL。

当提出的比特（DATA3-DATA2-DATA1-DATA0）等于存储的比特（BIT3-BIT2-BIT1-BIT0）时，源极线SL上没有电流流动。

以所提出的比特DATA0＝0为例，单元的第一晶体管存储BIT0＝0，同时单元的第二晶体管存储互补比特BIT0b＝1。在正常的读操作（通过向字线WL施加标定的读电压，并且向第一和第二晶体管中的每一个的比特线BL1、BL2施加大约VDD/2的电压）中，第一晶体管被截止，而第二个晶体管导通。在功函数起作用的情况下，根据本发明的比较电路被配置为执行该正常的读操作同时向第一晶体管的后控制栅极施加DATAb值并且向第二晶体管的后控制栅极施加DATA值。则第二晶体管被其后控制栅极截止（由于后控制栅极受到DATA0＝0的控制，所以截止）。因此，该单元不向源极线SL提供任何电流。

如果观察到所提出字的所有比特和存储的比特之间的完美匹配，则在源极线上没有电流流动。应该注意，不存在对于所提出的字的宽度（比特数量）的限制。

参考图7，其示出了对具有4个比特0100的提出的字的相同的示例性比较。在图7中，所提出的字的比特DATA2＝0与存储的比特BIT2=1之间不存在匹配。

以提出的比特DATA2=0为例，单元的第一晶体管存储BIT2＝1，同时单元的第二晶体管存储互补比特BIT2b＝0。在正常的读操作中，第一晶体管导通，同时第二晶体管截止。根据本发明的比较电路被配置为执行该正常的读操作并同时向第一晶体管的后控制栅极施加DATAb值并且向第二晶体管的后控制栅极施加DATA值。则第一晶体管保持导通（因为受到DATA2b＝1的控制，所以第一晶体管的后控制栅极为导通）。于是该单元向源极线SL传输电流。因而，可以由于字的任一个比特而导致的电流的存在对应于提出的字和存储的字之间的差异。

参考图8，其示出了三态比较，该三态比较对应于对所提出的比特DATA1“不关心”的情况。对于这样的三态比较，迫使相应的CAM单元的后控制栅极截止，使得导通晶体管截止并且不向源极线传输电流。然后对比特BIT1的比较截止。这样的三态比较例如对应对不完整或含有错误的字的搜索。

作为变型，可以控制两个晶体管以使其中每一个都存储“0”。则对该比特的比较截止，由于该对晶体管，没有电流能在源极线上进行传输。这样的变形例如对应于在可能含有“拼写错误”的数据库中进行的搜索。

上面已经描述了所提出的比特和存储在根据本发明的CAM单元中的比特间的比较操作。

下面描述该单元的读、编程、擦除和保持操作。

关于将被施加到每个晶体管的前控制栅极和漏极的这些操作按照本质上常规已知的方式运行。

针对读、编程和擦除模式，控制电路还以同一个电压来控制每个晶体管的后控制栅极，该同一个电压被选择为使得导通的晶体管不被截止。在这里描述的示例中，这两个晶体管中的每一个的后控制栅极在这些操作中都为导通。

尽管并非强制，但针对保持模式可以提供不同的操作，因此控制电路被配置为以同一个电压来控制每个晶体管的后控制栅极，该同一个电压被选择为使得导通的晶体管不被截止。在这里描述的示例中，两个晶体管中的每一个的后控制栅极将为截止以在该保持操作期间减少电力消耗。

因此，下面是根据本发明的CAM单元的真值表。

应该理解，本发明不局限于根据其第一方面的比较装置，而是还扩展到内容寻址存储器单元、用于比较在实现上述原理的内容寻址存储器中的数据的方法、以及包括以行和列布置的具有两个晶体管的多个单元的内容寻址存储器。

本发明提供如下具体优势。

通过将完成比较功能所需的晶体管的数量限制为两个，极大地减少了由CAM单元占用的表面区域。根据所使用的技术工艺，本发明的CAM单元在存储进程中占据大约8F²，在逻辑进程中占据至少30F²（与常规的二元CAM单元的300F²相比，以及与常规的三态CAM单元的500F²相比）。

而且，在本发明的上下文中，可以使用相同的单元来执行二态比较或三态比较。

●比较速度与常规单元的比较速度相似。

●根据本发明的CAM存储器不需要任何电源线，使得在存储器阵列中观察不到泄漏也观察不到电力损失。

●通过字线选择比较，其在传统单元中不可能实现。因此，能够在不受到存储器电路的架构（尤其是阵列的尺寸）限制的情况下简单地选择同时比较的字的数量。

●根据本发明的CAM单元以低功率运行。

●CAM存储器相对易于设计：CAM存储器实际上仅包括所有层的长直线区域，根据规则阵列建立接触。

●当根据本发明的CAM单元使用闪存晶体管时，与具有SRAM晶体管的CAM单元相比，最初的编程相对较慢。然而，根据本发明的CAM单元耗电较少并具有更小的尺寸。CAM单元还可仅用于不频繁寻址的信息。

当根据本发明的CAM单元使用DRAM晶体管时，需要对内容进行周期刷新，但是编程显著快于闪存晶体管。该变型施实方式可以有利地用于制造微处理器的存储缓冲器（通常称为L1、L2、L3缓存）。

Claims

1.一种比较内容寻址存储器中的数据的装置，该装置包括：

存储器单元，所述存储器单元由存储数据比特的第一晶体管（T1）和存储所述数据比特的补码的第二晶体管（T2）形成，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有前控制栅极（CG）和后控制栅极（BG1、BG2），所述前控制栅极和所述后控制栅极能够被控制以截止所述晶体管；

比较电路，所述比较电路被配置为执行以下操作：

通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特，另一个晶体管具有所提出比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作所述第一晶体管和所述第二晶体管；和

检测在连接到所述晶体管中的每一个的源极的源极线（SL）上是否存在电流，以指示所提出的比特和存储的比特是否相同。

2.根据权利要求1所述的装置，其中，所述比较电路被配置为向所述第一晶体管的所述后控制栅极（BG1）提供所提出的比特的补码，并向所述第二晶体管的所述后控制栅极（BG2）提供所提出的比特。

3.根据前述权利要求中一项所述的装置，其中，所述绝缘体上半导体衬底包括通过绝缘层而与基体衬底分隔开的半导体材料的薄膜，并且所述晶体管的所述后控制栅极以面对所述晶体管的沟道的方式被布置在所述绝缘层下的所述基体衬底中。

4.根据权利要求3所述的装置，其中，所述晶体管中的每一个的所述后控制栅极被具有反向偏置的阱在所述基体衬底中隔离。

5.根据权利要求1所述的装置，其中，所述晶体管中的每一个的所述后控制栅极都具有功函数。

6.根据权利要求1所述的装置，其中，所述比较电路还被配置为执行三态操作，所提出的比特在三态操作期间被忽略。

7.根据权利要求6所述的装置，其中，在三态操作期间，所述比较电路在读模式下操作所述第一晶体管和所述第二晶体管，同时以同一个电压来控制所述晶体管中的每一个的所述后控制栅极，该同一个电压被选择为使得通常导通的晶体管被截止。

8.根据权利要求1所述的装置，该装置还包括用于控制所述存储器单元的电路，该电路被配置为在读模式、编程模式和擦除模式中通过以同一个电压控制所述晶体管中的每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通的晶体管不被截止。

9.根据权利要求1所述的装置，该装置还包括用于控制所述存储器单元的电路，该电路被配置为在保持模式下通过以同一个电压控制所述晶体管中的每一个的所述后控制栅极来操作所述晶体管，该同一个电压被选择为使得导通晶体管被截止。

10.根据权利要求1所述的装置，该装置包括两条平行的后选通线，所述后选通线中的每一条都连接到所述晶体管中的一个的所述后控制栅极。

11.根据权利要求10所述的装置，其中，字线连接所述晶体管的所述前控制栅极，所述字线垂直于所述后选通线。

12.根据权利要求1所述的装置，其中，所述晶体管是浮置栅极FET晶体管，所述绝缘体上半导体衬底包括通过绝缘层与基体衬底分隔开的半导体材料的薄膜，并且晶体管的所述后控制栅极被布置在所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开。

13.根据权利要求1所述的装置，其中，所述晶体管是浮置沟道FET晶体管，所述绝缘体上半导体衬底包括通过绝缘层与基体衬底分隔开的半导体材料的薄膜，并且晶体管的所述后控制栅极被布置在所述基体衬底中，所述后控制栅极通过所述绝缘层与所述晶体管的沟道分隔开。

14.一种内容寻址存储器单元，其包括被设计为存储数据比特的第一晶体管（T1）和被设计为存储所述数据比特的补码的第二晶体管（T2），所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有源极、漏极、前控制栅极（CG）和后控制栅极（BG1、BG2），所述前控制栅极和所述后控制栅极能够被控制以截止所述晶体管，在该单元中，源极线（SL）连接到所述晶体管中的每一个的所述源极，后选通线（BGL1、BGL2）与所述晶体管中的每一个的所述后控制栅极相关联，所述后选通线彼此平行并垂直于所述源极线。

15.根据权利要求14所述的单元，其中，字线（WL）连接到所述晶体管中的每一个的所述前控制栅极，所述字线平行于所述源极线。

16.一种内容寻址存储器，其包括以行和列布置的多个根据权利要求14或15中一项所述的存储器单元。

17.一种比较内容寻址存储器中的数据的方法，所述存储器包括由存储数据比特的第一晶体管和存储所述数据比特的补码的第二晶体管形成的存储器单元，所述晶体管被制造在绝缘体上半导体衬底上并且所述晶体管中的每一个都具有前控制栅极和后控制栅极，所述前控制栅极和所述后控制栅极能够被控制以截止所述晶体管，该方法包括如下步骤：

通过向所述晶体管中的每一个的所述前控制栅极施加标定的读电压，同时控制所述晶体管中的每一个的所述后控制栅极，使得一个晶体管具有所提出的比特，另一个晶体管具有所提出比特的补码，以在所提出的比特与存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作所述第一晶体管和所述第二晶体管；

检测在连接到所述晶体管中的每一个的源极的源极线上是否存在电流，以指示所提出的比特与存储的比特是否相同。