TWI466120B - 用於比較在ＳeＯＩ上之一內容可定址的記憶體之資料的裝置 - Google Patents

用於比較在ＳeＯＩ上之一內容可定址的記憶體之資料的裝置 Download PDF

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TWI466120B
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Description

用於比較在SeOI上之一內容可定址的記憶體之資料的裝置
本發明領域係針對半導體裝置，更特定言之，係針對在一絕緣體上覆半導體(SeOI)基板之上所構成的內容可定址記憶體。
更特定言之，本發明係有關於用於在一內容可定址記憶體中比較資料的一裝置，用於控制該一比較裝置的一方法以及一內容可定址記憶體。
該內容可定址記憶體(CAM)係為某些極高速搜尋應用中所使用的一類型之電腦記憶體。
與標準電腦記憶體(特別地，為隨機存取記憶體RAM型式)不同，其中使用者應用供給一記憶體位址並且該RAM在該位址送回在該位址的儲存資料，一CAM記憶體係經設計因此該使用者應用供給一資料字元以及該CAM搜尋其之整個記憶體用以確定此字元是否儲存於其中。假若發現該字元，則該CAM送回其中已發現該字元的一或更多位址之一覽表。
因為一CAM記憶體係經設計用以藉由並行地執行多重運算，而於一單一運算中搜尋整個記憶體，在所有的搜尋應用中此記憶體係較RAM快速。然而，與具有簡單儲存單元(storge cell)(RAM之單一功能係用以儲存資料)的RAM不同，該CAM必需同時處理該比較功能。每一個別記憶體單元因而必需具有其自有的比較電路，用以探測儲存在該單元中的該位元與一提出的輸入位元之間的一相配。因此，CAM單元之實體尺寸(特別是就所佔用的表面單元而言)係大於RAM單元之尺寸。
圖1顯示一傳統的非或(NOR)型式CAM單元。該一單元包含十個電晶體且典型地佔用大約300表面單元(300 F2 )。
此型式之CAM記憶體係為二進位，其使用該系統性搜尋資料僅包含1s及0s。同時，所知為一三進CAM記憶體考慮到針對該儲存資料字元中一或更多位元，稱為“X”或“any”的第三一致性狀態，因此能夠對該搜尋增加靈活性。
圖2顯示一傳統的非或(NOR)型式三進CAM單元。此單元係由16個電晶體組成並且典型地佔用500表面單元。
應瞭解的是一傳統的CAM單元因而佔用一大的表面積。亦即，在本發明針對該等半導體裝置之微型化的應用領域上具有經常性的需要。此外，純然由於大數目之電晶體以及對於需要供給該CAM記憶體陣列中的一電源線，傳統式CAM記憶體具有消耗大量電力的缺點。
本發明之目的係改正上述缺點，為此，根據一第一觀點，提出一裝置用以比較一內容可定址記憶體中的資料，包含：-　一記憶體單元，其係由一第一電晶體儲存一資料位元以及一第二電晶體儲存該資料位元之補體(complement)所構成，該等電晶體係構成在一絕緣體上覆半導體基板之上，並且每一電晶體具有一前控制閘極以及一後控制閘極能夠經控制用以阻斷該電晶體；-　一比較電路，係經組構以：。於讀取模式操作該第一及第二電晶體，其係藉由對每一電晶體之該前控制閘極施以一標稱讀取電壓，同時控制每一電晶體之該後控制閘極，其中一者具有所提出的位元(DATA)，另一者具有該提出位元之補體(DATAb)，若該提出的位元(DATA)與該儲存的位元(BIT)相對應則用以阻斷該等電晶體中該通過的電晶體；以及。探測與每一電晶體之該源極連接的一源極線路上電流存在與否，用以顯示該所提出的位元及該儲存的位元是否相同。
此裝置之一些較佳的，但非限定地，觀點係如以下所示：-　該比較電路係經組構以將一提出位元之補體供給該第一電晶體之該後控制閘極，以及將該提出位元供給該第二電晶體之該後控制閘極；-　該絕緣體上覆半導體基板包含一半導體材料薄膜，其係藉由一絕緣層與一基底基板隔離，以及一電晶體之該後控制閘極係配置在該基底基板中位在面向該電晶體之該通道的該絕緣層下方；-　每一電晶體之該後控制閘極係於該基底基板中藉由相對偏壓之一井而隔離；-　每一電晶體之該後控制閘極具有一作業功能(working function)；-　該比較電路亦經組構以在忽視該提出位元時執行一三進運算(ternary operation)；-　於一三進運算期間，該比較電路係於讀取模式下操作該第一及第二電晶體，同時以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，俾以阻斷該正常通過的電晶體；-　其亦包含一電路用以控制該記憶體單元其係經組構以在讀取、程式化及抹除模式下操作該等電晶體，藉由以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，因此該通過的電晶體未受阻斷；-　該控制電路亦係經組構以在保持模式(holding mode)下以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，因此該通過的電晶體係受阻斷；-　該裝置包含二並聯的後閘極線路，每一後閘極線路係連接至其中之一電晶體之該後控制閘極；-　一字元線路連接該等電晶體之該等前控制閘極，該字元線路係與該等後閘極線路垂直；-　該等電晶體係為浮動閘極場效電晶體(FET)，以及一電晶體之該後控制閘極係佈置在該基底基板中，藉由該絕緣層與該電晶體之該通道分開；-　該等電晶體係為浮動通道場效電晶體，以及一電晶體之該後控制閘極係佈置在該基底基板中，藉由該絕緣層與該電晶體之該通道分開。
根據另一觀點，本發明係有關於一內容可定址的記憶體單元，其包含一第一電晶體係經設計用以儲存一資料位元，以及一第二電晶體係經設計用以儲存該資料位元之補體，該等電晶體係在一絕緣體上覆以半導體的基板上構成，並且每一電晶體具有一源極、一汲極、一前控制閘極及一後控制閘極，能夠經控制用以阻斷該電晶體，於單元中一源極線路係連接至每一電晶體之該源極，一後閘極線路係與每一電晶體之該後控制閘極結合，該等後閘極線路係相互平行並與該源極線垂直。
一字元線路與該源極線路平行，亦能夠連接至每一電晶體之該前控制閘極。
根據另一觀點，本發明係有關於一記憶體陣列其包含本發明之複數記憶體單元。
根據另一觀點，本發明係有關於比較一內容可定址記憶體中資料的一方法，該記憶體包含一記憶體單元其係由儲存一資料位元的一第一電晶體，以及儲存該資料位元之補體的一第二電晶體所構成，該等電晶體係在一絕緣體上覆以半導體的基板上構成，並且每一電晶體具有一前控制閘極及一後控制閘極，能夠經控制用以阻斷該電晶體，該方法包含以下步驟：-　藉由對每一電晶體之該前控制閘極施以一標稱讀取電壓，以讀取模式操作該第一及第二電晶體，同時控制每一電晶體之該後控制閘極，一以該提出位元，另一以提出位元之補體，假若該提出的位元與該儲存的位元相對應則用以阻斷該等電晶體中該通過的電晶體；-　探測與每一電晶體之該源極連接的一源極線路上電流存在與否，用以顯示該所提出的位元及該儲存的位元是否相同。
根據一第一觀點，本發明係有關於一裝置用以比較一內容可定址記憶體中之資料，包含一記憶體單元儲存一資料位元BIT以及一比較電路其係經組構以探測一所提出位元DATA是否與該儲存位元BIT相同。
參考圖3，顯示一記憶體單元的一可行具體實施例，根據本發明之該第一觀點其係於用以比較資料的一裝置中使用。
該記憶體單元包含二電晶體：一第一電晶體T1儲存該資料位元BIT以及一第二電晶體T2儲存該資料位元BITb之補體。其中之一電晶體因而通常係通過(該儲存邏輯“0”數值者)，而另一者通常受阻斷(該儲存邏輯“1”數值者)。
該等電晶體係構成位在一絕緣體上覆以半導體的基板之上，並且每一電晶體具有一前控制閘極CG以及一後控制閘極BG1、BG2可經控制用以阻斷該電晶體。
該絕緣體上覆以半導體的基板包含一半導體材料薄膜，藉由一絕緣層與一基底基板隔離。該絕緣體上覆以半導體的基板，例如，係為一絕緣體上覆以矽(SOI)的基板。
根據一較佳具體實施例，該絕緣層係為一埋入氧化物層(BOX)。該絕緣層，例如，係以二氧化矽(SiO2 )構成。
每一電晶體T1、T2具有一源極區域S、一汲極區域D及一通道C其係在該源極區域與該汲極區域之間延伸。
該前控制閘極CG就其本身而言係以傳統上所熟知的一方式在該基板之該表面上，該通道C上方延伸。就本發明來說，一電晶體之該後控制閘極BG1、BG2係配置在該基底基板中位在絕緣層BOX下方，面向該電晶體之該通道。該後控制閘極典型地在該絕緣層下方藉由摻雜劑植入而構成。
該汲極D與源極S區域優先地係與該絕緣層BOX接觸，因此該電晶體係完全地耗乏。
該源極S因而能夠為於二相鄰記憶體單元之間(見圖4中該等相鄰單元C1及C2)所共有。該共有使能夠降低一記憶體單元所佔用的表面積。
應瞭解的是本發明並未限定在一完全耗乏的記憶體單元，亦能擴大到位在部分耗乏SeOI上的一記憶體單元。就其本身而論於一傳統上所熟知的方式中，因而需要將該等單元沿著該記憶體陣列之一線路隔離，為了將相鄰單元之該等通道相互隔離。此傳統上係藉使用橫向隔離溝(使用該淺溝隔離-STI-技術)於深度方向由該基板之該表面延伸至該BOX而完成。
根據本發明之一優先的具體實施例，該記憶體單元係由二浮動閘極快閃電晶體所構成。
根據圖9a中所表示的一第一變化形式，該快閃電晶體係為平面的：該浮動閘極12係配置在該SeOI基板之該薄膜的表面上，並係與在該薄膜中延伸的該通道C經由一閘極介電層13而隔離。該前控制閘極10係構成位在該浮動閘極12上方，同時藉由一居間閘極介電層11與之隔離。
根據圖9b中所表示的一第二變化形式，該快閃電晶體係為嵌入浮動閘極型式：該浮動閘極22係經構成位在該通道C中所構成的一溝中，並經由配置在該溝之該等壁上的一閘極介電層23與該通道隔離。該前控制閘極20係構成在該基板之該表面上，同時藉由一居間閘極介電層21與該浮動閘極22隔離。
然而，本發明並未限定在使用快閃電晶體，而亦可擴大到在SeOI上搭配浮動閘極電晶體使用動態隨機存取記憶體(DRAM)。根據一優先的變化形式，該DRAM電晶體之該前控制閘極係嵌入於該浮動通道中，俾以增加其之外觀長度，同時藉由一閘極介電層與該通道隔離。因而定義凹穴通道陣列電晶體(RCAT)型式的電晶體。
圖3之左側，係為根據本發明具有二電晶體T1、T2(於此例子中，係為具有嵌入浮動閘極之快閃型式)的一CAM單元的一平面圖，於該等電晶體之該等不同區域中具有不同的存取或控制線路：源極線路SL係與每一電晶體之該等源極區域S連接，位元線路BL1、BL2用以將每一電晶體之該汲極區域定址，字元線路WL其係連接每一電晶體之該前控制閘極區域，後閘極線路BG1、BG2用以將每一電晶體之該後控制閘極區域定址。
圖3之右側，係為沿著該電晶體T1之該軸AA’的一橫截面視圖，圖示該前控制閘極CG之不同源極S、汲極D及通道C區域及後控制閘極BG1以及不同存取線路BL1、WL、SL的佈置。
該二電晶體之該等活性區域係沿著二平行帶條配置。一字元線路WL係連接至每一電晶體之該前控制閘極CG，同時一源極線路SL係連接至每一電晶體之該源極S。
該字元線路WL與該源極線路SL係與該等活性區域帶條垂直，同時每一電晶體之該汲極係由一位元線路BL1、BL2加以定址。
該等後控制閘極BG1、BG2係與該等位元線路平行。其因而與該源極線路SL垂直，使其能夠並列地比較一及相同的提出字元之所有的位元(該源極線路事實上係與一儲存字元的所有位元共用)。其因而亦係與該字元線路WL垂直，使其能夠同時地將該提出的字元與不同列上的複數儲存字元比較(藉經由該對應的字元線路WL選擇一列作選擇性比較)。
根據本發明之第一觀點，該資料比較裝置亦包含一比較電路(未顯示)經組構以藉由對該等電晶體之該前控制閘極施以一標稱讀取電壓，以讀取模式操作該第一及第二電晶體，同時控制每一電晶體之該後控制閘極，一以一提出的位元DATA，另一者以該提出的位元之該補體DATAb，假若該提出的位元與該儲存的位元相配，俾以阻斷該等電晶體中的該通過電晶體。
因此，該正常通過的電晶體(該儲存邏輯“1”數值者)之該後控制閘極係經作動，假若BIT與DATA相配則在讀取模式下將其阻斷，假若BIT與DATA不相配則讓其通過。
一電晶體其之通道具有一N型導電性以及P導電性之一後控制閘極(該後控制閘極因而視為具有一作業功能)具有一極高的臨限電壓。此臨限電壓可藉由對該後控制閘極施以一正電壓而降低。
一電晶體其之通道具有一N型導電性，以及一N型導電性之後控制閘極(該後控制閘極因而係視為無作業性能)具有一標稱臨限電壓，能夠藉由對該後控制閘極施以一正電壓而降低。
該電晶體之此臨限電壓經由該後控制閘極之變化，可根據Vth =Vt0 -α.VBG 加以公式表示，其中Vth 代表該電晶體之臨限電壓，VBG 為對該後閘極所施以之電壓，Vt0 為該標稱臨限電壓(視一N-或P-型後控制閘極使用與否而定，可藉由該作業功能加以抵銷)，以及一α係數係與該電晶體之幾何形狀有關。
該係數明顯地能夠根據模型化，其中tox1 代表將該前控制閘極與該通道分離的該閘極介電層之厚度，tox2 代表將該後控制閘極與該通道分離的該絕緣層之厚度，以及tSi 代表該薄膜之厚度。
就一實例而言，針對目前或是未來技術該閘極介電層tox1 之厚度係為15或較小，該薄膜tSi 之厚度係為25或較小，以及該絕緣層tox2 之厚度係為50或更大。
應注意的是，具有一較大的絕緣層厚度，會難以經由其之後控制閘極完全地阻斷一電晶體。然而，但是其依然能夠探測其之殘餘電流，因此本發明之原理亦能夠應在用該一情況。
就本發明來說，優先的選擇係具作業功能俾以減小該電晶體之厚度、摻雜及其他限制。
因此，選擇對一正常通過電晶體之該後控制閘極施以一零電壓為了將其阻斷(該後控制閘極因而係為OFF)。因而該電晶體之該臨限電壓有效地係為極高的。
對一電晶體之該控制閘極施以一正電壓(該後控制閘極因而為ON)，減小該電晶體之臨限電壓，因此一正常通過的電晶體將不致由該後控制閘極所阻斷。
此意指該提出位元之該補體DATAb必需施加至儲存該資料位元BIT的該第一電晶體之該後控制閘極，以及該提出位元DATA必需施加至儲存該資料位元之該補體BITb的該第二電晶體之該後控制閘極。
因此，假若BIT=1，則該第一電晶體之該後控制閘極係為：-OFF，假若BIT與DATA相配，因此此電晶體因而被阻斷且未傳輸電流，-ON，假若BIT與DATA不相配，因此此電晶體依然通過並傳輸電流。
應瞭解的是本發明並未限定在使用作業性能，而能擴大至無作業功能的狀況。此外，本發明並未限制在使用一零或正後控制閘極電壓，亦能夠擴大到使用一零或負後控制閘極電壓。
相關於圖10a-10e詳細說明一後控制閘極之不同的可行具體實施例。應注意的是，於該等圖式中，僅顯示在該絕緣層下方延伸的部分。一般地，藉由在該絕緣層下摻雜物植入而構成該後控制閘極。
根據於圖10c及10e中所顯示的一第一具體實施例，該後控制閘極BG在該單元之整個寬度下方延伸。
根據圖10a、10b及10d中所顯示的另一具體實施例，配置該後控制閘極BG俾以僅面向該浮動通道(DRAM例子)或該浮動閘極(快閃記憶體例子)擴展。
如於圖10a中所示，該後控制閘極BG係藉由相對偏壓的一井W與該基底基板隔離(針對一P+後控制閘極的N型井具有針對一N-型電晶體的作業功能)。
選定該井電壓因此藉由該後控制閘極與該井之間的該電節點所產生的該寄生二極體係總是逆向，該二極體將該後控制閘極與該井以及與所可能包含的任何者(特別是其他的後控制閘極)隔離。
該後控制閘極在該單元之該整個寬度下擴展的例子中，其亦需要提供側向絕緣區域20，在深度方向擴展進入該基底基板1俾以將該後控制閘極與該基底基板隔離。於圖10c中，該側向絕緣區域20係埋入在該絕緣層BOX下方。於圖10e中，該側向絕緣區域20自該表面延伸，通過該絕緣層BOX。
當該後控制閘極藉由構成該等井之絕緣而局部化時，亦能夠提供該等側向絕緣區域20。特別地，於此例子中，其必需構成僅供一單一後控制閘極偏壓所用之井(例如，N-井用以隔離P+後控制閘極，而一N+後控制閘極應直接地配置在該P-偏壓基底基板中)。於圖10b中，該等側向絕緣區域20係埋入在該絕緣層BOX下方。於圖10d中，該等側向絕緣區域20係自該表面延伸通過該絕緣層BOX。
根據未顯示的一變化具體實施例，配置在該基底基板中位在該絕緣層BOX下方的一第二絕緣層，能夠構成一後控制閘極與該基底基板完全地或是部分地隔離。
回到根據本發明之該第一觀點的該資料比較裝置之說明，該比較電路亦係經組構以探測與每一電晶體之該源極連接的該源極線路SL上之電流存在與否，用以指示該提出位元DATA與該資料位元BIT是否相同。更特定言之，不存在電流表示BIT與DATA之間相配(該通過電晶體確實已被阻斷因此該具有二電晶體之單元並無供給電流至該源極線路)，而存在電流表示DATA係與BIT不同(該通過電晶體未被阻斷且該單元供給電流至該源極線路)。
應注意的是，就圖1及2之該傳統式CAM記憶體而言，配置一特定線路(一般稱為“相配線路”)用以供給該比較之結果。此線路係與接地不同。亦需構成互連，其能夠藉由該相對大尺寸之單元(10或16電晶體)構成。
就本發明而言，該源極線路(一般使用作為該等單元之接地)係使用作為“相配線路”。
如此使能夠避免必需構成互連，而該單元僅包含二電晶體並因此具有最小的佔用面積。
此外，該源極線路係與該字元線路並聯，並因而與一儲存字元之所有位元共用。因而能夠在一(或更多)儲存字元與一提出字元之間作一比較，並行地，涵蓋該字元之所有位元。
考慮到該單元中該源極線路之該電性能，主要地係用以構成該接地，在所有環境下，該源極線路之該電壓係為0V(或儘可能接近)用以確保該等單元之正確操作。另一方面，能夠測量此線路中電流的存在與否，倘若該線路具有相對為低的阻抗，該電流能夠在任何電壓下流動。
該源極線路上電流可因該字元之任何位元而存在，與該比較中該儲存字元與該提出字元之間的差異相對應。所有位元之理想相配將導致該源極線路中無電流存在。
圖4表示根據本發明之一CAM記憶體陣列的一優先佈局。於此圖式中，該等點線用以識別如先前所說明的相鄰CAM記憶體單元C1及C2。應注意的是，有利地，該源極線路SL係沿著一活性區域帶條與該二相鄰的單元C1及C2共用(該單元C1係藉由該字元線路WL1加以定址，該單元C2係藉由該字元線路WL2加以定址)。選擇性啟動WL1或WL2因而使能夠用以將一提出位元與儲存在該等單元C1及C2中該等位元的其中之一者或其他者比較。
圖5之右邊係為本發明之CAM單元的一等效電路圖。
由於每一電晶體具有二控制閘極(一前控制閘極及一後控制閘極)，每一電晶體使用作為串聯的二電晶體。該單元因而如同具有四電晶體的一單元般使用。使用具有一後控制閘極的電晶體之優點在於該後者係遠較串聯的二極體為小。
參考圖6，此顯示一提出位元(包含四位元：0100)與配置在一記憶體陣列之一且相同線路上的本發明之四CAM單元中儲存的一字元之示範性比較，以致該等單元之該等電晶體分配該相同的字元線路WL及相同的源極線路SL。
當該提出位元(DATA3-DATA2-DATA1-DATA0)係與該儲存位元(BIT3-BIT2-BIT1-BIT0)相同時，並無電流在該源極線路SL上流動。
採用該提出位元DATA=0之實例，該單元之該第一電晶體儲存BIT0=0，同時該單元之該第二電晶體儲存該互補位元BIT0b=1。在正常讀取作業(經由對該字元線WL施以一標稱讀取電壓VDD，以及對該等第一與第二電晶體之每一者之該位元線BL1、BL2施以一約為VDD/2的電壓)中，該第一電晶體係受阻斷，同時該第二電晶體係通過。在具有該作業功能的例子中，本發明之該比較電路係經組構以執行此正常的讀取作業，同時對該第一電晶體之該後控制閘極施以該DATAb數值，以及對該第二電晶體之該後控制閘極施以該DATA數值。該第二電晶體因而由其之後控制閘極所阻斷(該後者係為OFF，因為由DATA0=0控制)。之後，此單元並無傳輸任何者至該源極線路SL。
假若在該提出字元之所有位元與該儲存位元之間觀察到一理想相配，則在該源極線路上並無電流流動。應注意的是對於該提出字元之該寬度(位元之數目)並無限制。
參考圖7，此顯示4位元0100之一提出字元的相同之示範性比較。於此圖6中，該提出字元之該位元DATA2=0與該儲存位元BIT2=1之間並無相配。
採用該提出位元DATA2=0之該實例，該單元之該第一電晶體儲存BIT2=1，同時該單元之該第二電晶體儲存該互補位元BIT2b=0。在正常讀取作業中，該第一電晶體係為通過，同時該第二電晶體係受阻斷。本發明之該比較電路係經組構以執行此正常的讀取作業，同時對該第一電晶體之該後控制閘極施以該DATAb數值，以及對該第二電晶體之該後控制閘極施以該DATA數值。該第一電晶體因而維持通過(其之後控制閘極係為ON，因為由DATA2b=1控制)。此單元因而對該源極線路SL傳輸電流。電流之存在，其可由於該字元之任何位元所引起，因而與該提出字元與該儲存字元之間的一差異相對應。
參考圖8，此顯示一三進比較係與在提出位元DATA1上的一“不注意(don’t care)”情況相對應。針對該一三進比較，該對應CAM單元之該後控制閘極(儲存BIT1)係經強制為OFF，因此該通過的電晶體變為受阻斷並因而無電流被傳輸至該源極線路。該位元BIT1上的比較因而已被阻斷。該一三進比較，例如，係對為不完整或包含錯誤的字元的一搜尋相對應。
就一變化形式而言，該二電晶體能夠針對每一者加以控制用以儲存一“0”。該位元BIT上的比較因而被阻斷，無電流能夠藉由此對電晶體在該源極線路上輸送。該一變化形式，例如，與一資料庫中的一搜尋相對應，其包含“拼字錯誤”。
一提出位元與儲存在本發明之該CAM單元中的該位元之間的一比較作業已於之前加以說明。
以下說明該讀取、程式化、抹除及保持作業。
該等作業就其本身而論係以傳統上所熟知的一方式進行，關於對每一電晶體之該前控制閘極及該汲極施加的電壓。
相關於讀取、程式化及抹除模式，一控制電路亦以選定的一且相同電壓控制每一電晶體之該後控制閘極，以致該通過電晶體未受阻斷。在於此所說明的該實例中，該二電晶體之每一者之該後控制閘極因而在該等作業期間係為ON。
儘管無強制性，但可針對該保持模式提供不同的作業，該控制電路因而係經構形以所選定的一且相同的電壓控制每一電晶體的該後控制閘極，以致該通過電晶體受阻斷。於此說明的該實例中，該二電晶體之每一者之該後控制閘極因而在此保持作業期間係為OFF，俾以減小耗電。
因此，以下為針對本發明之一CAM單元的一真值表(truth table)。
應瞭解的是本發明並未限定在根據其之第一觀點的該比較裝置，亦能夠擴大到一內容可定址記憶體單元、用於在應用之前說明的該等原理的一內容可定址記憶體中比較資料的方法，以及擴大到一內容可定址記憶體其包含複數之單元具有以行列方式配置的本發明之二電晶體。
本發明提供以下之特別優點：
‧　首先，將用以完成該比較性能所需的電晶體數目限定為二，顯著地減小該CAM單元所佔用的表面積。視所使用的技術製程而定，本發明之該CAM單元在記憶體製程中佔約8F2 ，在邏輯製程中至少為30F2 (與針對傳統式二進CAM單元的300F2 ，以及與針對傳統式三進CAM單元的500F2 作比較)。
‧　此外，關於本發明，相同單元能夠用以執行二進比較或是三進比較。
‧　該比較速度係與該等傳統單元之比較速度相仿。
‧　本發明之該CAM記憶體不需任何電源線路，因此在該記憶體陣列中並未見到電力洩漏及損耗。
‧　經由該字元線選定該比較，其係無法搭配該傳統式單元進行。因此，能夠簡單地選擇同時比較的字元之數目，不受該記憶體電路之架構(特別是該等陣列的尺寸)的限制。
‧　本發明之該CAM單元係在低電力下作業。
‧　該CAM記憶體相對地易於設計：實際上其僅包含長直線區域供所有層用，根據規則的陣列建立該等接點。
‧　當本發明之該CAM單元使用快閃電晶體時，該初始程式化作業與具有SRAM電晶體的一CAM單元比較係相對為慢的。然而，本發明之該CAM單元耗電較少並且具有較小的尺寸。該CAM單元亦能夠僅用於不經常定址的資訊。
當本發明之該CAM單元使用DRAM電晶體時，內容需週期性更新，但該程式化作業係顯著地較具有快閃電晶體快速。此變化的具體實施例能夠有利地用於構成一微處理器之記憶體緩衝(通常稱為高速緩衝存儲器(Cache)L1、L2、L3)。
BG．．．後控制閘極
BG1,BG2．．．後控制閘極
BL1,BL2．．．位元線路
BIT．．．資料位元
BIT0-BIT3．．．儲存位元
BITb．．．資料位元之補體
BOX．．．埋入氧化物層
C．．．通道
C1,C2．．．相鄰記憶體單元
CG．．．前控制閘極
D．．．汲極區域
DATA．．．提出位元
DATA0-DATA3．．．提出位元
DATAb．．．提出位元之補體
S．．．源極區域
SL．．．源極線路
T1．．．第一電晶體
T2．．．第二電晶體
W．．．井
WL．．．字元線路
WL1‧‧‧字元線路
WL2‧‧‧字元線路
1‧‧‧基底基板
10‧‧‧前控制閘極
11‧‧‧居間閘極介電層
12‧‧‧浮動閘極
13‧‧‧閘極介電層
20‧‧‧前控制閘極/側向絕緣區域
21‧‧‧居間閘極介電層
22‧‧‧浮動閘極
23‧‧‧閘極介電層
由閱讀以下經由非限定實例並相關於該等附加圖式所作其之較佳具體實施例之詳細說明，本發明之其他觀點、目的與優點將變得更為顯而易見的，其中：
圖1及2，先前已論及，代表傳統的非或型CAM單元，分別為二進及三進的，其中該等存取電晶體為了清晰起見並未顯示；
圖3係為代表具有本發明之二電晶體的一CAM記憶體單元的一可行具體實施例的一圖式；
圖4係顯示本發明之一CAM記憶體陣列的一優先佈局；
圖5係顯示本發明之一CAM記憶體單元的一等效圖式；
圖6-8係圖示在本發明之4 CAM記憶體單元中，在該提出字元與該儲存字元之間的一相配、在該提出字元與該儲存字元之間的一不相配以及針對該提出字元的其中之一位元之一相配的一非搜尋的該等各別例子中的一提出4-位元字元與一字元之間的一比較運算；
圖9a及9b係代表能夠在本發明之一CAM記憶體中使用的一快閃型(flash-type)電晶體之二可行的具體實施例；
圖10a-10e係代表一後控制閘極之不同的可行具體實施例。
BG1,BG2．．．後控制閘極
BL1,BL2．．．位元線路
BOX．．．埋入氧化物層
CG．．．前控制閘極
D．．．汲極區域
S．．．源極區域
SL．．．源極線路
T1．．．第一電晶體
T2．．．第二電晶體
WL．．．字元線路

Claims (17)

  1. 一種用以比較一內容可定址記憶體中的資料之裝置，包含：一記憶體單元，其係由一第一電晶體(T1)儲存一資料位元(BIT)以及一第二電晶體(T2)儲存該資料位元之補體(BITb)所構成，該等電晶體係構成在一絕緣體上覆半導體基板之上，並且每一電晶體具有一前控制閘極(CG)以及一後控制閘極(BG1、BG2)，其能夠經控制以阻斷該電晶體；一比較電路，係經組構以：於讀取模式操作該第一及第二電晶體，其係藉由對每一電晶體之該前控制閘極施以一標稱讀取電壓，同時控制每一電晶體之該後控制閘極，其中一者具有所提出的位元(DATA)，另一者具有該提出位元之補體(DATAb)，若該提出的位元(DATA)與該儲存的資料位元(BIT)相對應則用以阻斷該等電晶體中通過的電晶體；以及偵測與每一電晶體之源極連接的一源極線路(SL)上電流存在與否，以指示該所提出的位元(DATA)及該儲存的資料位元(BIT)是否相同。
  2. 如申請專利範圍第1項之裝置，其中該比較電路係經組構以將該提出位元之補體(DATAb)供給至該第一電晶體之該後控制閘極(BG1)，以及將該提出位元(DATA)供給至該第二電晶體之該後控制閘極(BG2)。
  3. 如申請專利範圍第1或2項之裝置，其中該絕緣體上覆半導體基板包含一半導體材料薄膜，其係藉由一絕緣 層與一基底基板隔離，以及至少一電晶體之該後控制閘極係配置在該基底基板中位在面向該電晶體之該通道的該絕緣層下方。
  4. 如申請專利範圍第3項之裝置，其中該每一電晶體之該後控制閘極係於該基底基板中藉由相對偏壓之一井而隔離。
  5. 如申請專利範圍第1或2項之裝置，其中該每一電晶體之該後控制閘極具有一作業功能。
  6. 如申請專利範圍第1或2項之裝置，其中該比較電路亦經組構以在該提出位元被忽視時執行三進運算。
  7. 如申請專利範圍第6項之裝置，其中於三進運算期間，該比較電路係於讀取模式下操作該第一及第二電晶體，同時以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，俾以阻斷該通過的電晶體。
  8. 如申請專利範圍第1或2項之裝置，其亦包含一電路，用以控制該記憶體單元，其係經組構以在讀取、程式化及抹除模式下操作該等電晶體，藉由以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，使得該通過的電晶體未受阻斷。
  9. 如申請專利範圍第1或2項之裝置，其亦包含一電路，用以控制該記憶體單元，其係經組構以在一保持模式(holding mode)下以所選定之一且相同的電壓控制每一電晶體之該後控制閘極，使得該通過的電晶體係受阻斷。
  10. 如申請專利範圍第1或2項之裝置，其包含二並聯 的後閘極線路，每一後閘極線路係連接至該等電晶體之其中一者之該後控制閘極。
  11. 如申請專利範圍第10項之裝置，其中一字元線路連接該等電晶體之該等前控制閘極，該字元線路係與該等後閘極線路垂直。
  12. 如申請專利範圍第1或2項之裝置，其中該等電晶體係為浮動閘極場效電晶體(FET)，該絕緣體上覆以半導體的基板包含一半導體材料薄膜，藉由一絕緣層與一基底基板隔離，以及至少一電晶體之該後控制閘極係佈置在該基底基板中，藉由該絕緣層與該電晶體之該通道分開。
  13. 如申請專利範圍第1或2項之裝置，其中該等電晶體係為浮動通道場效電晶體(FET)，該絕緣體上覆以半導體的基板包含至少一半導體材料薄膜，藉由一絕緣層與一基底基板隔離，以及一電晶體之該後控制閘極係佈置在該基底基板中，藉由該絕緣層與該電晶體之該通道分開。
  14. 一種內容可定址的記憶體單元，其包含一第一電晶體(T1)係經設計用以儲存一資料位元(BIT)，以及一第二電晶體(T2)係經設計用以儲存該資料位元之補體(BITb)，該等電晶體係在一絕緣體上覆以半導體的基板上構成，並且每一電晶體具有一源極、一汲極、一前控制閘極(CG)及一後控制閘極(BG1、BG2)，能夠經控制用以阻斷該電晶體，於單元中一源極線路(SL)係連接至每一電晶體之該源極，一後閘極線路(BG1、BG2)係與每一電晶體之該後控制閘極結合，該等後閘極線路係相互平行並與該源極線垂直。
  15. 如申請專利範圍第14項之單元，其中一字元線路(WL)係與每一電晶體之該前控制閘極連接，該字元線路係與該源極線路平行。
  16. 一種包含如申請專利範圍第14或15項其中一項之複數記憶體單元的內容可定址記憶體，其係以行與列方式配置。
  17. 一種用於比較一內容可定址記憶體中資料的方法，該記憶體包含一記憶體單元，其係由儲存一資料位元(BIT)的一第一電晶體以及儲存該資料位元之補體(BITb)的一第二電晶體所構成，該等電晶體係在一絕緣體上覆以半導體的基板上構成，並且每一電晶體具有一前控制閘極及一後控制閘極，能夠經控制用以阻斷該電晶體，該方法包含以下步驟：於讀取模式操作該第一及第二電晶體，其係藉由對每一電晶體之該前控制閘極施以一標稱讀取電壓，同時控制每一電晶體之該後控制閘極，其中一者具有所提出的位元(DATA)，另一者具有該提出位元之補體(DATAb)，若該提出的位元(DATA)與該儲存的資料位元(BIT)相對應則用以阻斷該等電晶體中通過的電晶體；以及偵測與每一電晶體之源極連接的一源極線路(SL)上電流存在與否，以指示該所提出的位元(DATA)及該儲存的資料位元(BIT)是否相同。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2987710B1 (fr) 2012-03-05 2017-04-28 Soitec Silicon On Insulator Architecture de table de correspondance
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10608008B2 (en) * 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240004B1 (en) * 2000-06-19 2001-05-29 James B. Kuo Low-voltage content addressable memory cell with a fast tag-compare capability using partially-depleted SOI CMOS dynamic-threshold techniques
US20050036347A1 (en) * 2003-08-15 2005-02-17 Kaginele Sathya P. Cam memory architecture and a method of forming and operating a device according to a cam memory architecture
US20060013028A1 (en) * 2004-07-19 2006-01-19 Vishal Sarin High-speed and low-power differential non-volatile content addressable memory cell and array
US20060039173A1 (en) * 2004-08-23 2006-02-23 Renesas Technology Corp. Content addressable memory
US20070133243A1 (en) * 2005-12-08 2007-06-14 Juhan Kim A content addressable memory including capacitor memory cell
WO2008134688A1 (en) * 2007-05-01 2008-11-06 Dsm Solutions, Inc. Content addressable memory cell including a junction field effect transistor

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) * 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
JP2724066B2 (ja) * 1992-01-10 1998-03-09 川崎製鉄株式会社 連想メモリ装置
JP2728819B2 (ja) * 1991-12-18 1998-03-18 川崎製鉄株式会社 半導体集積回路
DE69328743T2 (de) 1992-03-30 2000-09-07 Mitsubishi Electric Corp Halbleiteranordnung
JPH0612884A (ja) * 1992-06-30 1994-01-21 Nec Corp 連想記憶装置
US5325054A (en) 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP2601146B2 (ja) * 1993-08-09 1997-04-16 日本電気株式会社 連想記憶装置
JP2605595B2 (ja) * 1993-09-06 1997-04-30 日本電気株式会社 連想記憶装置
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5455791A (en) 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
JPH10208484A (ja) 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3699823B2 (ja) 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6826730B2 (en) 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
CA2266062C (en) 1999-03-31 2004-03-30 Peter Gillingham Dynamic content addressable memory cell
US6317349B1 (en) 1999-04-16 2001-11-13 Sandisk Corporation Non-volatile content addressable memory
US6372600B1 (en) 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002164544A (ja) 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
JP2002260388A (ja) * 2001-03-02 2002-09-13 Sony Corp 内容アドレス可能な半導体記憶装置とその動作方法
CA2342575A1 (en) * 2001-04-03 2002-10-03 Mosaid Technologies Incorporated Content addressable memory cell
US6611023B1 (en) 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
JP3900979B2 (ja) 2002-03-14 2007-04-04 セイコーエプソン株式会社 不揮発性レジスタおよび半導体装置
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7710771B2 (en) 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
KR20040048651A (ko) * 2002-12-04 2004-06-10 삼성전자주식회사 터너리 내용 번지 메모리 셀
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
EP1471537B1 (en) * 2003-04-25 2006-07-26 Samsung Electronics Co., Ltd. TCAM device and operating method
JP4077381B2 (ja) 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7190616B2 (en) 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4967264B2 (ja) 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
WO2007125775A1 (ja) 2006-04-24 2007-11-08 Panasonic Corporation 受信装置、それを用いた電子機器、及び受信方法
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
EP2015362A1 (en) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) * 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP5035345B2 (ja) 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法
US8237418B1 (en) * 2007-09-28 2012-08-07 Cypress Semiconductor Corporation Voltage regulator using front and back gate biasing voltages to output stage transistor
KR100884344B1 (ko) 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
US20090101940A1 (en) 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
JP5412445B2 (ja) 2008-02-20 2014-02-12 ソイテック 酸化物溶解後の酸化
JP6053250B2 (ja) 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8384156B2 (en) 2008-06-13 2013-02-26 Yale University Complementary metal oxide semiconductor devices
US8012814B2 (en) 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
US8120110B2 (en) 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자
JP5584895B2 (ja) * 2009-10-08 2014-09-10 ルネサスエレクトロニクス株式会社 半導体信号処理装置
FR2958441B1 (fr) * 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240004B1 (en) * 2000-06-19 2001-05-29 James B. Kuo Low-voltage content addressable memory cell with a fast tag-compare capability using partially-depleted SOI CMOS dynamic-threshold techniques
US20050036347A1 (en) * 2003-08-15 2005-02-17 Kaginele Sathya P. Cam memory architecture and a method of forming and operating a device according to a cam memory architecture
US20050138280A1 (en) * 2003-08-15 2005-06-23 Kaginele Sathya P. CAM memory architecture and a method of forming and operating a device according to a CAM memory architecture
US20060013028A1 (en) * 2004-07-19 2006-01-19 Vishal Sarin High-speed and low-power differential non-volatile content addressable memory cell and array
US20060039173A1 (en) * 2004-08-23 2006-02-23 Renesas Technology Corp. Content addressable memory
US20070133243A1 (en) * 2005-12-08 2007-06-14 Juhan Kim A content addressable memory including capacitor memory cell
WO2008134688A1 (en) * 2007-05-01 2008-11-06 Dsm Solutions, Inc. Content addressable memory cell including a junction field effect transistor

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