JP2002260388A - 内容アドレス可能な半導体記憶装置とその動作方法 - Google Patents
内容アドレス可能な半導体記憶装置とその動作方法Info
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Abstract
(57)【要約】
【課題】書き込み速度を向上させ，消去に必要な時間を
短縮する。 【解決手段】内容アドレス可能メモリセル内に、ワード
線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メモ
リトランジスタＱ１および第１セレクトトランジスタＳ
１と、第２メモリトランジスタＱ２および第２セレクト
トランジスタＳ２とを含む。第１および第２メモリトラ
ンジスタＱ１，Ｑ２のゲートが制御ゲート線ＣＧに接続
され、第１セレクトトランジスタＳ１のゲートが第１ビ
ット線ＢＬ１に接続され、第２セレクトトランジスタＳ
２のゲートが第２ビット線ＢＬ２に接続されている。セ
レクトトランジスタＳ１，Ｓ２を有することからソース
サイド注入書き込みができ、また、過剰消去してもオフ
リーク電流が防止できるので消去パルスの印加回数が低
減できる。
短縮する。 【解決手段】内容アドレス可能メモリセル内に、ワード
線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メモ
リトランジスタＱ１および第１セレクトトランジスタＳ
１と、第２メモリトランジスタＱ２および第２セレクト
トランジスタＳ２とを含む。第１および第２メモリトラ
ンジスタＱ１，Ｑ２のゲートが制御ゲート線ＣＧに接続
され、第１セレクトトランジスタＳ１のゲートが第１ビ
ット線ＢＬ１に接続され、第２セレクトトランジスタＳ
２のゲートが第２ビット線ＢＬ２に接続されている。セ
レクトトランジスタＳ１，Ｓ２を有することからソース
サイド注入書き込みができ、また、過剰消去してもオフ
リーク電流が防止できるので消去パルスの印加回数が低
減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、各メモリセル内に
２つの不揮発性メモリトランジスタを含み、当該２つの
メモリトランジスタに保持された相反する論理の記憶デ
ータを、ビット線対に与えられる検索データの論理に応
じて検索することができる内容アドレス可能な半導体記
憶装置と、その動作方法とに関する。
２つの不揮発性メモリトランジスタを含み、当該２つの
メモリトランジスタに保持された相反する論理の記憶デ
ータを、ビット線対に与えられる検索データの論理に応
じて検索することができる内容アドレス可能な半導体記
憶装置と、その動作方法とに関する。
【０００２】
【従来の技術】図１０は、フローティングゲート型メモ
リトランジスタを有した従来の不揮発性ＣＡＭ(Content
Addressable Memory)セルを示す回路図である。このＣ
ＡＭセルは、２つのメモリトランジスタＱ１，Ｑ２を有
している。メモリトランジスタＱ１，Ｑ２の各ドレイン
がワード線ＷＬに接続され、その各ソースがマッチ線Ｍ
Ｌに接続されている。メモリトランジスタＱ１のゲート
がビット線ＢＬ１に接続され、メモリトランジスタＱ２
のゲートがビット線ＢＬ２に接続されている。
リトランジスタを有した従来の不揮発性ＣＡＭ(Content
Addressable Memory)セルを示す回路図である。このＣ
ＡＭセルは、２つのメモリトランジスタＱ１，Ｑ２を有
している。メモリトランジスタＱ１，Ｑ２の各ドレイン
がワード線ＷＬに接続され、その各ソースがマッチ線Ｍ
Ｌに接続されている。メモリトランジスタＱ１のゲート
がビット線ＢＬ１に接続され、メモリトランジスタＱ２
のゲートがビット線ＢＬ２に接続されている。
【０００３】このＣＡＭセルの動作を説明する。図１１
に、ＣＡＭセルの消去，書き込みおよび検索の動作時に
ワード線，マッチ線およびビット線に印加する電圧値お
よびメモリトランジスタのしきい値電圧を表にして示
す。
に、ＣＡＭセルの消去，書き込みおよび検索の動作時に
ワード線，マッチ線およびビット線に印加する電圧値お
よびメモリトランジスタのしきい値電圧を表にして示
す。
【０００４】２つのメモリトランジスタＱ１，Ｑ２がｎ
チャネル型の場合、消去において、それらのしきい値電
圧Ｖth(Q1), Ｖth(Q2)を、たとえば１Ｖより大きく３Ｖ
未満の消去状態にする。そのためには、たとえば、ソー
ス（マッチ線ＭＬ）に５Ｖを印加し、ドレイン（ワード
線ＷＬ）をオープンとした状態で、ビット線ＢＬ１，Ｂ
Ｌ２に−１０Ｖを印加する。これにより、書き込み状態
のメモリトランジスタにおいて、そのフローティングゲ
ートに蓄積されていた電荷（電子）がソース側から抜き
取られ、書き込み状態でハイレベルにあったしきい値電
圧が低下する。このように、消去では、たとえばゲート
とソース間の印加電圧によるＦＮトンネリングを利用し
て、フローティングゲートＦＧの蓄積電荷が消去され
る。
チャネル型の場合、消去において、それらのしきい値電
圧Ｖth(Q1), Ｖth(Q2)を、たとえば１Ｖより大きく３Ｖ
未満の消去状態にする。そのためには、たとえば、ソー
ス（マッチ線ＭＬ）に５Ｖを印加し、ドレイン（ワード
線ＷＬ）をオープンとした状態で、ビット線ＢＬ１，Ｂ
Ｌ２に−１０Ｖを印加する。これにより、書き込み状態
のメモリトランジスタにおいて、そのフローティングゲ
ートに蓄積されていた電荷（電子）がソース側から抜き
取られ、書き込み状態でハイレベルにあったしきい値電
圧が低下する。このように、消去では、たとえばゲート
とソース間の印加電圧によるＦＮトンネリングを利用し
て、フローティングゲートＦＧの蓄積電荷が消去され
る。
【０００５】書き込みでは、２つのメモリトランジスタ
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖ以上の書き込み状態に変化させ、他方
のメモリトランジスタのしきい値電圧を１Ｖから３Ｖの
消去状態で維持する。
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖ以上の書き込み状態に変化させ、他方
のメモリトランジスタのしきい値電圧を１Ｖから３Ｖの
消去状態で維持する。
【０００６】たとえば、“１”書き込みでは、メモリト
ランジスタＱ１のしきい値電圧Ｖth(Q1)のみを１Ｖから
３Ｖの消去状態から７Ｖ以上の書き込み状態に変化させ
る。そのためには、たとえば、ワード線ＷＬに５Ｖ、ビ
ット線ＢＬ１に１０Ｖ、ビット線ＢＬ２およびマッチ線
ＭＬに０Ｖを印加する。これにより、メモリトランジス
タＱ１にチャネルが形成され、チャネル内を加速された
電子がドレイン端でホットエレクトロンとなってドレイ
ン側からフローティングゲートに注入される。したがっ
て、メモリトランジスタＱ１のしきい値電圧Ｖth(Q1)が
上昇し書き込み状態となる。一方、メモリトランジスタ
Ｑ２はチャネルが形成されず、書き込みが行われない。
ランジスタＱ１のしきい値電圧Ｖth(Q1)のみを１Ｖから
３Ｖの消去状態から７Ｖ以上の書き込み状態に変化させ
る。そのためには、たとえば、ワード線ＷＬに５Ｖ、ビ
ット線ＢＬ１に１０Ｖ、ビット線ＢＬ２およびマッチ線
ＭＬに０Ｖを印加する。これにより、メモリトランジス
タＱ１にチャネルが形成され、チャネル内を加速された
電子がドレイン端でホットエレクトロンとなってドレイ
ン側からフローティングゲートに注入される。したがっ
て、メモリトランジスタＱ１のしきい値電圧Ｖth(Q1)が
上昇し書き込み状態となる。一方、メモリトランジスタ
Ｑ２はチャネルが形成されず、書き込みが行われない。
【０００７】“０”書き込みでは、これとは逆に、メモ
リトランジスタＱ２のしきい値電圧Ｖth(Q2)のみを消去
状態から書き込み状態に変化させる。そのためには、た
とえば、ワード線ＷＬに５Ｖ、ビット線ＢＬ２に１０
Ｖ、ビット線ＢＬ１およびマッチ線ＭＬに０Ｖを印加す
る。これにより、チャネルホットエレクトロン注入によ
ってメモリトランジスタＱ２のしきい値電圧Ｖth(Q2)が
上昇し書き込み状態となる。メモリトランジスタＱ１は
消去状態を維持する。
リトランジスタＱ２のしきい値電圧Ｖth(Q2)のみを消去
状態から書き込み状態に変化させる。そのためには、た
とえば、ワード線ＷＬに５Ｖ、ビット線ＢＬ２に１０
Ｖ、ビット線ＢＬ１およびマッチ線ＭＬに０Ｖを印加す
る。これにより、チャネルホットエレクトロン注入によ
ってメモリトランジスタＱ２のしきい値電圧Ｖth(Q2)が
上昇し書き込み状態となる。メモリトランジスタＱ１は
消去状態を維持する。
【０００８】検索においては、検索データをビット線Ｂ
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
ＨＬの電位変化によって調べる。
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
ＨＬの電位変化によって調べる。
【０００９】記憶データが“１”であるかを調べる
“１”検索時には、まず、ワード線ＷＬを０Ｖで固定
し、マッチ線ＭＬを５Ｖにプリチャージした後にフロー
ティングにする。そして、ビット線ＢＬ１に５Ｖ、ビッ
ト線ＢＬ２に０Ｖを印加する。記憶データが“１”、す
なわちしきい値電圧Ｖth(Q1)が７Ｖ以上でしきい値電圧
Ｖth(Q2)が１Ｖから３Ｖの場合、ビット線ＢＬ１の印加
電圧５Ｖでは書き込み状態のメモリトランジスタＱ１が
オンできない。また、メモリトランジスタＱ２は消去状
態であるが、ビット線ＢＬ２の印加電圧が０Ｖであるた
め、メモリトランジスタＱ２もオンできない。したがっ
て、２つのメモリトランジスタＱ１，Ｑ２ともにオフし
たままとなり、マッチ線ＭＬに電位変化が生じない。こ
れに対し、記憶データが“０”、すなわちしきい値電圧
Ｖth(Q1)が１Ｖから３Ｖでしきい値電圧Ｖth(Q2)が７Ｖ
以上の場合、ビット線ＢＬ１の印加電圧５Ｖによって消
去状態のメモリトランジスタＱ１がオンするため、マッ
チ線ＭＬが放電され、その電位が５Ｖから０Ｖに低下す
る。マッチ線ＭＬに接続された増幅器によって、マッチ
線の電位が低下した場合に記憶データと検索データとの
“不一致”が検出され、マッチ線の電位変化がない場合
に両データの“一致”が検出される。
“１”検索時には、まず、ワード線ＷＬを０Ｖで固定
し、マッチ線ＭＬを５Ｖにプリチャージした後にフロー
ティングにする。そして、ビット線ＢＬ１に５Ｖ、ビッ
ト線ＢＬ２に０Ｖを印加する。記憶データが“１”、す
なわちしきい値電圧Ｖth(Q1)が７Ｖ以上でしきい値電圧
Ｖth(Q2)が１Ｖから３Ｖの場合、ビット線ＢＬ１の印加
電圧５Ｖでは書き込み状態のメモリトランジスタＱ１が
オンできない。また、メモリトランジスタＱ２は消去状
態であるが、ビット線ＢＬ２の印加電圧が０Ｖであるた
め、メモリトランジスタＱ２もオンできない。したがっ
て、２つのメモリトランジスタＱ１，Ｑ２ともにオフし
たままとなり、マッチ線ＭＬに電位変化が生じない。こ
れに対し、記憶データが“０”、すなわちしきい値電圧
Ｖth(Q1)が１Ｖから３Ｖでしきい値電圧Ｖth(Q2)が７Ｖ
以上の場合、ビット線ＢＬ１の印加電圧５Ｖによって消
去状態のメモリトランジスタＱ１がオンするため、マッ
チ線ＭＬが放電され、その電位が５Ｖから０Ｖに低下す
る。マッチ線ＭＬに接続された増幅器によって、マッチ
線の電位が低下した場合に記憶データと検索データとの
“不一致”が検出され、マッチ線の電位変化がない場合
に両データの“一致”が検出される。
【００１０】記憶データが“０”であるかを調べる
“０”検索時には、マッチ線ＭＬを５Ｖにプリチャージ
後に、上記とは逆に、ビット線ＢＬ１に０Ｖ、ビット線
ＢＬ２に５Ｖを印加する。したがって、上記した“１”
検索時とは逆に、オンすることができるメモリトランジ
スタは記憶データが“１”の場合のメモリトランジスタ
Ｑ２のみとなる。このときマッチ線の電位が低下して
“不一致”が検出される。記憶データが“０”の場合
は、マッチ線の電位変化がないので“一致”が検出され
る。
“０”検索時には、マッチ線ＭＬを５Ｖにプリチャージ
後に、上記とは逆に、ビット線ＢＬ１に０Ｖ、ビット線
ＢＬ２に５Ｖを印加する。したがって、上記した“１”
検索時とは逆に、オンすることができるメモリトランジ
スタは記憶データが“１”の場合のメモリトランジスタ
Ｑ２のみとなる。このときマッチ線の電位が低下して
“不一致”が検出される。記憶データが“０”の場合
は、マッチ線の電位変化がないので“一致”が検出され
る。
【００１１】この検索動作は、通常、ワード線方向で、
ある大きさのビット列を単位に行われる。そのビット列
内で１ビットでも不一致となるとマッチ線ＭＬが放電さ
れるため、検索ビット列が記憶ビット列と不一致である
と判定される。このビット列が、１本のワード線に連な
るメモリセル列、すなわちページより小さいとき、ペー
ジ内で他の一部のメモリセルを検索対象から外す処理が
必要となる。この処理は、マスク処理と称される。具体
的には、マスク処理を行うＣＡＭセルが接続されたビッ
ト線ＢＬ１，ＢＬ２の双方に０Ｖを印加することによっ
て、記憶データに関わらずメモリトランジスタＱ１，Ｑ
２を常時オフとする。これにより、検索対象から外した
いＣＡＭセルがマッチ線の放電に寄与しなくなり、その
結果、ページ内の一部に対する検索動作が可能となる。
ある大きさのビット列を単位に行われる。そのビット列
内で１ビットでも不一致となるとマッチ線ＭＬが放電さ
れるため、検索ビット列が記憶ビット列と不一致である
と判定される。このビット列が、１本のワード線に連な
るメモリセル列、すなわちページより小さいとき、ペー
ジ内で他の一部のメモリセルを検索対象から外す処理が
必要となる。この処理は、マスク処理と称される。具体
的には、マスク処理を行うＣＡＭセルが接続されたビッ
ト線ＢＬ１，ＢＬ２の双方に０Ｖを印加することによっ
て、記憶データに関わらずメモリトランジスタＱ１，Ｑ
２を常時オフとする。これにより、検索対象から外した
いＣＡＭセルがマッチ線の放電に寄与しなくなり、その
結果、ページ内の一部に対する検索動作が可能となる。
【００１２】
【発明が解決しようとする課題】この従来の不揮発性Ｃ
ＡＭセルでは、いわゆるチャネルホットエレクトロン注
入により書き込みを行うため、数μｓ／Ｂｙｔｅと書き
込み時間の低減が十分でないという第１の課題がある。
ＡＭセルでは、いわゆるチャネルホットエレクトロン注
入により書き込みを行うため、数μｓ／Ｂｙｔｅと書き
込み時間の低減が十分でないという第１の課題がある。
【００１３】ところで、内容アドレス機能を有しない通
常の不揮発性メモリセルは、メモリトランジスタが単一
である。このため、そのデータの書き換え時に、書き込
みまたは消去の何れかの動作を行うだけでよい。たとえ
ば、消去状態の記憶データを“０”、書き込み状態の記
憶データを“１”とすると、記憶データを“１”から
“０”に変換するには消去動作のみが必要となり、記憶
データを“０”から“１”に変換するには書き込み動作
のみが必要となる。
常の不揮発性メモリセルは、メモリトランジスタが単一
である。このため、そのデータの書き換え時に、書き込
みまたは消去の何れかの動作を行うだけでよい。たとえ
ば、消去状態の記憶データを“０”、書き込み状態の記
憶データを“１”とすると、記憶データを“１”から
“０”に変換するには消去動作のみが必要となり、記憶
データを“０”から“１”に変換するには書き込み動作
のみが必要となる。
【００１４】これに対し、不揮発性ＣＡＭセルでは、セ
ル内の２つのメモリトランジスタの一方がデータ“１”
を保持し、他方がデータ“０”を保持している。このた
め、記憶データを“１”から“０”に書き換える場合、
記憶データを“０”から“１”に書き換える場合の何れ
においても、消去と書き込みの両方の動作が必要とな
る。
ル内の２つのメモリトランジスタの一方がデータ“１”
を保持し、他方がデータ“０”を保持している。このた
め、記憶データを“１”から“０”に書き換える場合、
記憶データを“０”から“１”に書き換える場合の何れ
においても、消去と書き込みの両方の動作が必要とな
る。
【００１５】図１２は、従来の不揮発性ＣＡＭセルに対
するデータ書き換え動作の典型的な手順を示すフロー図
である。このデータ書き換え動作では、消去後のしきい
値電圧が所定範囲に入っているかを検証しながら書き換
え対象セルを繰り返し消去し、その後、書き込み後のし
きい値電圧が所定範囲にはいっているかを検証しながら
必要なセルに新たなデータを繰り返し書き込む。
するデータ書き換え動作の典型的な手順を示すフロー図
である。このデータ書き換え動作では、消去後のしきい
値電圧が所定範囲に入っているかを検証しながら書き換
え対象セルを繰り返し消去し、その後、書き込み後のし
きい値電圧が所定範囲にはいっているかを検証しながら
必要なセルに新たなデータを繰り返し書き込む。
【００１６】具体的には、まず、ステップＳＴ１におい
て、消去前書き込みを行う。これは、従来の不揮発性Ｃ
ＡＭセルのローレベルのしきい値電圧を狭い電圧範囲内
に収めなければならないことと関係する。すなわち、不
揮発性ＣＡＭセルのしきい値電圧が０Ｖ付近または負に
なるとオフリーク電流が急激に増大するため、しきい値
電圧をたとえば１Ｖから３Ｖの範囲内に収束させる必要
がある。ところが、しきい値電圧がローレベルである消
去状態の不揮発性メモリトランジスタに対し、さらに消
去を行うと、その回数だけ更に低いレベルにしきい値電
圧が低下する。このため、消去対象のメモリセル群に、
しきい値電圧がハイレベルのメモリセルとローレベルの
メモリセルとが入り交じっていると消去の収束性が悪
く、しきい値電圧を所望の範囲内に収めることができな
くなる。この消去の収束性を改善するには、一旦、全て
のメモリセルに対し書き込みを行う。この書き込みによ
って、書き込み側、すなわちハイレベルのしきい値電圧
もばらつくが、次のステップで一括消去を行うと、しき
い値電圧は比較的狭い範囲内に揃う。しきい値電圧の高
低によって消去速度が異なるためである。以上の理由に
より、ステップＳＴ１では、書き換え対象の全てのＣＡ
Ｍセルに対し一括して消去前書き込みを実行する。
て、消去前書き込みを行う。これは、従来の不揮発性Ｃ
ＡＭセルのローレベルのしきい値電圧を狭い電圧範囲内
に収めなければならないことと関係する。すなわち、不
揮発性ＣＡＭセルのしきい値電圧が０Ｖ付近または負に
なるとオフリーク電流が急激に増大するため、しきい値
電圧をたとえば１Ｖから３Ｖの範囲内に収束させる必要
がある。ところが、しきい値電圧がローレベルである消
去状態の不揮発性メモリトランジスタに対し、さらに消
去を行うと、その回数だけ更に低いレベルにしきい値電
圧が低下する。このため、消去対象のメモリセル群に、
しきい値電圧がハイレベルのメモリセルとローレベルの
メモリセルとが入り交じっていると消去の収束性が悪
く、しきい値電圧を所望の範囲内に収めることができな
くなる。この消去の収束性を改善するには、一旦、全て
のメモリセルに対し書き込みを行う。この書き込みによ
って、書き込み側、すなわちハイレベルのしきい値電圧
もばらつくが、次のステップで一括消去を行うと、しき
い値電圧は比較的狭い範囲内に揃う。しきい値電圧の高
低によって消去速度が異なるためである。以上の理由に
より、ステップＳＴ１では、書き換え対象の全てのＣＡ
Ｍセルに対し一括して消去前書き込みを実行する。
【００１７】ステップＳＴ２において、まず、書き換え
対象の全てのＣＡＭセルに対し一括して消去パルスを印
加する。続くステップＳＴ３において検証読み出しを行
い、しきい値電圧が所望の範囲内に入ったか否かを調べ
る。この検証読み出しでしきい値電圧が未だ高いと判断
されたＣＡＭセルに対し、再度、ステップＳＴ２で消去
パルス印加を行い、ステップＳＴ３でしきい値電圧を検
証する。この消去と検証のステップを必要なだけ繰り返
して、書き換え対象の全てのＣＡＭセルのしきい値電圧
を所望の範囲内に収束させる。
対象の全てのＣＡＭセルに対し一括して消去パルスを印
加する。続くステップＳＴ３において検証読み出しを行
い、しきい値電圧が所望の範囲内に入ったか否かを調べ
る。この検証読み出しでしきい値電圧が未だ高いと判断
されたＣＡＭセルに対し、再度、ステップＳＴ２で消去
パルス印加を行い、ステップＳＴ３でしきい値電圧を検
証する。この消去と検証のステップを必要なだけ繰り返
して、書き換え対象の全てのＣＡＭセルのしきい値電圧
を所望の範囲内に収束させる。
【００１８】その後、ステップＳＴ４において、書き換
え対象のＣＡＭセルのうち、書き換え後の新たなデータ
を“１”とすべきＣＡＭセルのメモリトランジスタＱ
１，“０”とすべきＣＡＭセルのメモリトランジスタＱ
２に対し一括して書き込みパルスを印加する。続くステ
ップＳＴ５において検証読み出しを行い、しきい値電圧
が所望の範囲、たとえば７Ｖ以上となったか否かを調べ
る。この検証読み出しでしきい値電圧が未だ低いと判断
されたＣＡＭセルに対し、再度、ステップＳＴ４で書き
込みパルス印加を行い、ステップＳＴ５でしきい値電圧
を検証する。この書き込みと検証のステップを必要なだ
け繰り返して、書き換え後の新たなデータが“１”のＣ
ＡＭセルのメモリトランジスタＱ１，“０”とすべきＣ
ＡＭセルのメモリトランジスタＱ２のしきい値電圧全て
を所望の範囲内に変化させる。ステップＳＴ５で、予定
した全てのメモリトランジスタで書き込みが十分と判断
されると処理が終了する。
え対象のＣＡＭセルのうち、書き換え後の新たなデータ
を“１”とすべきＣＡＭセルのメモリトランジスタＱ
１，“０”とすべきＣＡＭセルのメモリトランジスタＱ
２に対し一括して書き込みパルスを印加する。続くステ
ップＳＴ５において検証読み出しを行い、しきい値電圧
が所望の範囲、たとえば７Ｖ以上となったか否かを調べ
る。この検証読み出しでしきい値電圧が未だ低いと判断
されたＣＡＭセルに対し、再度、ステップＳＴ４で書き
込みパルス印加を行い、ステップＳＴ５でしきい値電圧
を検証する。この書き込みと検証のステップを必要なだ
け繰り返して、書き換え後の新たなデータが“１”のＣ
ＡＭセルのメモリトランジスタＱ１，“０”とすべきＣ
ＡＭセルのメモリトランジスタＱ２のしきい値電圧全て
を所望の範囲内に変化させる。ステップＳＴ５で、予定
した全てのメモリトランジスタで書き込みが十分と判断
されると処理が終了する。
【００１９】従来の不揮発性ＣＡＭセルが解決すべき第
２の課題は、消去のために要する時間が長いことであ
る。すなわち、オフリーク電流の増大を抑えるために消
去状態のしきい値電圧範囲が狭く、この範囲にしきい値
電圧を収束させるために、消去パルスを複数回印加する
必要がある。これにより、消去時間だけでも数１０ｍｓ
〜１００ｍｓ程度が必要となる。また、消去の収束性を
上げるために消去前書き込みを行う必要があり、これが
消去のために要する時間を長くする一因となっていた。
２の課題は、消去のために要する時間が長いことであ
る。すなわち、オフリーク電流の増大を抑えるために消
去状態のしきい値電圧範囲が狭く、この範囲にしきい値
電圧を収束させるために、消去パルスを複数回印加する
必要がある。これにより、消去時間だけでも数１０ｍｓ
〜１００ｍｓ程度が必要となる。また、消去の収束性を
上げるために消去前書き込みを行う必要があり、これが
消去のために要する時間を長くする一因となっていた。
【００２０】本発明の第１の目的は、不揮発性ＣＡＭセ
ルの書き込み速度を向上させることにある。本発明の第
２の目的は、不揮発性ＣＡＭセルの消去に必要な時間を
短縮することにある。
ルの書き込み速度を向上させることにある。本発明の第
２の目的は、不揮発性ＣＡＭセルの消去に必要な時間を
短縮することにある。
【００２１】
【課題を解決するための手段】上記第１および第２の目
的を達成するために、本発明の第１の観点に係る内容ア
ドレス可能な半導体記憶装置は、ワード線とマッチ線と
の間に縦続接続された第１メモリトランジスタおよび第
１セレクトトランジスタと、上記ワード線と上記マッチ
線との間に縦続接続された第２メモリトランジスタおよ
び第２セレクトトランジスタとを含む内容アドレスメモ
リセルを有し、第１および第２メモリトランジスタのゲ
ートが制御ゲート線に接続され、第１セレクトトランジ
スタのゲートが第１ビット線に接続され、第２セレクト
トランジスタのゲートが第２ビット線に接続されてい
る。
的を達成するために、本発明の第１の観点に係る内容ア
ドレス可能な半導体記憶装置は、ワード線とマッチ線と
の間に縦続接続された第１メモリトランジスタおよび第
１セレクトトランジスタと、上記ワード線と上記マッチ
線との間に縦続接続された第２メモリトランジスタおよ
び第２セレクトトランジスタとを含む内容アドレスメモ
リセルを有し、第１および第２メモリトランジスタのゲ
ートが制御ゲート線に接続され、第１セレクトトランジ
スタのゲートが第１ビット線に接続され、第２セレクト
トランジスタのゲートが第２ビット線に接続されてい
る。
【００２２】また、複数の上記内容アドレスメモリセル
が行列状に配置され、上記第１および第２セレクトトラ
ンジスタが内容アドレスメモリセルごとに設けられてい
る。あるいは、上記第１および第２セレクトトランジス
タそれぞれが、列方向に隣接する２つの内容アドレスメ
モリセル間で共有されている。後者の場合、上記内容ア
ドレスメモリセルの上記第１および第２メモリトランジ
スタの各ドレインがワード線に接続され、上記内容アド
レスメモリセルに列方向に隣接した他の内容アドレスメ
モリセルの第１および第２メモリトランジスタの各ソー
スがマッチ線に接続され、上記２つの内容アドレスメモ
リセル内の２つの第１メモリトランジスタ間に第１の共
有セレクトトランジスタが接続され、上記２つの内容ア
ドレスメモリセル内の２つの第２メモリトランジスタ間
に第２の共有セレクトトランジスタが接続されている。
が行列状に配置され、上記第１および第２セレクトトラ
ンジスタが内容アドレスメモリセルごとに設けられてい
る。あるいは、上記第１および第２セレクトトランジス
タそれぞれが、列方向に隣接する２つの内容アドレスメ
モリセル間で共有されている。後者の場合、上記内容ア
ドレスメモリセルの上記第１および第２メモリトランジ
スタの各ドレインがワード線に接続され、上記内容アド
レスメモリセルに列方向に隣接した他の内容アドレスメ
モリセルの第１および第２メモリトランジスタの各ソー
スがマッチ線に接続され、上記２つの内容アドレスメモ
リセル内の２つの第１メモリトランジスタ間に第１の共
有セレクトトランジスタが接続され、上記２つの内容ア
ドレスメモリセル内の２つの第２メモリトランジスタ間
に第２の共有セレクトトランジスタが接続されている。
【００２３】上記第１の目的を達成するために、本発明
の第２の観点に係る内容アドレス可能な半導体記憶装置
は、ワード線とマッチ線との間に縦続接続された第１メ
モリトランジスタおよび第１セレクトトランジスタと、
上記ワード線と上記マッチ線との間に縦続接続された第
２メモリトランジスタおよび第２セレクトトランジスタ
とを含む内容アドレスメモリセルを有し、第１および第
２セレクトトランジスタのゲートが制御ゲート線に接続
され、第１メモリトランジスタのゲートが第１ビット線
に接続され、第２メモリトランジスタのゲートが第２ビ
ット線に接続されている。
の第２の観点に係る内容アドレス可能な半導体記憶装置
は、ワード線とマッチ線との間に縦続接続された第１メ
モリトランジスタおよび第１セレクトトランジスタと、
上記ワード線と上記マッチ線との間に縦続接続された第
２メモリトランジスタおよび第２セレクトトランジスタ
とを含む内容アドレスメモリセルを有し、第１および第
２セレクトトランジスタのゲートが制御ゲート線に接続
され、第１メモリトランジスタのゲートが第１ビット線
に接続され、第２メモリトランジスタのゲートが第２ビ
ット線に接続されている。
【００２４】上記第１の目的を達成するために、本発明
の第３の観点に係る内容アドレス可能な半導体記憶装置
の動作方法は、ドレインが共通接続された第１および第
２メモリトランジスタと、第１メモリトランジスタのソ
ースにドレインが接続された第１セレクトトランジスタ
と、第２メモリトランジスタのソースにドレインが接続
された第２セレクトトランジスタとを含む内容アドレス
メモリセルを有した内容アドレス可能な半導体記憶装置
の動作方法であって、上記第１および第２メモリトラン
ジスタのうち一方のメモリトランジスタと、これに縦続
接続した一方のセレクトトランジスタとを制御し、ソー
スサイド注入により上記一方のメモリトランジスタに電
荷を注入する書き込みを含む。この書き込みが以下の諸
ステップ、すなわち、上記一方のメモリトランジスタの
ドレインと上記一方のセレクトトランジスタのソースと
の間に所定のドレイン電圧を印加し、上記一方のメモリ
トランジスタのゲートに印加する電圧の値と上記一方の
セレクトトランジスタのゲートに印加する電圧の値とを
制御して、上記一方のメモリトランジスタにソース側か
ら電荷を注入する各ステップを含む。
の第３の観点に係る内容アドレス可能な半導体記憶装置
の動作方法は、ドレインが共通接続された第１および第
２メモリトランジスタと、第１メモリトランジスタのソ
ースにドレインが接続された第１セレクトトランジスタ
と、第２メモリトランジスタのソースにドレインが接続
された第２セレクトトランジスタとを含む内容アドレス
メモリセルを有した内容アドレス可能な半導体記憶装置
の動作方法であって、上記第１および第２メモリトラン
ジスタのうち一方のメモリトランジスタと、これに縦続
接続した一方のセレクトトランジスタとを制御し、ソー
スサイド注入により上記一方のメモリトランジスタに電
荷を注入する書き込みを含む。この書き込みが以下の諸
ステップ、すなわち、上記一方のメモリトランジスタの
ドレインと上記一方のセレクトトランジスタのソースと
の間に所定のドレイン電圧を印加し、上記一方のメモリ
トランジスタのゲートに印加する電圧の値と上記一方の
セレクトトランジスタのゲートに印加する電圧の値とを
制御して、上記一方のメモリトランジスタにソース側か
ら電荷を注入する各ステップを含む。
【００２５】また、上記第１および第２メモリトランジ
スタに対し、そのソースおよび／またはドレインに所定
の電圧を印加した状態でゲートに消去パルスを印加し、
当該１回の消去パルスの印加でしきい値電圧を所定値よ
り低くする書き込み前消去を含む。
スタに対し、そのソースおよび／またはドレインに所定
の電圧を印加した状態でゲートに消去パルスを印加し、
当該１回の消去パルスの印加でしきい値電圧を所定値よ
り低くする書き込み前消去を含む。
【００２６】また、書き込み後のメモリトランジスタの
しきい値電圧が所定値以上であることを確かめる検証読
み出しを含む。検索の第１の方法では、上記第１および
第２メモリトランジスタの共通ドレインと、上記第１お
よび第２セレクトトランジスタの各ソースが接続された
共通ソースとの一方を基準電圧で保持し、上記共通ドレ
インおよび上記共通ソースの他方を所定電圧まで充電し
た後に電気的フローティング状態で保持し、上記第１お
よび第２メモリトランジスタのゲートに、記憶データの
論理に応じてメモリトランジスタがオンまたはオフする
所定の読み出しゲート電圧を印加し、上記第１および第
２セレクトトランジスタのゲートのうち検索データの論
理に応じて決まる何れか一のゲートに、セレクトトラン
ジスタがオンするパス電圧を印加する。また、検索の第
２の方法では、上記第１および第２メモリトランジスタ
の共通ドレインと、上記第１および第２セレクトトラン
ジスタの各ソースが接続された共通ソースとの一方を基
準電圧で保持し、上記共通ドレインおよび上記共通ソー
スの他方を所定電圧まで充電した後に電気的フローティ
ング状態で保持し、上記第１および第２メモリトランジ
スタのゲートのうち検索データの論理に応じて決まる何
れか一のゲートに、記憶データの論理に応じてメモリト
ランジスタがオンまたはオフする所定の読み出しゲート
電圧を印加し、上記第１および第２セレクトトランジス
タのゲートに、セレクトトランジスタがオンするパス電
圧を印加する。
しきい値電圧が所定値以上であることを確かめる検証読
み出しを含む。検索の第１の方法では、上記第１および
第２メモリトランジスタの共通ドレインと、上記第１お
よび第２セレクトトランジスタの各ソースが接続された
共通ソースとの一方を基準電圧で保持し、上記共通ドレ
インおよび上記共通ソースの他方を所定電圧まで充電し
た後に電気的フローティング状態で保持し、上記第１お
よび第２メモリトランジスタのゲートに、記憶データの
論理に応じてメモリトランジスタがオンまたはオフする
所定の読み出しゲート電圧を印加し、上記第１および第
２セレクトトランジスタのゲートのうち検索データの論
理に応じて決まる何れか一のゲートに、セレクトトラン
ジスタがオンするパス電圧を印加する。また、検索の第
２の方法では、上記第１および第２メモリトランジスタ
の共通ドレインと、上記第１および第２セレクトトラン
ジスタの各ソースが接続された共通ソースとの一方を基
準電圧で保持し、上記共通ドレインおよび上記共通ソー
スの他方を所定電圧まで充電した後に電気的フローティ
ング状態で保持し、上記第１および第２メモリトランジ
スタのゲートのうち検索データの論理に応じて決まる何
れか一のゲートに、記憶データの論理に応じてメモリト
ランジスタがオンまたはオフする所定の読み出しゲート
電圧を印加し、上記第１および第２セレクトトランジス
タのゲートに、セレクトトランジスタがオンするパス電
圧を印加する。
【００２７】
【発明の実施の形態】第１実施形態 図１は、本発明の第１実施形態に係る不揮発性ＣＡＭセ
ルの１セル分の回路図である。このＣＡＭセルは、ワー
ド線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メ
モリトランジスタＱ１および第１セレクトトランジスタ
Ｓ１と、これと同じワード線ＷＬとマッチ線ＭＬとの間
に縦続接続された第２メモリトランジスタＱ２および第
２セレクトトランジスタＳ２とを有する。
ルの１セル分の回路図である。このＣＡＭセルは、ワー
ド線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メ
モリトランジスタＱ１および第１セレクトトランジスタ
Ｓ１と、これと同じワード線ＷＬとマッチ線ＭＬとの間
に縦続接続された第２メモリトランジスタＱ２および第
２セレクトトランジスタＳ２とを有する。
【００２８】第１，第２メモリトランジスタのメモリの
各ドレインがワード線ＷＬに接続され、第１メモリトラ
ンジスタのソースが第１セレクトトランジスタＳ１のド
レインに接続され、第２メモリトランジスタのソースが
第２セレクトトランジスタＳ２のドレインに接続され、
第１，第２セレクトトランジスタＳ１，Ｓ２の各ソース
がマッチ線ＭＬに接続されている。また、第１，第２メ
モリトランジスタＱ１，Ｑ２の各ゲートが制御ゲート線
ＣＧに接続され、第１セレクトトランジスタＳ１のゲー
トがビット線ＢＬ１に接続され、第２セレクトトランジ
スタＳ２のゲートがビット線ＢＬ２に接続されている。
各ドレインがワード線ＷＬに接続され、第１メモリトラ
ンジスタのソースが第１セレクトトランジスタＳ１のド
レインに接続され、第２メモリトランジスタのソースが
第２セレクトトランジスタＳ２のドレインに接続され、
第１，第２セレクトトランジスタＳ１，Ｓ２の各ソース
がマッチ線ＭＬに接続されている。また、第１，第２メ
モリトランジスタＱ１，Ｑ２の各ゲートが制御ゲート線
ＣＧに接続され、第１セレクトトランジスタＳ１のゲー
トがビット線ＢＬ１に接続され、第２セレクトトランジ
スタＳ２のゲートがビット線ＢＬ２に接続されている。
【００２９】このＣＡＭセルにおいて、メモリトランジ
スタごとにセレクトトランジスタを接続させた理由は、
書き込み時にソースサイド注入を行うためである。
スタごとにセレクトトランジスタを接続させた理由は、
書き込み時にソースサイド注入を行うためである。
【００３０】図２は、ソースサイド注入による書き込み
動作を、メモリトランジスタがＦＧ型である場合を例に
模擬的に示したものである。書き込み時に、ソースＳに
０Ｖ、ドレインＤに電源電圧ＶCC（たとえば、５Ｖ）、
コントロールゲートＣＧに１０数Ｖのプログラム電圧、
セレクトゲートＳＧにプログラム電圧より低い数Ｖの電
圧をそれぞれ印加する。このバイアス条件を最適化する
ことによって、セレクトゲートＳＧとフローティングゲ
ートＦＧとの境界にあるチャネル形成領域表面に高い横
方向電界を形成する。この高電界によって、チャネルを
走行してきた電子の一部が、フローティングゲートＦＧ
と基板間の誘電体膜が形成するエネルギー障壁高さを乗
り越える程度に励起され、ホットエレクトロンとなる。
したがって、走行電子がある割合でフローティングゲー
トＦＧのソース端から注入され、フローティングゲート
ＦＧ内に蓄積される。
動作を、メモリトランジスタがＦＧ型である場合を例に
模擬的に示したものである。書き込み時に、ソースＳに
０Ｖ、ドレインＤに電源電圧ＶCC（たとえば、５Ｖ）、
コントロールゲートＣＧに１０数Ｖのプログラム電圧、
セレクトゲートＳＧにプログラム電圧より低い数Ｖの電
圧をそれぞれ印加する。このバイアス条件を最適化する
ことによって、セレクトゲートＳＧとフローティングゲ
ートＦＧとの境界にあるチャネル形成領域表面に高い横
方向電界を形成する。この高電界によって、チャネルを
走行してきた電子の一部が、フローティングゲートＦＧ
と基板間の誘電体膜が形成するエネルギー障壁高さを乗
り越える程度に励起され、ホットエレクトロンとなる。
したがって、走行電子がある割合でフローティングゲー
トＦＧのソース端から注入され、フローティングゲート
ＦＧ内に蓄積される。
【００３１】このソースサイド注入は、ドレイン側から
注入する通常のホットエレクトロン注入に比べ注入効率
が数桁高く、その分、書き込み時間の低減が可能であ
る。なお、ソースサイド注入は、フローティングゲート
ＦＧの代わりに電荷蓄積層を窒化膜としたＭＯＮＯＳ
型，ＭＮＯＳ型などにおいても同様に実施可能である。
注入する通常のホットエレクトロン注入に比べ注入効率
が数桁高く、その分、書き込み時間の低減が可能であ
る。なお、ソースサイド注入は、フローティングゲート
ＦＧの代わりに電荷蓄積層を窒化膜としたＭＯＮＯＳ
型，ＭＮＯＳ型などにおいても同様に実施可能である。
【００３２】図３に、ＣＡＭセルの消去，書き込みおよ
び検索の動作時にワード線，マッチ線，ビット線および
制御ゲート線に印加する電圧値およびメモリトランジス
タのしきい値電圧を表にして示す。２つのメモリトラン
ジスタがｎチャネル型の場合、消去において、それらの
しきい値電圧Ｖth(Q1), Ｖth(Q2)を、たとえば３Ｖ未満
にする。そのためには、たとえば、メモリトランジスタ
Ｑ１，Ｑ２のソースをオープンとし、ドレイン（ワード
線ＷＬ）に５Ｖを印加する。ソースをオープンとするに
は、ビット線ＢＬ１，ＢＬ２をともに０Ｖとしてセレク
トトランジスタＳ１，Ｓ２をオフ状態にする。この状態
で、制御ゲート線ＣＧに−１０Ｖを印加する。これによ
り、書き込み状態のメモリトランジスタにおいて、その
フローティングゲートに蓄積されていた電荷（電子）が
ドレイン側から抜き取られ、書き込み状態でハイレベル
にあったしきい値電圧が低下する。このように、消去で
は、たとえばゲートとドレイン間の印加電圧によるＦＮ
トンネリングを利用して、フローティングゲートＦＧの
蓄積電荷が消去される。
び検索の動作時にワード線，マッチ線，ビット線および
制御ゲート線に印加する電圧値およびメモリトランジス
タのしきい値電圧を表にして示す。２つのメモリトラン
ジスタがｎチャネル型の場合、消去において、それらの
しきい値電圧Ｖth(Q1), Ｖth(Q2)を、たとえば３Ｖ未満
にする。そのためには、たとえば、メモリトランジスタ
Ｑ１，Ｑ２のソースをオープンとし、ドレイン（ワード
線ＷＬ）に５Ｖを印加する。ソースをオープンとするに
は、ビット線ＢＬ１，ＢＬ２をともに０Ｖとしてセレク
トトランジスタＳ１，Ｓ２をオフ状態にする。この状態
で、制御ゲート線ＣＧに−１０Ｖを印加する。これによ
り、書き込み状態のメモリトランジスタにおいて、その
フローティングゲートに蓄積されていた電荷（電子）が
ドレイン側から抜き取られ、書き込み状態でハイレベル
にあったしきい値電圧が低下する。このように、消去で
は、たとえばゲートとドレイン間の印加電圧によるＦＮ
トンネリングを利用して、フローティングゲートＦＧの
蓄積電荷が消去される。
【００３３】書き込みでは、２つのメモリトランジスタ
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖより大きな書き込み状態に変化させ、
他方のメモリトランジスタのしきい値電圧をたとえば３
Ｖ未満の消去状態で維持する。
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖより大きな書き込み状態に変化させ、
他方のメモリトランジスタのしきい値電圧をたとえば３
Ｖ未満の消去状態で維持する。
【００３４】たとえば、“１”書き込みでは、第１メモ
リトランジスタＱ１のしきい値電圧Ｖth(Q1)のみを３Ｖ
未満の値から７Ｖより大きな値に変化させる。そのため
には、たとえば、ワード線ＷＬに５Ｖ、ビット線ＢＬ１
に１．５Ｖ、ビット線ＢＬ２およびマッチ線ＭＬに０Ｖ
を印加する。この状態で、制御ゲート線ＣＧに１６Ｖの
プログラムパルスを印加する。これにより、第１メモリ
トランジスタＱ１および第１セレクトトランジスタＳ１
にチャネルが形成され、チャネル内を加速された電子が
第１メモリトランジスタＱ１のソース側端でホットエレ
クトロンとなってソースサイド注入によりフローティン
グゲートに注入される。したがって、第１メモリトラン
ジスタＱ１のしきい値電圧Ｖth(Q1)が上昇し書き込み状
態となる。一方、ビット線ＢＬ２の印加電圧が０Ｖなの
で第２メモリトランジスタＱ２および第２セレクトトラ
ンジスタＳ２にはチャネルが形成されず、第２メモリト
ランジスタＱ２への書き込みは行われない。
リトランジスタＱ１のしきい値電圧Ｖth(Q1)のみを３Ｖ
未満の値から７Ｖより大きな値に変化させる。そのため
には、たとえば、ワード線ＷＬに５Ｖ、ビット線ＢＬ１
に１．５Ｖ、ビット線ＢＬ２およびマッチ線ＭＬに０Ｖ
を印加する。この状態で、制御ゲート線ＣＧに１６Ｖの
プログラムパルスを印加する。これにより、第１メモリ
トランジスタＱ１および第１セレクトトランジスタＳ１
にチャネルが形成され、チャネル内を加速された電子が
第１メモリトランジスタＱ１のソース側端でホットエレ
クトロンとなってソースサイド注入によりフローティン
グゲートに注入される。したがって、第１メモリトラン
ジスタＱ１のしきい値電圧Ｖth(Q1)が上昇し書き込み状
態となる。一方、ビット線ＢＬ２の印加電圧が０Ｖなの
で第２メモリトランジスタＱ２および第２セレクトトラ
ンジスタＳ２にはチャネルが形成されず、第２メモリト
ランジスタＱ２への書き込みは行われない。
【００３５】“０”書き込みでは、これとは逆に、第２
メモリトランジスタＱ２のしきい値電圧Ｖth(Q2)のみを
３Ｖ未満の値から７Ｖより大きな値に変化させる。その
ためには、たとえば、ワード線ＷＬに５Ｖ、ビット線Ｂ
Ｌ２に１．５Ｖ、ビット線ＢＬ１およびマッチ線ＭＬに
０Ｖを印加し、その状態で、制御ゲート線ＣＧに１６Ｖ
のプログラムパルスを印加する。これにより、第２メモ
リトランジスタＱ２にソースサイド注入により書き込み
が行われる。その一方、ビット線ＢＬ１の印加電圧が０
Ｖなので第１メモリトランジスタＱ１への書き込みは行
われない。
メモリトランジスタＱ２のしきい値電圧Ｖth(Q2)のみを
３Ｖ未満の値から７Ｖより大きな値に変化させる。その
ためには、たとえば、ワード線ＷＬに５Ｖ、ビット線Ｂ
Ｌ２に１．５Ｖ、ビット線ＢＬ１およびマッチ線ＭＬに
０Ｖを印加し、その状態で、制御ゲート線ＣＧに１６Ｖ
のプログラムパルスを印加する。これにより、第２メモ
リトランジスタＱ２にソースサイド注入により書き込み
が行われる。その一方、ビット線ＢＬ１の印加電圧が０
Ｖなので第１メモリトランジスタＱ１への書き込みは行
われない。
【００３６】検索においては、検索データをビット線Ｂ
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
の電位変化によって調べる。
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
の電位変化によって調べる。
【００３７】記憶データが“１”であるかを調べる
“１”検索時には、まず、ワード線ＷＬを０Ｖで固定
し、マッチ線ＭＬを５Ｖにプリチャージした後に、フロ
ーティングにする。また、制御ゲート線ＣＧには、消去
しきい値電圧の上限値３Ｖと書き込みしきい値電圧の下
限値７Ｖとの中間の５Ｖを印加する。そして、ビット線
ＢＬ１に５Ｖ、ビット線ＢＬ２に０Ｖを印加する。記憶
データが“１”、すなわちしきい値電圧Ｖth(Q1)が７Ｖ
より大きく、しきい値電圧Ｖth(Q2)が３Ｖ未満の場合、
ビット線ＢＬ１の印加電圧５Ｖにより第１セレクトトラ
ンジスタＳ１はドレイン電圧さえ印加されればオンでき
る導通状態にあるが、第１メモリトランジスタＱ１のし
きい値電圧Ｖth(Q1)が制御ゲート線ＣＧの印加電圧５Ｖ
より大きいため、第１メモリトランジスタＱ１がオンで
きない。このため、第１セレクトトランジスタＳ１にド
レイン電圧が印加されず、このトランジスタもオンでき
ない。よって、マッチ線ＭＬの電位変化が生じない。
“１”検索時には、まず、ワード線ＷＬを０Ｖで固定
し、マッチ線ＭＬを５Ｖにプリチャージした後に、フロ
ーティングにする。また、制御ゲート線ＣＧには、消去
しきい値電圧の上限値３Ｖと書き込みしきい値電圧の下
限値７Ｖとの中間の５Ｖを印加する。そして、ビット線
ＢＬ１に５Ｖ、ビット線ＢＬ２に０Ｖを印加する。記憶
データが“１”、すなわちしきい値電圧Ｖth(Q1)が７Ｖ
より大きく、しきい値電圧Ｖth(Q2)が３Ｖ未満の場合、
ビット線ＢＬ１の印加電圧５Ｖにより第１セレクトトラ
ンジスタＳ１はドレイン電圧さえ印加されればオンでき
る導通状態にあるが、第１メモリトランジスタＱ１のし
きい値電圧Ｖth(Q1)が制御ゲート線ＣＧの印加電圧５Ｖ
より大きいため、第１メモリトランジスタＱ１がオンで
きない。このため、第１セレクトトランジスタＳ１にド
レイン電圧が印加されず、このトランジスタもオンでき
ない。よって、マッチ線ＭＬの電位変化が生じない。
【００３８】これに対し、記憶データが“０”、すなわ
ちしきい値電圧Ｖth(Q1)が３Ｖ未満でしきい値電圧Ｖth
(Q2)が７Ｖより大きい場合、制御ゲート線ＣＧの印加電
圧により消去状態の第１メモリトランジスタＱ１がオン
し、かつ、ビット線ＢＬ１の印加電圧５Ｖによって第１
セレクトトランジスタＳ１がオンするため、マッチ線Ｍ
Ｌが放電され、その電位が５Ｖから０Ｖに低下する。マ
ッチ線ＭＬに接続された増幅器によって、マッチ線の電
位が低下した場合に記憶データと検索データとの“不一
致”が検出され、マッチ線の電位変化がない場合に両デ
ータの“一致”が検出される。
ちしきい値電圧Ｖth(Q1)が３Ｖ未満でしきい値電圧Ｖth
(Q2)が７Ｖより大きい場合、制御ゲート線ＣＧの印加電
圧により消去状態の第１メモリトランジスタＱ１がオン
し、かつ、ビット線ＢＬ１の印加電圧５Ｖによって第１
セレクトトランジスタＳ１がオンするため、マッチ線Ｍ
Ｌが放電され、その電位が５Ｖから０Ｖに低下する。マ
ッチ線ＭＬに接続された増幅器によって、マッチ線の電
位が低下した場合に記憶データと検索データとの“不一
致”が検出され、マッチ線の電位変化がない場合に両デ
ータの“一致”が検出される。
【００３９】記憶データが“０”であるかを調べる
“０”検索時には、ワード線ＷＬに０Ｖ、制御ゲート線
ＣＧに５Ｖを印加し、マッチ線ＭＬを５Ｖにプリチャー
ジ後に、上記とは逆に、ビット線ＢＬ１に０Ｖ、ビット
線ＢＬ２に５Ｖを印加する。したがって、上記した
“１”検索時とは逆に、縦続接続した２つのトランジス
タが共にオンするのは、記憶データが“１”の場合の第
２メモリトランジスタＱ２と第２セレクトトランジスタ
Ｓ２の組合せのみとなる。このときマッチ線の電位が低
下して“不一致”が検出される。記憶データが“０”の
場合は、マッチ線の電位変化がないので“一致”が検出
される。
“０”検索時には、ワード線ＷＬに０Ｖ、制御ゲート線
ＣＧに５Ｖを印加し、マッチ線ＭＬを５Ｖにプリチャー
ジ後に、上記とは逆に、ビット線ＢＬ１に０Ｖ、ビット
線ＢＬ２に５Ｖを印加する。したがって、上記した
“１”検索時とは逆に、縦続接続した２つのトランジス
タが共にオンするのは、記憶データが“１”の場合の第
２メモリトランジスタＱ２と第２セレクトトランジスタ
Ｓ２の組合せのみとなる。このときマッチ線の電位が低
下して“不一致”が検出される。記憶データが“０”の
場合は、マッチ線の電位変化がないので“一致”が検出
される。
【００４０】この検索動作は、通常、ワード線方向で、
ある大きさのビット列を単位に行われる。そのビット列
内で１ビットでも不一致となるとマッチ線ＭＬが放電さ
れるため、検索ビット列が記憶ビット列と不一致である
と判定される。このビット列が、１本のワード線に連な
るメモリセル列、すなわちページより小さいとき、ペー
ジ内で他の一部のメモリセルを検索対象から外す処理が
必要となる。この処理は、マスク処理と称される。具体
的には、マスク処理を行うＣＡＭセルが接続されたビッ
ト線ＢＬ１，ＢＬ２の双方に０Ｖを印加することによっ
て、記憶データに関わらずメモリトランジスタＱ１，Ｑ
２を常時オフとする。これにより、検索対象から外した
いＣＡＭセルがマッチ線の放電に寄与しなくなり、その
結果、ページ内の一部に対する検索動作が可能となる。
ある大きさのビット列を単位に行われる。そのビット列
内で１ビットでも不一致となるとマッチ線ＭＬが放電さ
れるため、検索ビット列が記憶ビット列と不一致である
と判定される。このビット列が、１本のワード線に連な
るメモリセル列、すなわちページより小さいとき、ペー
ジ内で他の一部のメモリセルを検索対象から外す処理が
必要となる。この処理は、マスク処理と称される。具体
的には、マスク処理を行うＣＡＭセルが接続されたビッ
ト線ＢＬ１，ＢＬ２の双方に０Ｖを印加することによっ
て、記憶データに関わらずメモリトランジスタＱ１，Ｑ
２を常時オフとする。これにより、検索対象から外した
いＣＡＭセルがマッチ線の放電に寄与しなくなり、その
結果、ページ内の一部に対する検索動作が可能となる。
【００４１】図４は、第１実施形態に係る不揮発性ＣＡ
Ｍセルに対するデータ書き換え動作の典型的な手順を示
すフロー図である。このデータ書き換え動作では、１回
の消去パルス印加で消去を行い、その後、書き込み後の
しきい値電圧が所定範囲にはいっているかを検証しなが
ら必要なセルに新たなデータを繰り返し書き込む。
Ｍセルに対するデータ書き換え動作の典型的な手順を示
すフロー図である。このデータ書き換え動作では、１回
の消去パルス印加で消去を行い、その後、書き込み後の
しきい値電圧が所定範囲にはいっているかを検証しなが
ら必要なセルに新たなデータを繰り返し書き込む。
【００４２】具体的には、まず、ステップＳＴ１１にお
いて、消去パルスを印加する。本実施形態の不揮発性Ｃ
ＡＭセルはゲートがビット線に接続されたセレクトトラ
ンジスタＳ１，Ｓ２を有するので、非選択セルのビット
線電位をローレベル、たとえば０Ｖにすることでセレク
トトランジスタをオフさせ、これによりメモリトランジ
スタからのオフリーク電流がマッチ線ＭＬに流れるのを
有効に防止できる。したがって、消去状態のしきい値電
圧が０Ｖ付近、さらには負であってもよい。このため、
全ての消去対象セルが十分に消去状態となる消去パルス
を１回印加することにより消去を完了することができ、
消去後の検証読み出しも不要である。
いて、消去パルスを印加する。本実施形態の不揮発性Ｃ
ＡＭセルはゲートがビット線に接続されたセレクトトラ
ンジスタＳ１，Ｓ２を有するので、非選択セルのビット
線電位をローレベル、たとえば０Ｖにすることでセレク
トトランジスタをオフさせ、これによりメモリトランジ
スタからのオフリーク電流がマッチ線ＭＬに流れるのを
有効に防止できる。したがって、消去状態のしきい値電
圧が０Ｖ付近、さらには負であってもよい。このため、
全ての消去対象セルが十分に消去状態となる消去パルス
を１回印加することにより消去を完了することができ、
消去後の検証読み出しも不要である。
【００４３】ステップＳＴ１２において、書き換え対象
のＣＡＭセルのうち、書き換え後の新たなデータが
“１”のＣＡＭセルのメモリトランジスタＱ１，“０”
のＣＡＭセルのメモリトランジスタＱ２に対し一括して
書き込みパルスを印加する。続くステップＳＴ１３にお
いて検証読み出しを行い、しきい値電圧が所望の範囲、
たとえば７Ｖより大きいか否かを調べる。この検証読み
出しでしきい値電圧が未だ低いと判断されたＣＡＭセル
に対し、再度、ステップＳＴ１２で書き込みパルス印加
を行い、ステップＳＴ１３でしきい値電圧を検証する。
この書き込みと検証のステップを必要なだけ繰り返し
て、書き換え後の新たなデータが“１”のＣＡＭセルの
メモリトランジスタＱ１全てと、“０”のＣＡＭセルの
メモリトランジスタＱ２全てとのしきい値電圧を所望の
範囲内に変化させる。ステップＳＴ１３で、書き換え完
了と判断されると処理が終了する。
のＣＡＭセルのうち、書き換え後の新たなデータが
“１”のＣＡＭセルのメモリトランジスタＱ１，“０”
のＣＡＭセルのメモリトランジスタＱ２に対し一括して
書き込みパルスを印加する。続くステップＳＴ１３にお
いて検証読み出しを行い、しきい値電圧が所望の範囲、
たとえば７Ｖより大きいか否かを調べる。この検証読み
出しでしきい値電圧が未だ低いと判断されたＣＡＭセル
に対し、再度、ステップＳＴ１２で書き込みパルス印加
を行い、ステップＳＴ１３でしきい値電圧を検証する。
この書き込みと検証のステップを必要なだけ繰り返し
て、書き換え後の新たなデータが“１”のＣＡＭセルの
メモリトランジスタＱ１全てと、“０”のＣＡＭセルの
メモリトランジスタＱ２全てとのしきい値電圧を所望の
範囲内に変化させる。ステップＳＴ１３で、書き換え完
了と判断されると処理が終了する。
【００４４】ここで、データ書き換えの各ステップごと
に、おおよその時間を見積もった。その結果を図５
（Ａ），（Ｂ）に示す。図５（Ａ）は従来のＣＡＭセル
の場合、図５（Ｂ）は本実施形態のＣＡＭセルの場合で
ある。ここで、見積もりの前提として、消去パルス印加
と消去後の検証読み出しがそれぞれ１０回、書き込みパ
ルス印加と書き込み後の検証読み出しがそれぞれ２回と
仮定した。セレクトトランジスタを有しない従来のＣＡ
Ｍセルでは、消去前書き込み時間が１０μｓ、消去パル
ス印加時間が１００ｍｓ（＝１０ｍｓ×１０）、消去後
の検証読み出し時間が１．５μｓ（＝０．１５μｓ×１
０）、書き込みパルス印加時間が２０μｓ（＝１０μｓ
×２）、書き込み後の検証読み出し時間が０．３μｓ
（＝０．１５μｓ×２）となり、これらの合計時間は１
００．０３２ｍｓとなる。これに対し、本実施形態のＣ
ＡＭセルでは、消去パルス印加が１回でその時間が１０
ｍｓと短く、ソースサイド注入の効果により書き込みパ
ルス印加時間が従来の２０μｓから２μｓと１桁短くな
っている。また、本実施形態のＣＡＭセルでは、消去前
書き込み（１０ｍｓ）および消去後の検証読み出し
（１．５μｓ）が不要である。このため、合計時間は１
０．００２ｍｓとなる。このように、本実施形態のＣＡ
Ｍセルはデータ書き換え時間が従来より１桁短縮され
た。
に、おおよその時間を見積もった。その結果を図５
（Ａ），（Ｂ）に示す。図５（Ａ）は従来のＣＡＭセル
の場合、図５（Ｂ）は本実施形態のＣＡＭセルの場合で
ある。ここで、見積もりの前提として、消去パルス印加
と消去後の検証読み出しがそれぞれ１０回、書き込みパ
ルス印加と書き込み後の検証読み出しがそれぞれ２回と
仮定した。セレクトトランジスタを有しない従来のＣＡ
Ｍセルでは、消去前書き込み時間が１０μｓ、消去パル
ス印加時間が１００ｍｓ（＝１０ｍｓ×１０）、消去後
の検証読み出し時間が１．５μｓ（＝０．１５μｓ×１
０）、書き込みパルス印加時間が２０μｓ（＝１０μｓ
×２）、書き込み後の検証読み出し時間が０．３μｓ
（＝０．１５μｓ×２）となり、これらの合計時間は１
００．０３２ｍｓとなる。これに対し、本実施形態のＣ
ＡＭセルでは、消去パルス印加が１回でその時間が１０
ｍｓと短く、ソースサイド注入の効果により書き込みパ
ルス印加時間が従来の２０μｓから２μｓと１桁短くな
っている。また、本実施形態のＣＡＭセルでは、消去前
書き込み（１０ｍｓ）および消去後の検証読み出し
（１．５μｓ）が不要である。このため、合計時間は１
０．００２ｍｓとなる。このように、本実施形態のＣＡ
Ｍセルはデータ書き換え時間が従来より１桁短縮され
た。
【００４５】第２実施形態 図６は、本発明の第２実施形態に係る不揮発性ＣＡＭセ
ルのビット線方向に隣接する２セル分の回路図である。
このＣＡＭセルは、第１および第２セレクトトランジス
タＳ１，Ｓ２のそれぞれがビット方向に隣接する２セル
間で共有されている。これらのうち第１ＣＡＭセルは、
第１実施形態と同様に、２つのメモリトランジスタＱ
１，Ｑ２と、２つのセレクトトランジスタＳ１，Ｓ２と
からなる。また、第２ＣＡＭセルは、他の２つのメモリ
トランジスタＱ３，Ｑ４と、上記セレクトトランジスタ
Ｓ１，Ｓ２とからなる。
ルのビット線方向に隣接する２セル分の回路図である。
このＣＡＭセルは、第１および第２セレクトトランジス
タＳ１，Ｓ２のそれぞれがビット方向に隣接する２セル
間で共有されている。これらのうち第１ＣＡＭセルは、
第１実施形態と同様に、２つのメモリトランジスタＱ
１，Ｑ２と、２つのセレクトトランジスタＳ１，Ｓ２と
からなる。また、第２ＣＡＭセルは、他の２つのメモリ
トランジスタＱ３，Ｑ４と、上記セレクトトランジスタ
Ｓ１，Ｓ２とからなる。
【００４６】具体的に、ワード線ＷＬとマッチ線ＭＬと
の間に、第１ＣＡＭセルの第１メモリトランジスタＱ
１、共有された第１セレクトトランジスタＳ１、第２Ｃ
ＡＭセルの第１メモリトランジスタＱ３が縦続接続され
ている。同様に、同じワード線ＷＬとマッチ線ＭＬとの
間に、第１ＣＡＭセルの第２メモリトランジスタＱ２、
共有された第２セレクトトランジスタＳ２、第２ＣＡＭ
セルの第２メモリトランジスタＱ４が縦続接続されてい
る。第１ＣＡＭセルのメモリトランジスタＱ１，Ｑ２の
ゲートが第１制御ゲート線ＣＧ１に接続され、第２ＣＡ
ＭセルのメモリトランジスタＱ３，Ｑ４のゲートが第２
制御ゲート線ＣＧ２に接続されている。第１実施形態と
同様に、第１セレクトトランジスタＳ１のゲートがビッ
ト線ＢＬ１に接続され、第２セレクトトランジスタＳ２
のゲートがビット線ＢＬ２に接続されている。
の間に、第１ＣＡＭセルの第１メモリトランジスタＱ
１、共有された第１セレクトトランジスタＳ１、第２Ｃ
ＡＭセルの第１メモリトランジスタＱ３が縦続接続され
ている。同様に、同じワード線ＷＬとマッチ線ＭＬとの
間に、第１ＣＡＭセルの第２メモリトランジスタＱ２、
共有された第２セレクトトランジスタＳ２、第２ＣＡＭ
セルの第２メモリトランジスタＱ４が縦続接続されてい
る。第１ＣＡＭセルのメモリトランジスタＱ１，Ｑ２の
ゲートが第１制御ゲート線ＣＧ１に接続され、第２ＣＡ
ＭセルのメモリトランジスタＱ３，Ｑ４のゲートが第２
制御ゲート線ＣＧ２に接続されている。第１実施形態と
同様に、第１セレクトトランジスタＳ１のゲートがビッ
ト線ＢＬ１に接続され、第２セレクトトランジスタＳ２
のゲートがビット線ＢＬ２に接続されている。
【００４７】図７に、第１ＣＡＭセルの消去，書き込み
および検索の動作時にワード線，マッチ線，ビット線お
よび制御ゲート線に印加する電圧値およびメモリトラン
ジスタのしきい値電圧を表にして示す。この第１ＣＡＭ
セルの動作は第１実施形態と基本的に同じである。ただ
し、書き込みおよび検索時に、第２ＣＡＭセルのメモリ
トランジスタＱ３，Ｑ４をパストランジスタとして機能
させるために、これらの書き込み状態のしきい値電圧よ
り十分大きな１２Ｖを第２制御ゲート線ＣＧ２によって
メモリトランジスタＱ３，Ｑ４のゲートに印加してい
る。
および検索の動作時にワード線，マッチ線，ビット線お
よび制御ゲート線に印加する電圧値およびメモリトラン
ジスタのしきい値電圧を表にして示す。この第１ＣＡＭ
セルの動作は第１実施形態と基本的に同じである。ただ
し、書き込みおよび検索時に、第２ＣＡＭセルのメモリ
トランジスタＱ３，Ｑ４をパストランジスタとして機能
させるために、これらの書き込み状態のしきい値電圧よ
り十分大きな１２Ｖを第２制御ゲート線ＣＧ２によって
メモリトランジスタＱ３，Ｑ４のゲートに印加してい
る。
【００４８】なお、ここでは消去時の第２制御ゲート線
ＣＧ２は０Ｖとして、この第２ＣＡＭセルの消去は行っ
ていない。ただし、第２ＣＡＭセルはソース側から電荷
を引き抜いて消去を行うこともでき、その場合、マッチ
線ＭＬの電圧を５Ｖ、第２制御ゲート線ＣＧ２の電圧を
−１０Ｖに変更する。
ＣＧ２は０Ｖとして、この第２ＣＡＭセルの消去は行っ
ていない。ただし、第２ＣＡＭセルはソース側から電荷
を引き抜いて消去を行うこともでき、その場合、マッチ
線ＭＬの電圧を５Ｖ、第２制御ゲート線ＣＧ２の電圧を
−１０Ｖに変更する。
【００４９】第２ＣＡＭセルを動作させるときは、図７
において、しきい値電圧Ｖth(Q1)をメモリトランジスタ
Ｑ３のしきい値電圧Ｖth(Q3)に置き換え、しきい値電圧
Ｖth(Q2)をメモリトランジスタＱ４のしきい値電圧Ｖth
(Q4)に置き換え、第１制御ゲート線ＣＧ１と第２制御ゲ
ート線ＣＧ２の印加電圧値を入れ換える。マッチ線ＭＬ
とワード線ＷＬの印加電圧値も入れ換える。これによっ
て、上記した第１ＣＡＭセルと同様な動作が可能とな
る。
において、しきい値電圧Ｖth(Q1)をメモリトランジスタ
Ｑ３のしきい値電圧Ｖth(Q3)に置き換え、しきい値電圧
Ｖth(Q2)をメモリトランジスタＱ４のしきい値電圧Ｖth
(Q4)に置き換え、第１制御ゲート線ＣＧ１と第２制御ゲ
ート線ＣＧ２の印加電圧値を入れ換える。マッチ線ＭＬ
とワード線ＷＬの印加電圧値も入れ換える。これによっ
て、上記した第１ＣＡＭセルと同様な動作が可能とな
る。
【００５０】第２実施形態のＣＡＭセルでは、第１実施
形態のＣＡＭセルと比較するとセレクトトランジスタが
共有されていることが異なり、基本的な動作は同じであ
ることから、データ書き換え動作も同じとなる。したが
って、図４のデータ書き換えのフロー図および図５の時
間見積もり結果は、ともに第２実施形態にも適用でき
る。よって、第２実施形態によってデータ書き換え時間
が従来より１桁低減される。また、第２実施形態のＣＡ
Ｍセルは、第１実施形態のＣＡＭセルよりセル面積が小
さくビットコストの低減が図られている。
形態のＣＡＭセルと比較するとセレクトトランジスタが
共有されていることが異なり、基本的な動作は同じであ
ることから、データ書き換え動作も同じとなる。したが
って、図４のデータ書き換えのフロー図および図５の時
間見積もり結果は、ともに第２実施形態にも適用でき
る。よって、第２実施形態によってデータ書き換え時間
が従来より１桁低減される。また、第２実施形態のＣＡ
Ｍセルは、第１実施形態のＣＡＭセルよりセル面積が小
さくビットコストの低減が図られている。
【００５１】第３実施形態 図８は、本発明の第３実施形態に係る不揮発性ＣＡＭセ
ルの１セル分の回路図である。このＣＡＭセルが第１実
施形態のＣＡＭセルと異なる点は、ビット線と制御ゲー
ト線の接続関係である。すなわち、第３実施形態のＣＡ
Ｍセルでは、ビット線ＢＬ１が第１メモリトランジスタ
Ｑ１のゲートに接続され、ビット線ＢＬ２が第２メモリ
トランジスタＱ２のゲートに接続され、制御ゲート線Ｃ
Ｇが第１および第２セレクトトランジスタＳ１，Ｓ２の
ゲートに接続されている。他の構成は、第１実施形態の
ＣＡＭセルと同じである。また、書き込みにソースサイ
ド注入を用いることも第１実施形態と同じである。
ルの１セル分の回路図である。このＣＡＭセルが第１実
施形態のＣＡＭセルと異なる点は、ビット線と制御ゲー
ト線の接続関係である。すなわち、第３実施形態のＣＡ
Ｍセルでは、ビット線ＢＬ１が第１メモリトランジスタ
Ｑ１のゲートに接続され、ビット線ＢＬ２が第２メモリ
トランジスタＱ２のゲートに接続され、制御ゲート線Ｃ
Ｇが第１および第２セレクトトランジスタＳ１，Ｓ２の
ゲートに接続されている。他の構成は、第１実施形態の
ＣＡＭセルと同じである。また、書き込みにソースサイ
ド注入を用いることも第１実施形態と同じである。
【００５２】図９に、ＣＡＭセルの消去，書き込みおよ
び検索の動作時にワード線，マッチ線，ビット線および
制御ゲート線に印加する電圧値およびメモリトランジス
タのしきい値電圧を表にして示す。２つのメモリトラン
ジスタがｎチャネル型の場合、消去において、それらの
しきい値電圧Ｖth(Q1), Ｖth(Q2)を、たとえば１Ｖより
大きく３Ｖ未満の消去状態にする。そのためには、たと
えば、メモリトランジスタＱ１，Ｑ２のソースをオープ
ンとし、ドレイン（ワード線ＷＬ）に５Ｖを印加する。
ソースをオープンとするには、制御ゲート線ＣＧを０Ｖ
としてセレクトトランジスタＳ１，Ｓ２をオフ状態にす
る。この状態で、ビット線ＢＬ１，ＢＬ２に−１０Ｖを
印加する。これにより、書き込み状態のメモリトランジ
スタにおいて、そのフローティングゲートに蓄積されて
いた電荷（電子）がドレイン側から抜き取られ、書き込
み状態でハイレベルにあったしきい値電圧が低下する。
このように、消去では、たとえばゲートとドレイン間の
印加電圧によるＦＮトンネリングを利用して、フローテ
ィングゲートの蓄積電荷が消去される。
び検索の動作時にワード線，マッチ線，ビット線および
制御ゲート線に印加する電圧値およびメモリトランジス
タのしきい値電圧を表にして示す。２つのメモリトラン
ジスタがｎチャネル型の場合、消去において、それらの
しきい値電圧Ｖth(Q1), Ｖth(Q2)を、たとえば１Ｖより
大きく３Ｖ未満の消去状態にする。そのためには、たと
えば、メモリトランジスタＱ１，Ｑ２のソースをオープ
ンとし、ドレイン（ワード線ＷＬ）に５Ｖを印加する。
ソースをオープンとするには、制御ゲート線ＣＧを０Ｖ
としてセレクトトランジスタＳ１，Ｓ２をオフ状態にす
る。この状態で、ビット線ＢＬ１，ＢＬ２に−１０Ｖを
印加する。これにより、書き込み状態のメモリトランジ
スタにおいて、そのフローティングゲートに蓄積されて
いた電荷（電子）がドレイン側から抜き取られ、書き込
み状態でハイレベルにあったしきい値電圧が低下する。
このように、消去では、たとえばゲートとドレイン間の
印加電圧によるＦＮトンネリングを利用して、フローテ
ィングゲートの蓄積電荷が消去される。
【００５３】書き込みでは、２つのメモリトランジスタ
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖより大きな書き込み状態に変化させ、
他方のメモリトランジスタのしきい値電圧を１Ｖから３
Ｖの消去状態で維持する。
Ｑ１，Ｑ２のしきい値電圧Ｖth(Q1), Ｖth(Q2)を相反す
る値とすべく、一方のメモリトランジスタのしきい値電
圧をたとえば７Ｖより大きな書き込み状態に変化させ、
他方のメモリトランジスタのしきい値電圧を１Ｖから３
Ｖの消去状態で維持する。
【００５４】たとえば、“１”書き込みでは、第１メモ
リトランジスタＱ１のしきい値電圧Ｖth(Q1)のみを、１
Ｖから３Ｖの消去状態から７Ｖより大きな書き込み状態
に変化させる。そのためには、たとえば、ワード線ＷＬ
に５Ｖ、制御ゲート線ＣＧに１．５Ｖ、ビット線ＢＬ２
およびマッチ線ＭＬに０Ｖを印加する。この状態で、ビ
ット線ＢＬ１に１６Ｖのプログラムパルスを印加する。
これにより、第１メモリトランジスタＱ１および第１セ
レクトトランジスタＳ１にチャネルが形成され、チャネ
ル内を加速された電子が第１メモリトランジスタＱ１の
ソース側端でホットエレクトロンとなってソースサイド
注入によりフローティングゲートに注入される。したが
って、第１メモリトランジスタＱ１のしきい値電圧Ｖth
(Q1)が上昇し書き込み状態となる。一方、ビット線ＢＬ
２の印加電圧が０Ｖなので第２メモリトランジスタＱ２
および第２セレクトトランジスタＳ２にはチャネルが形
成されず、第２メモリトランジスタＱ２への書き込みは
行われない。
リトランジスタＱ１のしきい値電圧Ｖth(Q1)のみを、１
Ｖから３Ｖの消去状態から７Ｖより大きな書き込み状態
に変化させる。そのためには、たとえば、ワード線ＷＬ
に５Ｖ、制御ゲート線ＣＧに１．５Ｖ、ビット線ＢＬ２
およびマッチ線ＭＬに０Ｖを印加する。この状態で、ビ
ット線ＢＬ１に１６Ｖのプログラムパルスを印加する。
これにより、第１メモリトランジスタＱ１および第１セ
レクトトランジスタＳ１にチャネルが形成され、チャネ
ル内を加速された電子が第１メモリトランジスタＱ１の
ソース側端でホットエレクトロンとなってソースサイド
注入によりフローティングゲートに注入される。したが
って、第１メモリトランジスタＱ１のしきい値電圧Ｖth
(Q1)が上昇し書き込み状態となる。一方、ビット線ＢＬ
２の印加電圧が０Ｖなので第２メモリトランジスタＱ２
および第２セレクトトランジスタＳ２にはチャネルが形
成されず、第２メモリトランジスタＱ２への書き込みは
行われない。
【００５５】“０”書き込みでは、これとは逆に、第２
メモリトランジスタＱ２のしきい値電圧Ｖth(Q2)のみ
を、１Ｖから３Ｖの消去状態から７Ｖより大きな書き込
み状態に変化させる。そのためには、たとえば、ワード
線ＷＬに５Ｖ、制御ゲート線ＣＧに１．５Ｖ、ビット線
ＢＬ１およびマッチ線ＭＬに０Ｖを印加し、その状態
で、ビット線ＢＬ２に１６Ｖのプログラムパルスを印加
する。これにより、第２メモリトランジスタＱ２にソー
スサイド注入により書き込みが行われ、ビット線ＢＬ１
の印加電圧が０Ｖなので第１メモリトランジスタＱ１へ
の書き込みは行われない。
メモリトランジスタＱ２のしきい値電圧Ｖth(Q2)のみ
を、１Ｖから３Ｖの消去状態から７Ｖより大きな書き込
み状態に変化させる。そのためには、たとえば、ワード
線ＷＬに５Ｖ、制御ゲート線ＣＧに１．５Ｖ、ビット線
ＢＬ１およびマッチ線ＭＬに０Ｖを印加し、その状態
で、ビット線ＢＬ２に１６Ｖのプログラムパルスを印加
する。これにより、第２メモリトランジスタＱ２にソー
スサイド注入により書き込みが行われ、ビット線ＢＬ１
の印加電圧が０Ｖなので第１メモリトランジスタＱ１へ
の書き込みは行われない。
【００５６】検索においては、検索データをビット線Ｂ
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
の電位変化によって調べる。
Ｌ１，ＢＬ２に与え、この検索データが記憶データと一
致するか、不一致となるかを、予めハイレベルにプリチ
ャージし電気的フローティング状態で維持したマッチ線
の電位変化によって調べる。
【００５７】“１”検索時には、まず、ワード線ＷＬを
０Ｖで固定し、マッチ線ＭＬを５Ｖにプリチャージした
後に、マッチ線ＭＬをフローティングにする。また、制
御ゲート線ＣＧにはセレクトトランジスタがオンする電
圧５Ｖを印加する。そして、ビット線ＢＬ１に５Ｖ、ビ
ット線ＢＬ２に０Ｖを印加する。記憶データが“１”、
すなわちしきい値電圧Ｖth(Q1)が７Ｖより大きく、しき
い値電圧Ｖth(Q2)が１Ｖから３Ｖの場合、制御ゲート線
ＣＧの印加電圧５Ｖにより第１セレクトトランジスタＳ
１はドレイン電圧さえ印加されればオンできる導通状態
にあるが、第１メモリトランジスタＱ１のしきい値電圧
Ｖth(Q1)がビット線ＢＬ１の印加電圧５Ｖより大きいた
め、第１メモリトランジスタＱ１がオンできない。この
ため、第１セレクトトランジスタＳ１にドレイン電圧が
印加されず、このトランジスタもオンできない。よっ
て、マッチ線ＭＬの電位変化が生じない。
０Ｖで固定し、マッチ線ＭＬを５Ｖにプリチャージした
後に、マッチ線ＭＬをフローティングにする。また、制
御ゲート線ＣＧにはセレクトトランジスタがオンする電
圧５Ｖを印加する。そして、ビット線ＢＬ１に５Ｖ、ビ
ット線ＢＬ２に０Ｖを印加する。記憶データが“１”、
すなわちしきい値電圧Ｖth(Q1)が７Ｖより大きく、しき
い値電圧Ｖth(Q2)が１Ｖから３Ｖの場合、制御ゲート線
ＣＧの印加電圧５Ｖにより第１セレクトトランジスタＳ
１はドレイン電圧さえ印加されればオンできる導通状態
にあるが、第１メモリトランジスタＱ１のしきい値電圧
Ｖth(Q1)がビット線ＢＬ１の印加電圧５Ｖより大きいた
め、第１メモリトランジスタＱ１がオンできない。この
ため、第１セレクトトランジスタＳ１にドレイン電圧が
印加されず、このトランジスタもオンできない。よっ
て、マッチ線ＭＬの電位変化が生じない。
【００５８】これに対し、記憶データが“０”、すなわ
ちしきい値電圧Ｖth(Q1)が１Ｖから３Ｖでしきい値電圧
Ｖth(Q2)が７Ｖより大きい場合、ビット線ＢＬ１の印加
電圧５Ｖにより消去状態の第１メモリトランジスタＱ１
がオンし、かつ、制御ゲート線ＣＧの印加電圧５Ｖによ
って第１セレクトトランジスタＳ１がオンするため、マ
ッチ線ＭＬが放電され、その電位が５Ｖから０Ｖに低下
する。マッチ線ＭＬに接続された増幅器によって、マッ
チ線の電位が低下した場合に記憶データと検索データと
の“不一致”が検出され、マッチ線の電位変化がない場
合に両データの“一致”が検出される。
ちしきい値電圧Ｖth(Q1)が１Ｖから３Ｖでしきい値電圧
Ｖth(Q2)が７Ｖより大きい場合、ビット線ＢＬ１の印加
電圧５Ｖにより消去状態の第１メモリトランジスタＱ１
がオンし、かつ、制御ゲート線ＣＧの印加電圧５Ｖによ
って第１セレクトトランジスタＳ１がオンするため、マ
ッチ線ＭＬが放電され、その電位が５Ｖから０Ｖに低下
する。マッチ線ＭＬに接続された増幅器によって、マッ
チ線の電位が低下した場合に記憶データと検索データと
の“不一致”が検出され、マッチ線の電位変化がない場
合に両データの“一致”が検出される。
【００５９】“０”検索時には、ワード線ＷＬに０Ｖ、
制御ゲート線ＣＧに５Ｖを印加し、マッチ線ＭＬを５Ｖ
にプリチャージ後に、上記とは逆に、ビット線ＢＬ１に
０Ｖ、ビット線ＢＬ２に５Ｖを印加する。したがって、
上記した“１”検索時とは逆に、縦続接続した２つのト
ランジスタが共にオンするのは、記憶データが“１”の
場合の第２メモリトランジスタＱ２と第２セレクトトラ
ンジスタＳ２の組合せのみとなる。このときマッチ線の
電位が低下して“不一致”が検出される。記憶データが
“０”の場合は、マッチ線の電位変化がないので“一
致”が検出される。
制御ゲート線ＣＧに５Ｖを印加し、マッチ線ＭＬを５Ｖ
にプリチャージ後に、上記とは逆に、ビット線ＢＬ１に
０Ｖ、ビット線ＢＬ２に５Ｖを印加する。したがって、
上記した“１”検索時とは逆に、縦続接続した２つのト
ランジスタが共にオンするのは、記憶データが“１”の
場合の第２メモリトランジスタＱ２と第２セレクトトラ
ンジスタＳ２の組合せのみとなる。このときマッチ線の
電位が低下して“不一致”が検出される。記憶データが
“０”の場合は、マッチ線の電位変化がないので“一
致”が検出される。
【００６０】この検索動作においてマスク処理を行うＣ
ＡＭセルに対しては、そのビット線ＢＬ１，ＢＬ２の双
方に０Ｖを印加することによって、記憶データに関わら
ずメモリトランジスタＱ１，Ｑ２を常時オフとする。こ
れにより、検索時に検索対象から外したいＣＡＭセルが
マッチ線の放電に寄与しなくなり、その結果、ページ内
の一部に対する検索動作が可能となる。
ＡＭセルに対しては、そのビット線ＢＬ１，ＢＬ２の双
方に０Ｖを印加することによって、記憶データに関わら
ずメモリトランジスタＱ１，Ｑ２を常時オフとする。こ
れにより、検索時に検索対象から外したいＣＡＭセルが
マッチ線の放電に寄与しなくなり、その結果、ページ内
の一部に対する検索動作が可能となる。
【００６１】このＣＡＭセルでは、第１および第２実施
形態と同様に、書き込みにソースサイド注入を行ってい
るので書き込み速度が１桁ほど向上する。ただし、制御
ゲート線ＣＧが第１および第２セレクトトランジスタＳ
１，Ｓ２に共通に接続されているので、セレクトトラン
ジスタの遮断によるオフリーク電流の低減はできない。
したがって、データ書き換え動作のフロー図は図１２が
適用され、消去状態のしきい値電圧を０Ｖより大きな正
の電圧範囲（たとえば、１Ｖより大きく３Ｖ未満）内に
収束させる必要がある。なお、制御ゲート線を２本もう
け、その片方を第１セレクトトランジスタＳ１のゲート
に接続させ、他方を第２セレクトトランジスタＳ２のゲ
ートに接続させると、書き込みまたは検索時に電流が流
れない側のセレクトトランジスタをオフさせる制御が可
能となる。これにより、オフリーク電流の低減が可能と
なり、メモリトランジスタの消去状態のしきい値電圧を
０Ｖ付近または負に設定できることとなり、その結果と
して、図４と同じデータ書き換え動作が可能となる。こ
れにより、データ書き換え動作時間が大幅に低減でき
る。
形態と同様に、書き込みにソースサイド注入を行ってい
るので書き込み速度が１桁ほど向上する。ただし、制御
ゲート線ＣＧが第１および第２セレクトトランジスタＳ
１，Ｓ２に共通に接続されているので、セレクトトラン
ジスタの遮断によるオフリーク電流の低減はできない。
したがって、データ書き換え動作のフロー図は図１２が
適用され、消去状態のしきい値電圧を０Ｖより大きな正
の電圧範囲（たとえば、１Ｖより大きく３Ｖ未満）内に
収束させる必要がある。なお、制御ゲート線を２本もう
け、その片方を第１セレクトトランジスタＳ１のゲート
に接続させ、他方を第２セレクトトランジスタＳ２のゲ
ートに接続させると、書き込みまたは検索時に電流が流
れない側のセレクトトランジスタをオフさせる制御が可
能となる。これにより、オフリーク電流の低減が可能と
なり、メモリトランジスタの消去状態のしきい値電圧を
０Ｖ付近または負に設定できることとなり、その結果と
して、図４と同じデータ書き換え動作が可能となる。こ
れにより、データ書き換え動作時間が大幅に低減でき
る。
【００６２】以上の第１から第３の実施形態では、メモ
リトランジスタがＦＧ型であることを前提に説明した
が、ＭＯＮＯＳ型やＭＮＯＳ型などの窒化膜（あるい他
の電荷蓄積能力を有した誘電体膜）中に電荷トラップを
電荷蓄積手段として含むメモリトランジスタを用いても
よい。また、微細なポリシリコンなどの結晶粒子を誘電
体膜中に分散させた状態で埋め込んだナノ結晶型のメモ
リトランジスタを用いてもよい。
リトランジスタがＦＧ型であることを前提に説明した
が、ＭＯＮＯＳ型やＭＮＯＳ型などの窒化膜（あるい他
の電荷蓄積能力を有した誘電体膜）中に電荷トラップを
電荷蓄積手段として含むメモリトランジスタを用いても
よい。また、微細なポリシリコンなどの結晶粒子を誘電
体膜中に分散させた状態で埋め込んだナノ結晶型のメモ
リトランジスタを用いてもよい。
【００６３】
【発明の効果】本発明に係る内容アドレス可能な半導体
記憶装置およびその動作方法によれば、いわゆるソース
サイド注入により書き込み速度を向上させることができ
た。また、書き込みまたは検索時に一方のセレクトトラ
ンジスタをオフさせて、そのドレインに接続されたメモ
リトランジスタからのオフリーク電流の発生を防止し
た。これによって、消去状態のしきい値電圧の許容範囲
を広げ、従来何度も行っていた消去パルスの印加回数を
低減して消去にかかるトータル時間を短縮した。また、
データ書き換え動作においては、上記消去時間短縮に加
え、消去によるしきい値電圧の収束性を高くするために
行っていた消去前書き込みを廃止し、これによりデータ
書き換え時間が大幅に短縮された。
記憶装置およびその動作方法によれば、いわゆるソース
サイド注入により書き込み速度を向上させることができ
た。また、書き込みまたは検索時に一方のセレクトトラ
ンジスタをオフさせて、そのドレインに接続されたメモ
リトランジスタからのオフリーク電流の発生を防止し
た。これによって、消去状態のしきい値電圧の許容範囲
を広げ、従来何度も行っていた消去パルスの印加回数を
低減して消去にかかるトータル時間を短縮した。また、
データ書き換え動作においては、上記消去時間短縮に加
え、消去によるしきい値電圧の収束性を高くするために
行っていた消去前書き込みを廃止し、これによりデータ
書き換え時間が大幅に短縮された。
【図１】第１実施形態に係るＣＡＭセルの１セル分の回
路図である。
路図である。
【図２】第１〜第３実施形態に係るＣＡＭセルのソース
サイド注入による書き込み動作を模擬的に示した説明図
である。
サイド注入による書き込み動作を模擬的に示した説明図
である。
【図３】第１実施形態に係るＣＡＭセルの消去，書き込
みおよび検索の動作時にワード線，マッチ線，ビット線
および制御ゲート線に印加する電圧値およびメモリトラ
ンジスタのしきい値電圧を示す表である。
みおよび検索の動作時にワード線，マッチ線，ビット線
および制御ゲート線に印加する電圧値およびメモリトラ
ンジスタのしきい値電圧を示す表である。
【図４】第１および第２実施形態に係るＣＡＭセルに対
するデータ書き換え動作の典型的な手順を示すフロー図
である。
するデータ書き換え動作の典型的な手順を示すフロー図
である。
【図５】（Ａ）は比較例とした従来のＣＡＭセルにおい
て、データ書き換えの各ステップごとの時間を見積もっ
た結果を示す図である。（Ｂ）は第１および第２実施形
態に係るＣＡＭセルにおいて、データ書き換えの各ステ
ップごとの時間を見積もった結果を示す図である。
て、データ書き換えの各ステップごとの時間を見積もっ
た結果を示す図である。（Ｂ）は第１および第２実施形
態に係るＣＡＭセルにおいて、データ書き換えの各ステ
ップごとの時間を見積もった結果を示す図である。
【図６】第２実施形態に係るＣＡＭセルのビット線方向
に隣接する２セル分の回路図である。
に隣接する２セル分の回路図である。
【図７】第２実施形態に係る第１ＣＡＭセルの消去，書
き込みおよび検索の動作時にワード線，マッチ線，ビッ
ト線および制御ゲート線に印加する電圧値およびメモリ
トランジスタのしきい値電圧を示す表である。
き込みおよび検索の動作時にワード線，マッチ線，ビッ
ト線および制御ゲート線に印加する電圧値およびメモリ
トランジスタのしきい値電圧を示す表である。
【図８】第３実施形態に係るＣＡＭセルの１セル分の回
路図である。
路図である。
【図９】第３実施形態に係るＣＡＭセルの消去，書き込
みおよび検索の動作時にワード線，マッチ線，ビット線
および制御ゲート線に印加する電圧値およびメモリトラ
ンジスタのしきい値電圧を示す表である。
みおよび検索の動作時にワード線，マッチ線，ビット線
および制御ゲート線に印加する電圧値およびメモリトラ
ンジスタのしきい値電圧を示す表である。
【図１０】従来の不揮発性ＣＡＭセルを示す回路図であ
る。
る。
【図１１】従来のＣＡＭセルの消去，書き込みおよび検
索の動作時にワード線，マッチ線およびビット線に印加
する電圧値およびメモリトランジスタのしきい値電圧を
示す表である。
索の動作時にワード線，マッチ線およびビット線に印加
する電圧値およびメモリトランジスタのしきい値電圧を
示す表である。
【図１２】従来のＣＡＭセルに対するデータ書き換え動
作の典型的な手順を示すフロー図である。
作の典型的な手順を示すフロー図である。
Ｑ１，Ｑ３…第１メモリトランジスタ、Ｑ２，Ｑ４…第
２メモリトランジスタ、Ｓ１，Ｓ２…セレクトトランジ
スタ、ＷＬ…ワード線、ＭＬ…マッチ線、ＢＬ１，ＢＬ
２…ビット線、ＣＧ…制御ゲート線、ＣＧ１…第１制御
ゲート線、ＣＧ２…第２制御ゲート線、Ｓ…ソース、Ｄ
…ドレイン、ＦＧ…フローティングゲート、ＣＧ…コン
トロールゲート、ＳＧ…セレクトゲート。
２メモリトランジスタ、Ｓ１，Ｓ２…セレクトトランジ
スタ、ＷＬ…ワード線、ＭＬ…マッチ線、ＢＬ１，ＢＬ
２…ビット線、ＣＧ…制御ゲート線、ＣＧ１…第１制御
ゲート線、ＣＧ２…第２制御ゲート線、Ｓ…ソース、Ｄ
…ドレイン、ＦＧ…フローティングゲート、ＣＧ…コン
トロールゲート、ＳＧ…セレクトゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６２５
Claims (13)
- 【請求項１】ワード線とマッチ線との間に縦続接続され
た第１メモリトランジスタおよび第１セレクトトランジ
スタと、 上記ワード線と上記マッチ線との間に縦続接続された第
２メモリトランジスタおよび第２セレクトトランジスタ
とを含む内容アドレスメモリセルを有し、 第１および第２メモリトランジスタのゲートが制御ゲー
ト線に接続され、 第１セレクトトランジスタのゲートが第１ビット線に接
続され、 第２セレクトトランジスタのゲートが第２ビット線に接
続された内容アドレス可能な半導体記憶装置。 - 【請求項２】複数の上記内容アドレスメモリセルが行列
状に配置され、 上記第１および第２セレクトトランジスタが内容アドレ
スメモリセルごとに設けられた請求項１記載の内容アド
レス可能な半導体記憶装置。 - 【請求項３】複数の上記内容アドレスメモリセルが行列
状に配置され、 上記第１および第２セレクトトランジスタそれぞれが、
列方向に隣接する２つの内容アドレスメモリセル間で共
有された請求項１記載の内容アドレス可能な半導体記憶
装置。 - 【請求項４】上記内容アドレスメモリセルの上記第１お
よび第２メモリトランジスタの各ドレインがワード線に
接続され、 上記内容アドレスメモリセルに列方向に隣接した他の内
容アドレスメモリセルの第１および第２メモリトランジ
スタの各ソースがマッチ線に接続され、 上記２つの内容アドレスメモリセル内の２つの第１メモ
リトランジスタ間に第１の共有セレクトトランジスタが
接続され、 上記２つの内容アドレスメモリセル内の２つの第２メモ
リトランジスタ間に第２の共有セレクトトランジスタが
接続された請求項３記載の内容アドレス可能な半導体記
憶装置。 - 【請求項５】ワード線とマッチ線との間に縦続接続され
た第１メモリトランジスタおよび第１セレクトトランジ
スタと、 上記ワード線と上記マッチ線との間に縦続接続された第
２メモリトランジスタおよび第２セレクトトランジスタ
とを含む内容アドレスメモリセルを有し、 第１および第２セレクトトランジスタのゲートが制御ゲ
ート線に接続され、 第１メモリトランジスタのゲートが第１ビット線に接続
され、 第２メモリトランジスタのゲートが第２ビット線に接続
された内容アドレス可能な半導体記憶装置。 - 【請求項６】ドレインが共通接続された第１および第２
メモリトランジスタと、第１メモリトランジスタのソー
スにドレインが接続された第１セレクトトランジスタ
と、第２メモリトランジスタのソースにドレインが接続
された第２セレクトトランジスタとを含む内容アドレス
メモリセルを有した内容アドレス可能な半導体記憶装置
の動作方法であって、 上記第１および第２メモリトランジスタのうち一方のメ
モリトランジスタと、これに縦続接続した一方のセレク
トトランジスタとを制御し、ソースサイド注入により上
記一方のメモリトランジスタに電荷を注入する書き込み
を含む内容アドレス可能な半導体記憶装置の動作方法。 - 【請求項７】上記書き込みが以下の諸ステップ、すなわ
ち、 上記一方のメモリトランジスタのドレインと上記一方の
セレクトトランジスタのソースとの間に所定のドレイン
電圧を印加し、 上記一方のメモリトランジスタのゲートに印加する電圧
の値と上記一方のセレクトトランジスタのゲートに印加
する電圧の値とを制御して、上記一方のメモリトランジ
スタにソース側から電荷を注入する各ステップを含む請
求項６記載の内容アドレス可能な半導体記憶装置の動作
方法。 - 【請求項８】上記第１および第２メモリトランジスタに
対し、そのソースおよび／またはドレインに所定の電圧
を印加した状態でゲートに消去パルスを印加し、当該１
回の消去パルスの印加でしきい値電圧を所定値より低く
する書き込み前消去を含む請求項６記載の内容アドレス
可能な半導体記憶装置の動作方法。 - 【請求項９】書き込み後のメモリトランジスタのしきい
値電圧が所定値以上であることを確かめる検証読み出し
を含む請求項６記載の内容アドレス可能な半導体記憶装
置の動作方法。 - 【請求項１０】検索では、 上記第１および第２メモリトランジスタの共通ドレイン
と、上記第１および第２セレクトトランジスタの各ソー
スが接続された共通ソースとの一方を基準電圧で保持
し、 上記共通ドレインおよび上記共通ソースの他方を所定電
圧まで充電した後に電気的フローティング状態で保持
し、 上記第１および第２メモリトランジスタのゲートに、記
憶データの論理に応じてメモリトランジスタがオンまた
はオフする所定の読み出しゲート電圧を印加し、 上記第１および第２セレクトトランジスタのゲートのう
ち検索データの論理に応じて決まる何れか一のゲート
に、セレクトトランジスタがオンするパス電圧を印加す
る請求項６記載の内容アドレス可能な半導体記憶装置の
動作方法。 - 【請求項１１】検索では、 上記第１および第２メモリトランジスタの共通ドレイン
と、上記第１および第２セレクトトランジスタの各ソー
スが接続された共通ソースとの一方を基準電圧で保持
し、 上記共通ドレインおよび上記共通ソースの他方を所定電
圧まで充電した後に電気的フローティング状態で保持
し、 上記第１および第２メモリトランジスタのゲートのうち
検索データの論理に応じて決まる何れか一のゲートに、
記憶データの論理に応じてメモリトランジスタがオンま
たはオフする所定の読み出しゲート電圧を印加し、 上記第１および第２セレクトトランジスタのゲートに、
セレクトトランジスタがオンするパス電圧を印加する請
求項６記載の内容アドレス可能な半導体記憶装置の動作
方法。 - 【請求項１２】上記第１および第２セレクトトランジス
タのソースが共通に接続されている請求項６記載の内容
アドレス可能な半導体記憶装置の動作方法。 - 【請求項１３】上記第１および第２セレクトトランジス
タそれぞれが、列方向に隣接する２つの内容アドレスメ
モリセル間で共有され、 上記第１および第２セレクトトランジスタのソースを短
絡するときは、隣接する内容アドレスメモリセルの第１
および第２メモリトランジスタのゲートに当該メモリト
ランジスタがオンするパス電圧を印加する請求項６記載
の内容アドレス可能な半導体記憶装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058104A JP2002260388A (ja) | 2001-03-02 | 2001-03-02 | 内容アドレス可能な半導体記憶装置とその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058104A JP2002260388A (ja) | 2001-03-02 | 2001-03-02 | 内容アドレス可能な半導体記憶装置とその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002260388A true JP2002260388A (ja) | 2002-09-13 |
Family
ID=18917883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001058104A Pending JP2002260388A (ja) | 2001-03-02 | 2001-03-02 | 内容アドレス可能な半導体記憶装置とその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002260388A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024309A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ |
| JP2011081874A (ja) * | 2009-10-08 | 2011-04-21 | Renesas Electronics Corp | 半導体信号処理装置 |
| JP2011108357A (ja) * | 2004-05-27 | 2011-06-02 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
| JP7490111B2 (ja) | 2022-05-11 | 2024-05-24 | 旺宏電子股▲ふん▼有限公司 | メモリデバイスおよびそのデータ近似検索方法 |
-
2001
- 2001-03-02 JP JP2001058104A patent/JP2002260388A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108357A (ja) * | 2004-05-27 | 2011-06-02 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2006024309A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ |
| JP4683457B2 (ja) * | 2004-07-09 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ |
| JP2011081874A (ja) * | 2009-10-08 | 2011-04-21 | Renesas Electronics Corp | 半導体信号処理装置 |
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
| JP7490111B2 (ja) | 2022-05-11 | 2024-05-24 | 旺宏電子股▲ふん▼有限公司 | メモリデバイスおよびそのデータ近似検索方法 |
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