JPH01235097A

JPH01235097A - 不揮発性半導体メモリ

Info

Publication number: JPH01235097A
Application number: JP63059910A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本; Nobuaki Otsuka; 伸朗大塚; Sumio Tanaka; 田中　寿実夫; Shigeru Atsumi; 渥美　滋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1989-09-20
Anticipated expiration: 2010-10-09
Also published as: JPH0793018B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は不揮発性半導体メモリ、特に紫外線消去型再書
き込み可能な読み出し専用メモリ（以下、ＥＰＲＯＭと
略記する。）における読み出し／′書き込み回路に関す
る。

（従来の技術）第５図は従来のＥＦＲＯＭの一部を示しており、ＢＬ・
・・はビット線、ＭＣ・・・は上記各ビット線にそれぞ
れ複数個接続された浮遊ゲート型トランジスタからなる
メモリセル、ＷＬ・・・は上記メモリセルＭＣ・・・の
アレイにおける同一行の複数個のメモリセルを選択する
ためのワード線、Ｃ８・・・は上記ピッ）ＩＩＢＬ・・
・に直列に接続された絶縁ゲート型（ＭＯＳ型）のＮチ
ャネル型のカラム選択トランジスタ、　ＳＬは上記トラ
ンジスタＣ８・・・を介して前記複数のピット線ＢＬ・
・・に共通接続されたセンス線、ＣＬは上記センス線Ｓ
Ｌに挿入接続されたＮチャネル型の電位フラング用トラ
ンジスタ、　ＬＤは上記センス線ＳＬと”ＤＤ電源端と
の間に接続されたビット線負荷、ＳＡは上記センス線Ｓ
Ｌの電位をセンス増幅して出力するセンスアンプ、ＶＢ
は前記電位クランプ用トラン・ゾスタＣＬのｙ−トにデ
ータ読み出し時に所定のバイアス電圧を供給するバイア
ス回路、■は前記複数のカラム選択トランジスタＣ８・
・・の共通接続点とｖＰＰ／■Ｄｏ！圧端子との間に接
端子れたＮチャネル型のデータ書き込み用トランジスタ
であってそのゲートには書き込みデータＤｗが与えられ
る。

上記回路における書き込み動作に際しては、ｖ、、／ｖ
ＤＤ’１！圧端子にある圧電子（たとえば１２．５Ｖの
書き込み電圧Ｖ１．）が印加され、書き込みデータＤｗ
が入力データの１＃または”０”に対応してｖｐｐ電圧
または接地電圧になる。次に、アドレス信号に基いて、
カラム系デコーダのカラム選択信号ｄｏ。

ｄｌ・・・のどれかがｖｐｐ電圧になって１本のピット
線ＢＬが選択されると同時に、ローデコーダのワード線
選択信号ｗ６　、　Ｗｌ　、・・・のどれかがｖＰＰｔ
圧になって１本のワード線孔が選択される。たとえばカ
ラム選択信号ｄ　Ｈ＋ワード線選択信号Ｗ６がｖＰＰ電
圧になった場合には、図中点線で囲まれたメモリセルＭ
Ｃが選択されることＫなる。このとき、書き込みデータ
Ｄｗがｖｐｐ電圧であれば、書き込みトランジスタ胃は
オンになり、上記選択セルＭＣのドレインが接続されて
いる選択ピッ）腺ＢＬの電位はｖｐｐ　−”ｔｈ　（ｖ
ｔｈはカラム選択トランジスタＣ８であるＮチャネルト
ランジスタの閾値電圧）となり、上記選択セルＭＣの制
御ゲートが接続されている選択ワード線肌の電位はｖＰ
Ｐ電圧にバイアスされる。

このとき、選択セル乳はチャネルホットエレクトロンが
浮遊ｒ−トに注入され、その閾値が上昇することになる
。これに対して、上記メモリセルＭＣが選択されたとき
に書き込みデータＤｗが接地電圧であれば、選択セルＭ
Ｃのドレイン電位は低いのでその閾値が上昇することは
なく、元の状態（浮遊ダーＮＫ電荷が蓄積されていない
状態）のまま維持される。

一方、上記回路における読み出し動作に際しては、■Ｐ
Ｐ／ｖＤＤ電圧端子に通常ノｖＤＤ電源電圧（５ｖ）が
与えられ、書き込みデータ可は接地電位になり、書き込
みトランジスタｙはオフになる。また、アドレス信号に
基いて、カラム選択信号ｄ６＋ｄビ・・のどれかがｖＤ
Ｄ電圧、ワード線選択信号Ｗ　Ｑ　＋　ｗｌ・・・のど
れかがｖＤＤ電圧になり、特定のメモリセルＭＣが選択
される。また、電位クランプ用トランジスタＣＬがバイ
アスされ、選択セルＭＣＫ接続されている選択ビット線
ＢＬが低い電位にクランプされる。

このとき、選択セルＭｅの閾値電圧が低ければ、前記セ
ンス線ＳＬの電位は低レベルとなり、選択セルＭＣの閾
値電圧が高ければ、上記センス線ＳＬの電位は高レベル
となる。このセンスＩＪｓＬのレベルはセンスアンプＳ
Ａによりセンス増幅されて出力バッファ側へ出力される
。

第６図は上記回路におけるメモリセルの負荷特性を示し
ている。メモリセルの特性Ａは、印加電圧の増加と共に
電流工が増加する領域ａと、ホットエレクトロンの注入
が始まって閾値電圧が低下する領域すと、ブレークダウ
ンを起こしてスナップパックを起こす領域Ｃとを有する
。一方、書き込みトランジスタ１−カラム選択トランジ
スタＣ８の特性Ｂは、印加電圧がＶ、、−Ｖｔｈの点で
電流が流れ始める。この閾値電圧Ｖｔｈは、前記トラン
ジスタｆｆ、Ｃ８にパックゲートバイアスがかかってい
るので、パックデートバイアスがＯｖのときの値（約Ｉ
Ｖ）Ｋ比べて高く２〜３ｖと高くなっておシ、書き込み
の動作点は前記セル特性Ａの領域すと特性Ｂとの交点Ｘ
となる。この場合、セル特性Ａは、通常、デザインルー
ルの最小値で作られるメモリセルの形状の影響を受は易
いので、この影響で変化して左右にずれるおそれがあり
、書き込みＫよるセルの閾値変化ΔＶｔｈが書き込み後
に大きくばらつくことになるので安定な書き込みができ
なくなる。一方、実験の結果によれば、前記セル特性Ａ
の領域Ｃでの書き込みを行えば上記ΔＶｔｈが大きく、
且つ、安定であることが分っている。書き込み動作点を
移すためＫは、負荷特性であるトランジスタＴＷ、Ｃ８
の特性Ｂを上記領域Ｃに交叉するように図中Ｂ′の如く
シフトさせる必要があシ、このためには上記トランジス
タｆｆ、Ｃ８のｒ−ト電圧を”ＰＰ＋　Ｖｔｈに設定し
なければならない。

上記したような理由から、従来、書き込みに際して書き
込みデータ而の゛１″レベルおよびカラム選４１ｉ号ｄ
Ｏ＋　ｄ、・・・の１”レベルを”ｐｐ　十■ｔｈとす
るように昇圧回路を用いていた。しかし、メモリの大容
量化、素子の微細化に伴い、素子の耐圧低下、ゲート酸
化膜の薄膜化を伴うので、デートに高電圧を印加できな
い状況になりつつある。たとえば１Ｍピッ）　ＥＰＲＯ
Ｍでは、酸化膜厚３００久に対して１２．５Ｖのゲート
電圧が印加される場合の電界強度は４．２　ＰＩＶ／ｃ
ｍであったが、４ＭビットＥＦＲＯＭでは酸化膜厚がた
とえば２００Ｘの場合に上記１Ｍピッ）　ＥＰＲＯＭに
おけると同じ電界強度が許容されると考えれば、ｆ−）
電圧として８．４ｖ以下しか印加できなくなり、結局、
セル特性Ａの領域Ｃでの書き込み動作は殆んど不可能に
なる。

また、メモリセルＭＣのチャネル長のばらつキによるス
ナップ電圧のばらつきによって、第６図に示すようにメ
モリセル特性ＡがＡ’　＋　Ａ″のように変化すると、
動作点Ｘ′がＹ’　、　Ｙ’のようにばらついて書き込
み電流の変化が激しくなる。これによって、ＥＰＲＯＭ
内部配線の寄生抵抗による電圧降下とかチップの発熱な
どのような動作上不安定となる原因が発生する。

また、カラム選択トランジスタＣ８・・・はメモリセル
ＭＣのピッチで並べられ、そのパターンの縮小化が余儀
なくされ、しかも、この素子上に配線・ンターンが形成
されることが多く、そのドレイン・ソースの寄生抵抗が
生じ易い配置となる。そして、この寄生抵抗の影響によ
ってメモリセルＭＣの負荷の等価抵抗が大きくなり、第
７図に示すように負荷特性がＢ′→ＢＮのように変化し
、動作点がＸ′→Ｘ″のように変化し、書き込み特性が
大きく変化する。

そこで、上記特性の変化を最小限にするために・カラム
選択トランジスタＣ８のサイズを大きくしたり、そのソ
ース・ドレイン領域を広くとると、その接合容量が非常
に大きくなってしまい、ビット線容量の捧はどにもなり
、書き込み動作の高速化の妨げとなる。

（発明が解決しようとする課題）本発明は上記したように大容量化、素子の微細化に伴う
耐圧低下、ｅ−）酸化膜の薄膜化に起因してメモリセル
に対して高速に安定に書き込むことが困難になるという
問題点を解決すべくなされたもので、大容量化、素子の
微細化に際してもメモリセルに対して高速に安定な書き
込みが可能な不揮発性メモリを提供することを目的とす
る。

［発明の構成］（課題を解決するための手段）本発明は紫外線消去型再書き込み可能なメモリセルのア
レイを有する不揮発性半導体メモリにおいて、上記メモ
リセルへの書き込み電流を制御する素子としてＰチャネ
ルＭＯＳトランジスタが用いられていることを特徴とす
る。

（作用）ＰチャネルＭＯＳトランジスタによシメモリセルへの書
き込み電流を制御することによって、そのゲート電圧を
昇圧しなくとも書き込み動作点がメモリセル特性のスナ
ップパック領域に規定されて安定な書き込みが可能にな
り、メモリの大容量化、素子の微細化に伴う耐圧低下、
ゲートａ化膜の薄膜化に対処することが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＥＰＲＯＭの一部を示しており、前述した従来
のＥＦＲＯＭと同様に、ビット線ＢＬ・・・、メモリセ
ルＭＣ・・・、ワード線ＷＬ・、　Ｎチャネル型のカラ
ム選択トランジスタＣ８・・・、センス線ＳＬ、Ｎチャ
ネル型の電位クランプ用トランジスタＣＬ、ビット線負
荷ＬＤ、センスアンプＳＡおよびバイアス回路ＶＢが接
続されている。そして、本実施例では、上記ビット線Ｂ
Ｌ・・・にそれぞれ対応してＰチャネルエンハンスメン
ト型のカラム選択トランジスタＣ８′・・・の各一端が
接続され、このＰチャネルトランジスタＣ８′・・・の
各他端が共通接続され、この共通接続点とｖＰＰ／ｖＤ
Ｔ）！圧端子との間ＫＰチャネルエンハンスメ／ト型の
データ書き込み用トラン・ゾスタＮ１が接続されている
。そして、上記Ｎチャネルのカラム選択トランジスタＣ
８・・・およびＰチャネルのカラム選択トランジスタＣ
８′・・・は、同じビット線に接続されているもののグ
ー）Ｋ相補的なカラム選択信号（ｄＯ、ａｏ）、（ｄＢ
　ｒ丁り・・・が与えられている。この場合、上記Ｎチ
ャネルのカラム選択トランジスタＣＳ・・・はデータ読
み出し回路系に接続され、ピット線の読み出し電流の制
御に使用されておシ、前記Ｐチャネルのカラム選択トラ
ンジスタＣ３’・・・はデータ書き込み回路系に接続さ
れ、ピット線の書き込み電流の制御に使用されている。

上記構成のＥＰＲＯＭ　Ｋおける書き込み動作に際して
は、ｖＰ、／ｖＤＤ電圧端子に高電圧の書き込み電圧ｖ
ＰＰが印加され、書き込みデータＤＷとして低レベルが
与えられ、データ書き込み用トランジスタｙ′がオンに
なる。そして、カラム選択信号６゜丁ｌ・・・のうち１
つの信号（たとえばｄｘ）が低レベル、残りの信号がｖ
ｐｐ電圧になシ、カラム選択信号ｄｏ＋　ｄｌ　・・・
は全て低レベルになる。したがって、上記石信号がケ゛
−ト入力となるカラム選択トランジスタＣ８′はオンに
なるが、その他のカラム選択トランジスタは全てオフに
なり、前記■ＰＰ／ｖＤＤ電圧端子のｖｐｐ電圧がデー
タ書き込み用トランジスタＴＷ’および上記選択された
カラム選択トランジスタＣ８′を経てビット線ＢＬに印
加される。また、ワード線選択信号ｗＱ　＋　ｉｆ　ｌ
・・・のうち１つの信号（たとえばＷ６）が”ＰＰ電圧
になり、残シの信号が低レベルになる。したがって、特
定のメモリセルＭＣが選択されてその浮遊デートにホッ
トエレクトロンが注入され、書き込みが行われる。

これに対して、上記ＥＦＲＯＭにおける読み出し動作に
際しては、ｖＰＰ／ｖＤＤ電圧端子に通常のｖＤＤ電源
電圧が与えられ、書き込みデータＤＷが接地電位にされ
、データ書き込み用トランジスタＴＷ’はオフになる。

また、カラム選択信号ｄ６　＋　ｄｌ　”’は全てｖＤ
Ｄ電圧になり、カラム選択トランジスタＣ８′・・・は
オフになり、カラム選択信号ｄ、　、　ｄビ・・のうち
１つの信号（たとえばｄｌ）が”ＤＤ電圧、残りの信号
が接地電位になり、上記ｄ１がゲートに与えられている
カラム選択トランジスタＣ８がオンになって特定のビッ
ト線ＢＬが選択される。また、ワード線選択信号”　Ｏ
＋　ｗｌ・・・のうち１つの信号（たとえばＷ。）がＶ
ＤＤ電圧、残りが接地電位になり、特定の２ノそりセル
ＭＣが選択され、この選択セルＭＣの閾値に応じてＶＤ
Ｄ電源端子からビット線負荷ＬＤ、電位クランプ用トラ
ンジスタＣＬ、カラム選択トランノスタＣ８を経てビッ
ト線電流が流れ、このときのセンス線ＳＬの電位がセン
スアンプＳＡＫセンス増幅された選択セルデータの読み
出しが行われる。

第２図は、上記回路におけるメモリセルの負荷特性を示
している。メモリセルの特性Ａは、印加電圧の増加と共
に１！流工が増加する領域ａと、ホットエレクトロンの
注入が始まって閾値電圧が低下する領域すと、ブレーク
ダウンを起してスナップパックを起こす領域Ｃとを有す
る。また、Ｂは、上記回路の書き込み時の負荷特性であ
る。

上記第２図の特性から分るように、本実施例によれば、
）ｆ′−）電圧を昇圧しなくても、書き込み動作点Ｘが
メモリセル特性Ａのスナップパック領域Ｃに規定されて
いる。したがって、ＥＰＲＯＭの大容量化、素子の微細
化に際して耐圧低下、ゲート酸化膜の薄膜化を伴うとし
ても、上記したようにゲート電圧を昇圧しないので支障
をきたすことはない。

また、上記第２図の特性から分るように、書き込み時の
電流はメモリセル特性人に依存しないで略一定である。

したがりて、メモリセルＭＣのチャネル長のばらつきな
どによシスナツプパック電圧がばらつき、メモリセル特
性Ａが第２図中のＡ′。

Ａ“に示すように変化し、動作点Ｘがｘ’　、　ｘ”と
変化しても、書き込み電流は一定であシ、チップ全体と
して特性が安定である。

また、上記回路の書き込み時においては、Ｐチャネル型
のカラム選択トランジスタＣ８′・・・のドレイン・ソ
ースの寄生抵抗の影響たよって、第２図に示すように負
荷特性がＢ−＋Ｂ′のように変化するが、動作点Ｘは変
らないので書き込み動作が安定である。したがって、上
記カラム選択トランジスタＣ８′・・・は、寄生抵抗金
小さくするために、サイズを特に大きくしたり、ソース
・ドレインｆｉｌｌ特に広くする必要はなく、その接合
容量が非常に大きくなることはないので、ビット線寄生
容量が小さくて済み、高速の書き込みが可能である。な
お、Ｎチャネル型のカラム選択トランジスタＣ８・・・
は、数社もの書き込み電流を流せる能力は必要なく、１
００μ人前後のセルを流を流せるサイズで十分であυ、
その寄生容量は小さい。また、前記Ｐチャネル型のカラ
ム選択トランジスタＣ８′・・・は、読み出し時には全
てオフになるので、そのドレイン領域の接合容量しかピ
ット線負荷容量として作用しないので、読み出し動作へ
の悪影響は殆んど生じない。

ところで、　ＥＰＲＯＭの書き込み系のカラム選択トラ
ンジスタのｙ−トを制御する駆動回路は、ＥＰＲＯＭの
各種のテスト、スクリーニング等に対応し得るように複
雑な構成の論理回路が必要である・たとえば、メモリセ
ルアレイの全てのビット線（てストレス電圧を印加する
ドレインストレステスト、カラム選択トランジスタおよ
びデータ書き込み用トランジスタのゲートのみにストレ
ス電圧を印加するゲートストレステストなどを行うだめ
の論理回路を実現するために、使用ゲートの段数が多く
なり、動作速度の低下をまねいてしまうことがある。こ
れに対して、読み出し系のカラム選択トランジスタはｖ
ＤＤ電源電圧で動作するので、そのゲートを制御する駆
動回路の構成は比較的単純で済む。そこで、第３図に示
すように、メモリセルアレイ３）をはさんで対向するよ
う位置に書き込み系のＰＭＯＳカラム選択回路３２およ
び読み出し系のＮＭＯＳカラム選択回路３３を分けて配
置すれば、全体のレイアウトが簡単になる。この場合、
上記２種類のカラム選択回路３２．３３’ｃ、同一のア
ドレス入力を有するデコーダｓｚｔ、３５によす別々に
制御すれば、それぞれの制御の最適化が可能になる。即
ち、書き込み時間はμ８オーダであって読み出し速度の
ｎｓオーダーより十分に遅いので、書き込み系のデコー
ダ３４は複雑な論理構成であっても高速性は要求されな
いで済む。これに対して。

読み出し系のデコーダ３５は、比較的単純な論理構成で
済み、高速性全持たせることが可能である。

なお、前記実施例のようにＰチャネル型のカラム選択ト
ランジスタＣ８′・・・を付加したことによって・（タ
ーン面積が増大するが、前述したようにこのトランジス
タＣ８′・・・のサイズは小さく済み、また、Ｎチャネ
ル型のカラム選択トランジスタＣ８・・・のサイズも従
来よｐ小さくすることが可能であるので、全体としてパ
ターン面積の増加分は少なくて済む。

また、前記実施例のｖＰＰ／■ＤＤ電圧端子は、ＥＰＲ
ＯＭ集積回路の外部端子（ＶＰＰ端子）に接続されてお
シ、ｖｐｐ電圧またはｖＤＤ電圧になるが接地電位にな
ることはない。しかし、第４図に示すように、Ｐチャネ
ル型トランジスタを形成している半導体基板のＮ型ウェ
ルが上記■ＰＰ／ＶＤＤ電圧端子の電位にバイアスされ
ており、万一、上記Ｖ、、／ＶＤＤ’ｉｌ！圧端子が接
地電位のときに読み出し動作をさせた場合（つまり、Ｎ
型ウェル電位がビット線電位より低くなる場合）でもＰ
チャネル型トランジスタが破壊しないように設計するこ
とが望ましい。即ち、この場合には、カラム選択信号ｄ
６　＋　ｄＢ・・・を接地電位にしてカラム選択トラン
ジスタＣ８・・・をオフにするように制御する方が安全
である。また、第１図中では、Ｎチャネル型のカラム選
択トランジスタＣ８・・・のドレインと各対応するＰチ
ャネル型のカラム選択トランジスタＣ８′・・・のソー
スとを発着しているが、相互に接続するようにしてもよ
い。

また、第４図に示すようＫ、データ書き込み用トランジ
スタＴＶ’の基板（Ｎ型ウェル）およびソースをデータ
書き込み駆動回路４ノのＰチャネル型出力トランジスタ
４２０基板およびソースと共通接続しておけば、電源電
圧の変動により駆動回路４１の出力データ（書き込みデ
ータＤＷ　）の電位が変動した場合でも、データ書き込
み用トラン、ゾスタＴＷ′の電源電圧も追随して変動す
るので、その入力データの変動の影響を受けないで済む
。

「発明の効果］上述したように本発明の不揮発性半導体メモＩＪ　Ｋよ
れば、メモリの大容量化、素子の微細化に際しても、メ
モリセルに対して高速に安定な書き込みを行うことがで
きる。また、メモリセル特性のスナップパック領域が変
化した場合でも書き込み電流を一定に保つことができ、
チップ全体の特性を安定に保つことができる。

また、同一ビット線にＰチャネル型のカラム選択トラン
ジスタとＮチャネル型のカラム選択トランジスタとを接
続して書き込み動作と読み出し動作とで使い分けること
によって、読み出し動作は従来と同様に行うことができ
る。

また、読み出し動作時に上記Ｐチャネル型のカラム選択
トランジスタおよびＮチャネル型のカラム選択トラン・
ゾスタのｆ−）電位の制御を行うことによって、Ｐチャ
ネル負荷によるビット線負荷容量を軽減でき、Ｎチャネ
ルトランジスタの破壊を防ぐことが可能になる。

また、前記したようなＰチャネルトランジスタを用いた
カラム選択回路とＮチャネルトランジスタを用いたカラ
ム選択回路とをメモリセルアレイをはさんで対向する位
置に設け、それぞれを同一アドレス入力を有するデコー
ダで駆動することによって、全体のレイアウトが簡単に
なると共に各デコーダの最適設計が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＥＰＲＯＭの一部を示
す回路図、第２図は第１図の回路におけるメモリセル特
性および負荷特性を示す図、第３図は本発明の他の実施
例に係るＥＰＲＯＭの一部を示す゛構成説明図、第４図
は第１図中のデータ書き込み用トランジスタとデータ書
き込み用駆動回路との接続例を示す回路図、第５図は従
来のＥＦＲＯＭの一部を示す回路図、第６図は第５図の
回路におけるメモリセルの特性および負荷特性を示す図
、第７図は第５図の回路におけるＮチャネル型カラム選
択トランジスタの寄生抵抗の変化による負荷特性の変化
の様子を示す図である。ＭＣ・・・メモリセル、　ＢＬ・・・ビット線、ＳＬ・
・・センス線、Ｃ８・・・Ｎチャネル型カラム選択トラ
ンジスタ、Ｃ８′・・・Ｐチャネル型カラム選択トラン
ジスタ、ＴＷ’・・・Ｐチャネル型データ書き込み用ト
ランジスタ、ＳＡ・・・センスアン７’、３７・・・メ
モリセルアレイ、３２・・・ＰＭＯＳカラム選択回路、
３３・・−ＮＭＯＳカラム選択回路、３４．３５・・・
デコーダ。出願人代理人　　弁理士　　鈴　江　武　音節１図第２図第３図ビ・ント市会仔Ｕ玉第６図

Claims

【特許請求の範囲】

（１）紫外線消去型再書き込み可能なメモリセルのアレ
イを有する不揮発性半導体メモリにおいて、メモリセル
への書き込み電流を制御する素子としてＰチャネルＭＯ
Ｓトランジスタが用いられていることを特徴とする不揮
発性半導体メモリ。
（２）前記メモリセルに接続されているビット線と書き
込み回路との間にカラム選択用のＰチャネルＭＯＳトラ
ンジスタが接続されており、上記ビット線と読み出し回
路との間にカラム選択用のＮチャネルＭＯＳトランジス
タが接続されていることを特徴とする第１項記載の不揮
発性半導体メモリ。
（３）読み出し時に前記カラム選択用のＰチャネルＭＯ
Ｓトランジスタをオフにするようにゲート制御を行い、
且つ、このＰチャネルトランジスタの基板電位が前記ビ
ット線の電位より低くなる場合には前記カラム選択用の
ＮチャネルＭＯＳトランジスタをオフにするようにゲー
ト制御を行うようにしてなることを特徴とする第２項記
載の不揮発性半導体メモリ。
（４）前記カラム選択用のＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとはメモリセルアレ
イをはさんで対向する位置に配置されていることを特徴
とする第２項記載の不揮発性半導体メモリ。