KR100275609B1 - 비휘발성 반도체 기억 장치 - Google Patents

Abstract

비휘발성 반도체 메모리는 소거가능하고 프로그램가능한 메모리셀을 행 및 열로 배열하므로써 준비된 셀 어레이와, 셀 어레이의 각 행에 대응하여 배열되고 메모리셀 트랜지스터의 제어 게이트에 접속되는 워드 라인과, 셀 어레이의 각 열과 대응하여 배열되고 메모리셀 트랜지스터의 드레인에 접속되는 디지트 라인, 메모리셀 트랜지스터의 소스에 접속되는 소스 라인 및 소거동작시 소스 전압을 소스 라인에 인가하는 소스 전원 회로를 구비한다. 이 메모리는 셀 어레이의 행 및 열의 메모리셀 트랜지스터의 소스 전압 데이타에 의해 소거된다. 소스 전원 회로는 소스 전압이 소정 전위보다 낮은 범위의 소거 동작시 소스 라인에 공급될 전류를 소정값으로 설정하는 제1 P-채널 트렌지스터 및 소스 전압이 소정 포텐셜 보다 높은 범위에서 소스 전압의 증가에 따라 제1 트랜지스터 특성에 의해 감소되는 전류보다 더욱 따르게 감소시키기 위하여 소스 라인에 공급될 전류를 설정하는 제2 P-채널 트랜지스터를 구비한 회로이다.

Description

비휘발성 반도체 기억 장치

본 발명은 비휘발성 반도체 기억 장치에 관한 것이며, 특히 전기적으로 기입, 소거가 가능한 비휘발성 반도체 기억 장치에 관한 것이다.

플로팅 게이트(floating gate)를 구비한 전계효과 트랜지스터는 이 프로팅 게이트에 축적되는 전하량에 따라서 그것의 임계값 전압이 변화하므로 이 임계값 전압의 차이와 정보의 레벨을 대응시켜서 정보(데이타)를 불휘발로 기억시킨다.

위와 같은 전계효과 트랜지스터의 단면도를 제1(a)도에 도시한다. 이 전계효과 트랜지스터의 임계값 전압은 초기 상태에서, 일반적으로 1∼2V 정도이지만, 소스(12)를 OV로 하여 드레인(13)에 예를들면 12V 정도, 제어 게이트(14)에 예를들면 6~8V 정도의 전압을 인가하면 플로팅 게이트(15)에 전자가 주입되어 임계값 전압이 높게된다(기입동작). 이때 임계값 전압을 판독 출력 동작시에 제어 게이트(14)에 인가되는 전압(예를들면 5V) 보다 높게하면(예를들면 6V) 판독 출력 동작시 이 높은 임계값 전압을 갖는 전계효과 트랜지스터에는 전류가 흐르지 않지만, 초기상태의 전계 효과 트랜지스터에는 전류가 흐르므로 기억하고 있는 정보를 판독출력 할 수 있다.

또 높은 임계값 전압을 갖는 전계효과 트랜지스터의 제어 게이트(14)를 OV로 하고 드레인(13)을 오픈상태로 해서 소스(12)에 예를들면 12V 정도의 전압을 인가하면 플로팅 게이트(15)에서 전자가 나와서 그 임계값 전압을 초기상태까지 낮출수가 있다(소거동작).

소거동작시의 소스(12)에 인가하는 전압(소스전압 Vs)과 소스에 흐르는 전류(Is)와의 관계(이하 셀 특성이라함)을 제1(b)도에 도시한다.

셀 특성곡선 CC은 소스전압 Vs이 소정의 전압 보다 낮을때에 발생하는 밴드간 터널 전류에 의한 범위(CCbt)와 소정의 전압보다 높을때에 발생하는 애벌렌체 브레이크다운 전류에 의한 범위(CCab)로 나눌 수 있다. 어떤 부분에서도 절연막(16)을 거쳐서 소스 전류가 흐르고 이때 절연막(16)에 캐리어의 트랩이 생겨서 메모리셀의 제특성(이하 단지 특성이라 합)이 열화하는 것이 알려져 있고 특히 애벌렌체 브레이크다운 전류가 흐르는 경우에 그것의 열화가 현저해진다. 따라서, 통상 소거 동작은 밴드간 터널 전류에 의한 범위내에서 행하여 열화의 진행을 억제하고 있다.

이와 같은 전계효과 트랜지스터를 메모리셀로 하여 복수행, 복수열의 매트릭스 형상으로 설치한 셀 어레이를 구비한 비휘발성 반도체 기억 장치의 소거동작에 관한 부분 회로도를 제2도에 도시한다.

이 비휘발성 반도체 기억 장치는 메모리셀을 형성하는 전계효과 트랜지스터(이하 메모리셀 트랜지스터라함) MT를 복수행, 복수열의 매트릭스 형상으로 배치한 셀 어레이(1)와 이 셀 어레이(1)의 메모리셀 트랜지스터 MT의 복수행 각각과 대응해서 설치된 대응하는 행의 메모리셀 트랜지스터 MT의 제어 게이트와 접속하는 복수의 워드 라인 WL과, 셀 어레이의 메모리셀 트랜지스터 MT의 복수열 각각과 대응해서 설치되고 대응하는 열의 메모리셀 트랜지스터 MT의 드레인과 접속하는 복수의 디지트 라인 DL과, 기입 동작시 및 독출 동작시에는 어드레스 신호 AD에 따라서 복수의 워드 라인 WL 중의 1 개를 선택해서 소정의 레벨로 하여 소거 제어 신호 ER가 액티브 레벨의 소거 동작시에는 복수의 워드 라인 WL 모두를 접지 전위 레벨(OV)로 하는 행선택 회로(2)와 기입 동작시 및 판독출력 동작시에는 셀 어레이(1)의 메모리셀 트랜지스터 MT 전체의 소스를 접지 전위(OV)로 하고 소거 동작시에는 셀 어레이(1)의 메모리셀 트랜지스터 MT 전체의 소스에 소정의 소스 전압 Vs 을 공급하는 소스용 전원 회로(3X)를 갖는 구성으로 되어 있다.

또한, 소거동작시 디지트 라인 DL 전체는 기입회로, 판독출력 회로 등(도시생략)과 끈어져 개방(오픈) 상태로 되어 있다.

소거 동작시에는 디지트 라인 DL 전부에 따라서 메모리셀 트랜지스터 MT 전부의 드레인이 개방 상태로 되는 외에 워드 라인 WL 모두, 따라서 메모리셀 트랜지스터 MT 모두의 제어 게이트가 접지전위 레벨로되고 또 메모리셀 트랜지스터 MT 전체의 소스에 소스용 전원 회로(3X)에서 소스전압 Vs 이 인가되고 메모리셀 트랜지스터 MT 모두가 일괄 소거된다.

제3(a)도 및 제3(b)도는 소스용 전원 회로(3X)의 구체적인 회로 구성예를 도시하는 회로도이다.

먼저, 제3(a)도는 종래 가장 일반적이고 기본적인 회로 구성예이다. 이 회로는 기입.소거용 전압 Vpp의 수전단과 접지 전위점 사이에 게이트에 소거 제어신호 A, B를 받는 P 채널형의 트랜지스터(Q5)와 N 채널형의 트랜지스터(06)가 직렬 접속되고 이 직렬 접속점에서 소스전압 Vs을 출력하는 구성으로 되어 있다.

이 회로에 있어서 소거 제어 신호 A, B가 저 레벨의 액티브 레벨로 되면 트랜지스터(Q6)는 오프, 트랜지스터(Q5)는 온으로 되어 기입.소거용 전압 Vpp 레벨의 소스 전압 Vs이 출력되고 메모리셀 트랜지스터 MT 전체의 소스에 공급된다.

이 회로에서는 트랜지스터 Q5의 특성에 따라 메모리셀 트랜지스터 MT의 소스에 공급되는 소스 전압 Vs 및 소스전류(Is)를 셀 소거 특성의 밴드간 터널 전류에 의한 범위로 되도록 설정, 제어하고 있으나 제조 프로세스의 분산이나 프로팅게이트에 축적되는 전하량 등에 의해 애벌렌체 브레이크 다운 전류가 흐르는 범위까지 이행하는 일이 있고 메모리셀 트랜지스트 MT의 특성의 열화 속도가 빠르게 된다.

거기에서 제3(b)도에 도시하는 바와 같이, 소스전류 Is를 제한하는 트랜지스터(Q7)를 설치하고 소스전류(Is)가 애벌렌체 브레이크다운 전류의 영역에 들어가지 아니하도록 하는 방법에 제안되고 있다(예를들자면 일본국 특허 공개 평성 5-182483호 공보참조).

이 회로는 제3(a)도의 회로 소스 전압 Vs 출력단과 트랜지스터(Q5)의 드레인 사이에 드레인을 트랜지스터(Q7)의 드레인과 접속하고 소스 및 게이트를 소스 전압 Vs 출력단 및 트랜지스터(Q7)의 드레인과 접속하는 디플리션형 N 채널형의 트랜지스터 Q7를 설치한 구성으로 되어 있다. 이 트랜지스터(Q7)를 설치하므로서 제4도에 도시된 특성도와 같이 트랜지스터 Q5의 특성만으로 제한하였을 때에는 애벌렌체 브레이크 다운 전류가 통하는 전류 범위에 있었던 것을(제4도의 상측 파선), 트랜지스터(Q7)의 특성(Is 일정한 실선 및 파선)에 의해 밴드간 터널 전류에 의한 범위로 억제할 수가 있고 메모리셀 트랜지스터 MT의 특성의 열화의 진행 속도를 억제할 수가 있다. 또한 LCx 는 부하 특성을 도시한다.

상술한 종래의 비휘발성 반도체 기억 장치는 소스용 전원 회로(3X)를 제3(b)도에 도시하는 바와 같은 회로로서 그것의 트랜지스터 Q7에 의해 소거(소스) 전류(Is)를 셀특성(CC)의 밴드간 터널 전류에 의한 범위(CCbt)로 억제하고 메모리셀 트랜지스터 MT의 특성의 열화의 진행 속도를 억제하였지만, 다음과 같은 문제점이 있다.

메모리셀 트랜지스터 MT의 소거동작은 플로팅 게이트 중의 전자를 소스로 뽑아내므로서 행하나 이때 플로팅 게이트중의 전하량에 의해 셀 특성은 변화한다. 제5도에 도시하는 바와 같이 소거 진행되어가면 셀 특성 곡선은 CC-1에서 CC-2, CC-2 에서 CC-3으로 저하해간다. 따라서, 항상 메모리셀 트랜지스터 MT의 소스에 애벌렌체 브레이크 다운 전류가 흐르지 않도록 하기 위해서는 트랜지스터 Q7의 특성을 소스전류(Is)가 저전류로 되도록 설정할 필요가 있고 소스 전류를 저전류로 억제하면 메모리셀 트랜지스터 MT의 소거시간이 길어진다.

본 발명은 종래 기술에 있어서 위의 사정을 감안해서 행해진 것으로서 그것의 목적으로 하는 바는 소거시간을 길게 함이 없이 밴드가 터널 전류에 의한 범위에서 소거 동작을 할 수가 있고 소거 동작에 의해 메모리셀 트랜지스터의 특성이 열화하는 것을 억제할 수 있는 비휘발성 반도체 기억 장치를 제공하는데에 있다.

제1(a)도 및 제1(b)도는 종래의 일반적인 비휘발성 반도체 기억 장치에 사용되는 메모리셀 트랜지스터의 구조를 각각 도시한 단면도 및 셀 특성도.

제2도는 종래의 비휘발성 반도체 장치의 한 구성예를 도시하는 회로도.

제3(a)도 및 제3(b)도는 제2도에 도시한 종래예에 있어서 소스용 전원 회로의 구체적인 예를 도시하는 회로도.

제4도는 제2도, 제3(a)도 및 제3(b)도에 도시된 종래예의 동작을 설명하기 위한 특성도.

제5도는 제2도 내지 제4도에 도시된 종래예의 과제를 설명하기 위한 특성도.

제6(a)도 및 제6(b)도는 각각 본 발명의 제1의 실시예에 사용되는 소스용 전극 회로의 구성을 도시하는 회로도 및 그 동작과 효과를 설명하기 위한 특성도.

제7(a)도 및 제7(b)도는 각각 본 발명의 제2 실시예에 사용되는 소스용 전극 회로의 구성을 도시하는 회로도 및 그 동작과 효과를 설명하기 위한 특성도.

상기한 목적을 달성하기 위해, 본 발명의 기본 상태에 의하면 전기적으로 임계값 전압을 변화시키므로서 데이타의 기입, 소거가 가능한 메모리셀 트랜지스터를 복수행, 복수열로 설치한 셀 어레이와 이 셀 어레이의 메모리셀 트랜지스터의 복수행 각각과 대응해서 설치되고 대응하는 행의 메모리셀 트랜지스터의 제어게이트와 접속하는 복수의 워드 라인과 셀 어레이의 메모리셀 트랜지스터의 복수열 각각과 대응해서 설치되고 대응하는 열의 메모리 트랜지스터의 드레인과 접속하는 복수의 디지트 라인과 셀 어레이의 복수행, 복수열의 메모리셀 트랜지스터의 소스와 접속하는 소스 라인과 소거 동작시에 소스 라인에 소정의 레벨의 소스 전압을 공급하는 소스용 전원 회로를 구비하고 소거 동작시 소스 전압에 의해 셀 어레이의 복수행, 복수열의 메모리셀 트랜지스터의 데이타를 소거하는 비휘발성 반도체 기억 장치에 있어서 소스용 전원 회로가 소거 동작시 소스 전압이 소정의 전위보다 낮은 범위에서는 소스 라인에 공급하는 전류를 소정의 값으로 설장하는 P채널형의 제1의 트랜지스터와 소스 전압이 소정의 전위 보다 높은 범위에서는 소스 라인에 공급하는 전류를 소스 전압이 높아짐에 따라서 제1의 트랜지스터의 특성에 의해 저하하는 전류 보다 빨리 저하하도록 설정하는 P채널형의 제2의 트랜지스터를 포함하는 회로인 것을 특징으로 하는 비휘발성 반도체 기억장치가 제공된다.

또 본 발명의 다른 상태에 의하면 소스용 전원 회로가 소스에 소정의 레벨의 전원 전압을 받아 게이트에 소거 제어 신호를 받는 P채널형의 제1의 트랜지스터와 소스를 제1의 트랜지스터의 드레인과 접속하여 게이트 및 드레인을 소스 전압의 출력 단과 접속하는 P채널형의 제2의 트랜지스터와 소스를 접지 전위점과 접속하고 게이트에 소거 제어 신호를 받아 드레인을 소스 전압의 출력단과 접속하는 N 채널형의 트랜지스터를 포함하는 회로인 것을 특징으로 하는 비휘발성 반도체 기억 장치가 제공된다.

본 발명의 또다른 상태에 의하면 소스용전원 회로가 소스에 소정의 레벨의 전원 전압을 받고 게이트에 소거 제어 신호를 받은 P채널형의 제1의 트랜지스터와 소스를 제1의 트랜지스터의 드레인과 접속하고 드레인을 소스 전압의 출력단과 접속하는 P채널형의 제2의 트랜지스터와 소스를 전압의 출력단과 접속하고 게이트 및 드레인을 제2의 트랜지스터의 게이트와 접속하는 P채널형의 제3의 트랜지스터와 한 끝을 이 제3의 트랜지스터의 게이트 및 드레인과 접속하고 다른 끝을 접지 전위점과 접속하는 저항과 소스를 접지 전위점과 접속하고 게이트에 소거 제어 신호를 받아 드레인을 소스 전압의 출력단과 접속하는 N채널형의 트랜지스터를 포함하는 회로인 것을 특징으로 하는 비휘발성 반도체 기억 장치가 제공된다.

또 제2의 상태에 있어서 P채널형의 제1 및 제2의 트랜지스터의 기판의 각각을 이들 트랜지스터 자신의 소스 및 전원 전압의 공급 끝 중의 한편과 접속하도록 구성시켜도 된다.

다시, 제3의 상태에 있어서 P채널형의 제1 및 제2의 트랜지스터의 기판의 각각을 이들 트랜지스터 자신의 소스 및 전원 전압의 공급 끝 중의 한편과 접속하여 P채널형의 제3의 트랜지스터의 기판을 이 제3의 트랜지스터의 소스와 접속하도록 구성할 수가 있다.

상기한 각 상태를 갖는 본 발명에 있어서는 소스용 전원 회로를 소거 동작시 메모리셀 트랜지스터의 소스에 공급하는 소스 전압이 소정의 전위보다 낮은 범위에서는 메모리셀 트랜지스터의 소스 전류를 소정의 값으로 설정하는 P채널형의 제1의 트랜지스터와 소스 전압이 소정의 전위 보다 높은 범위에서는 메모리셀 트랜지스터의 소스전류를 소스 전압이 높아짐에 따라 제1의 트랜지스터의 특성에 의해 저하하는 전류보다 빨리 저하하도록 설정하는 P채널형의 제2의 트랜지스터를 포함하는 회로로하므로서 데이타의 소거 동작의 초기 단계에서는 제1의 트랜지스터에서 설정된 셀 특성 곡선의 밴드간 터널 전류에 의한 범위내의 비교적 큰 전류로 데이타의 소거를 할 수가 있고 데이타의 소거가 진행되어 셀 특성 곡선이 변화해도 제2의 트랜지스터에 의해 밴드간 터널 전류에 의한 범위내로 설정할 수 있어서 아바란 쉐브레이크다운 전류가 통하지 아니하도록 할 수가 있으므로 소거 시간을 거의 길게 하는 일 없이 소거 동작에 의해 메모리셀 트랜지스터의 특성이 열화하는 것을 억제할 수가 있는 효과가 있다.

이하 첨부도면(제6(a)도 내지 제7(b)도)을 참조하면서 본 발명의 몇개의 바람직한 실시예가 설명된다.

제6(a)도와 제6(b)도는 본 발명의 제1 실시예의 소스용 전원 회로의 구체적인 회로를 도시하는 회로도 및 이 소스용 전원 회로의 부하 특성을 셀 특성과 함께 도시한 특성도이다.

이 제1의 실시예가 제2도, 제3(b)도 그리고 제4도에 도시된 종래의 비휘발성 반도체 기억 장치와 상위하는 점은 제2도와 제3(b)도에 도시된 소스용 전원 회로(3X)에 대신해서 소스에 기입.소거용 전압 Vpp을 받고 게이트에 소거 제어 신호 A를 받는 P채널형의 제1의 트랜지스터 Q1와 소스를 트랜지스터 Q1의 드레인과 접속하고 게이트 및 드레인을 소스 전압 Vs의 출력단과 접속하는 P채널형의 제2의 트랜지스터 Q2와 소스를 접지 전위점과 접속하고 게이트에 소거 제어 신호 B를 받아 드레인을 소스 전압 Vs의 출력 끝과 접속하는 N채널형의 트랜지스터 Q3를 포함하고 소거제어 신호 A, B가 액티브 레벨(저레벨)의 소거 동작시에 소스전압 Vs이 소정의 전위보다 낮은 범위에서는 트랜지스터 Q1의 특성에 의해 메모리셀 트랜지스터 MT(제2도 참조)의 소스에 공급하는 전류(Is)를 소정의 값의 거의 일정치로 설정하고 메모리겔 트랜지스터 MT의 소스에 부가되는 소스 전압 Vs이 소정의 전위 보다 높은 범위에서는 메모리셀 트랜지스터 MT의 소스에 공급하는 전류를 소스전압 Vs이 높아짐에 따라서 트랜지스터 Q1의 특성에 의해 저하하는 전류보다도 빨리 저하하도록 트랜지스터 Q2의 특성에 따라 설정하도록 한 소스용 전언 회로(3)를 설치한 점에 있다.

또한 제6(a)도에는 소스용 전원 회로(3)만이 도시되어 있고, 제2도에 도시되어 있는 셀 어레이(1), 행 선택 회로(2), 워드 라인 WL 및 디젯트선 DL 등은 생략되어 있다.

다음에 이 제1실시예의 소거 동작에 대해서 설명을 한다.

소거 제어 신호 A, B가 저레벨의 액티브 레벨로 되면 소거 동작으로 되고 트랜지스터 Q1가 온, 트랜지스터 Q3이 오프로되고 트랜지스터 Q2는 게이트 및 드레인이 함께 소스전압 Vs의 출력끝과 접속이 되어 있기 때문에 트랜지스터 Q1, Q2를 통해서 소스전압 Vs 및 전류(Is)가 메모리셀 트랜지스터 MT의 소스에 공급된다.

여기에서 트랜지스터 Q2에 의해 소스전류(Is)가 제한되지 아니하는 것이라면 소스전압 Vs과 소스전류(Is)와의 관계는 소스전압 Vs가 낮은 동안은 소스 전류(Is)가 거의 일정하여(실선부분), 소스 전압 Vs이 높아지면 소스전류(Is)는 저하하여 기입.소거전압 Vpp으로 되면 “0”으로 되는(파선부분) 특성을 표시한다. 한편 트랜지스터 Q1에 의해 소스 전류(Is)가 제한되지 아니하는 것이라면 소스전압 Vs과 소스전류(Is)의 관계는 소스전압 Vs을 기입.소거용 전압 Vpp에서 차례로 저하시켜가면 소스전압이 기입.소거용 전압 Vpp에 대해서 트랜지스터 Q2의 역치전압 Vtp 몫만큼 낮아져서 점에서 소스전류(Is)가 흐르기 시작하고 소스 전압 Vs이 낮아짐에 따라서 소스전류(Is)는 증대해간다(실선부분에서 그것의 연장선상의 파선부분).

따라서 이들 트랜지스터(Q1, Q2)를 합친때의 소스전압 Vs과 소스전류(Is)와의 관계는 트랜지스터 Q1만에 의한 특성 곡선과 트랜지스터(22)만에 의한 특성 곡선이 교차하는 전위보다 낮은 소스전압 Vs의 범위에서는 트랜지스터(Q1)의 특성으로 정해지는 거의 일정한 소스전류(Is)로 되고 이것의 교차하는 전위보다 높은 소스전압 Vs의 범위에서는 트랜지스터(Q2)의 특성으로 정해지는 소스전압 Vs이 높아짐에 따라서 트랜지스터(Q1)의 특성에 의한 전류 저하보다 빨리 저하하는 소스전류(Is)로 되는 제6(b)도의 실선부분의 부하 특성 곡선 LC 으로 된다.

이와 같은 부하 특성을 갖는 소스용 전원 회로(3)에 의해 메모리셀 트랜지스터 MT의 소스에 소스 전압 Vs 및 소스전류(Is)를 공급하므로서 메모리셀 트랜지스터 MT의 데이타의 소거동작(소거)의 초기단계에서는 셀 특성 곡선 CC-1 의 밴드간 터널 전류에 의한 범위내의 비교적 큰 값의 전류 Is로 데이타의 소거를 할 수가 있고 메모리셀 트랜지스터 MT의 데이타의 소거가 진행되어 셀 특성 곡선이 C-2, CC-3으로의 변화하면 트랜지스터(Q2)에 의해 소스전류(Is)를 낮게해서 이들 셀 특성 곡선 CC-2, CC-3의 밴드간 터널 전류에 의한 범위내로 설정할 수가 있으므로 소거시간을 거의 길게하는 일이 없이(따라서, 소거 속도를 지나치게 저하시키는 일이 없고), 밴드간 터널 전류에 의한 범위내에서 데이타의 소거가 가능하고, 메모리셀 트랜지스터 MT의 특성이 열화하는 것을 억제할 수가 있다.

제5도, 제7(a)도 및 제7(b)도는 본 발명의 제2 실시형태의 소스용 전원 회로의 구체적인 회로를 도시하는 회로도 및 소스용 전원 회로의 부하 특성을 셀 특성과 함께 도시한 특성도이다.

이 제2 실시형태의 소스용 전원 회로(3a)가 제1 실시형태의 소스용전원 회로(3)와 상위하는 점은 트랜지스터(Q2)의 게이트를 그것의 드레인 및 소스전압 Vs의 출력단과 떼어서 소스를 소스전압 Vs의 출력단과 접속하여 게이트 및 드레인을 트랜지스터(Q2)의 게이트와 접속하는 P채널형의 제3의 트랜지스터(Q4)와 트랜지스터(Q2)의 게이트와 접지전위점 사이에 접속된 저항 R1을 설치한 점에 있다.

이와 같이 트랜지스터(Q4)와 저항 R1을 설치하므로서 트랜지스터(Q2)의 게이트에는 그것의(Q2의) 소스의 전압에 대해서 트랜지스터(Q4)의 역치 전압 몫만큼 낮은 전압을 공급할 수가 있다. 여기에서 P채널형의 트랜지스터(Q1,Q2,Q4)는 통상 동일 프로세스로 형성이 되므로 이들 트랜지스터의 역치 전압을 거의 동일치로 할 수가 있고 또한 프로세스에 의한 역치 전압의 변동도 동일 방향으로 되므로 트랜지스터(Q2)에 의한 부하특성(실제로는 트랜지스터(Q4)에 의한 게이트 전압의 제어도 포함되어 있으므로 Q2, Q4에 의한 부하특성)은 트랜지스터(Q2)의 역치전압에 의존하는 일은 없고 또한 프로세스에 의한 변동을 포함하지 아니한 안정된 특성으로 할 수가 있다. 따라서 안정된 소거 특성을 얻을 수가 있다.

또한 이들 실시예에 있어서 소스용 전원 회로(3, 3a)의 P채널 트랜지스터(Q1, Q2)의 기판은 트랜지스터(Q1)의 소스 즉 기입.소거용 전압 Vpp의 수전끝과 접속하고 소스용 전원 회로(3a)의 P채널형의 트랜지스터(Q4)의 기판은 자신(Q4)의 소스와 접속되어 있다. 소거 동작시에는 트랜지스터(Q1)의 전압 강하는 거의 없으므로 트랜지스터(Q2)의 소스는 기입.소거용 전압 Vpp과 거의 같고 트랜지스터(Q2)의 기판도 실질적으로는(Q2)의 소스와 접속되어 있는 것과 등가이다.

소스용 전원 회로(3,3a)에 있어서는 소거 동작시의 소스 전압 Vs 등이 시간의 경과와 함께 변동하므로 이와 같이 각 트랜지스터(Q1, Q2, Q4)의 기판을 각각의 소스와 접속하므로서 소스전압 Vs 등의 변동에 의한 이들 트랜지스터의 임계값 전압의 변동(백 게이트 효과)을 억제하고 안정된 부하특성 L Ca 을 얻을 수가 있다.

전술한 구성에 따르면, 소거시간을 길게 함이 없이 밴드가 터널 전류에 의한 범위에서 소거 동작을 할 수가 있고 소거 동작에 의해 메모리셀 트랜지스터의 특성이 열화하는 것을 억제할 수 있는 비휘발성 반도체 기억 장치가 제공될 수 있다.

Claims (5)

1. 임계 전압을 전기적으로 변화시켜 데이터의 기록 및 소거를 할 수 있는 메모리 셀 트랜지스터들을 복수의 행들 및 열들로 배열함으로써 마련되는 셀 어레이와, 상기 셀 어레이의 상기 메모리 셀 트랜지스터들의 복수의 개별 행들에 대응하여 배열되고, 대응 행들 내의 상기 메모리 셀 트랜지스터들의 제어 게이트들에 접속되는 복수의 워드 라인들과, 상기 셀 어레이의 상기 메모리 셀 트랜지스터들의 복수의 개별 열들에 대응하여 배열되고, 대응 열들 내의 상기 메모리 셀 트랜지스터들의 드레인들에 접속되는 복수의 디지트 라인들과, 상기 셀 어레이의 복수의 행들 및 열들 내의 상기 메모리 셀 트랜지스터들의 소스들에 접속되는 소스 라인들과, 소거 동작시에 소정 레벨의 소스 전압을 상기 소스 라인들에 인가하는 소스 전원 회로를 포함하고, 상기 소거 동작시, 소스 전압에 의해 상기 셀 어레이의 복수의 행들 및 열들 내의 상기 메모리 셀 트랜지스터들 내의 데이터를 소거하는 비휘발성 반도체 메모리에 있어서, 상기 소스 전원 회로는, 상기 소거 동작시, 상기 소스 전압이 소정의 전위보다 낮은 범위 내에서 상기 소스 라인들로 공급될 전류를 소정의 값으로 설정하는 제1의 P채널 트랜지스터와, 상기 소스 전압이 상기 소정의 전위보다 높은 범위 내에서 상기 소스 라인들에 공급될 상기 전류를 상기 소스 전압이 높아짐에 따라 상기 제1의 트랜지스터의 특성에 의해 감소되는 전류보다 신속하게 감소하도록 설정하는 제2의 P채널 트랜지스터를 포함하는 회로인, 비휘발성 반도체 메모리.
2. 제1항에 있어서, 상기 소스 전원 회로는 소정 레벨의 전원 전압을 소스에서 수신하고 소거 제어 신호를 게이트에서 수신하는 제1의 P채널 트랜지스터와, 상기 제1의 트랜지스터의 드레인에 접속된 소스와 상기 소스 전압의 출력 단자에 접속된 게이트 및 드레인을 가지는 제2의 P채널 트랜지스터와, 접지 전위점에 접속된 소스를 가지고 상기 소거 제어 신호를 게이트에서 수신하며 상기 소스 전압의 출력 단자에 접속된 드레인을 가지는 N채널 트랜지스터를 포함하는 회로인, 비휘발성 반도체 메모리.
3. 제1항에 있어서, 상기 소스 전원 회로는 소정 레벨의 전원 전압을 소스에서 수신하고 소거 제어 신호를 게이트에서 수신하는 제1의 P채널 트랜지스터와, 상기 제1의 트랜지스터의 드레인에 접속된 소스와 상기 소스 전압의 출력 단자에 접속된 드레인을 가지는 제2의 P채널 트랜지스터와, 상기 소스 전압의 출력 단자에 접속된 소스와 상기 제2의 트랜지스터의 게이트에 접속된 게이트 및 드레인을 가지는 제3의 P채널 트랜지스터와, 상기 제3의 트랜지스터의 게이트 및 드레인에 접속된 일단과 접지 전위점에 접속된 타탄을 가지는 저항과, 상기 접지 전위점에 접속된 소스를 가지고 상기 소거 제어 신호를 게이트에서 수신하며 상기 소스 전압의 출력 단자에 접속된 드레인을 가지는 N채널 트랜지스터를 포함하는 회로인, 비휘발성 반도체 메모리.
4. 제2항에 있어서, 상기 제1 및 제2의 P채널 트랜지스터들의 기판들 각각은 각 트랜지스터의 소스 및 상기 전원 전압의 공급 단자 중의 하나에 접속되는, 비휘발성 반도체 메모리.
5. 제3항에 있어서, 상기 제1 및 제2의 P채널 트랜지스터들의 기판들 각각은 각 트랜지스터의 소스 및 상기 전원 전압의 공급 단자 중의 하나에 접속되고, 상기 제3의 P채널 트랜지스터의 기판은 상기 제3의 트랜지스터의 소스에 접속되는, 비휘발성 반도체 메모리.

Images