JP2015533008A - 不揮発性メモリのための相補型デコーディング - Google Patents

不揮発性メモリのための相補型デコーディング Download PDF

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Abstract

メモリデバイスのためのデコーディングを提供する装置、およびそのような装置を使用してメモリデバイスを動作させる方法。本装置は、第１の入力ノードに結合された制御ゲートを有する第１のトランジスタであって、第１のトランジスタが低インピーダンス状態に構成されたとき、第１のトランジスタがメモリアレイの一部分を感知回路網に結合する、第１のトランジスタを含む。本装置は、第１の入力ノードの信号と第２の入力ノードの信号とを合成する論理ゲートに結合された制御ゲートを有する第２のトランジスタであって、第２のトランジスタが低インピーダンス状態に構成されたとき、第２のトランジスタがメモリアレイの一部分をプログラム回路網に結合する、第２のトランジスタをさらに含む。第１のトランジスタおよび第２のトランジスタは、異なるタイプのトランジスタを備える。【選択図】図３

Description

本開示は、全般的にはメモリに関し、特に１つまたは複数の実施形態では、本開示は、メモリデバイス中の相補型バイアス回路網に関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子システム中の内部回路、半導体回路、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリアレイ（ＳＤＲＡＭ）、相変化メモリ（ＰＣＭ）およびフラッシュメモリを含む多くの様々なタイプのメモリがある。
不揮発性メモリは、電力の印加なしにある程度の長期間にわたってその格納データを保持することができるメモリである。フラッシュメモリデバイスは、広範囲の電子適用例のための不揮発性メモリの普及しているソースにまで発展している。フラッシュメモリデバイスは、通常、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気器具、車両、ワイヤレスデバイス、携帯電話およびリムーバブルメモリモジュールのような電子システムにおいて使用され、フラッシュメモリに関する使用が拡大し続ける。
フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性および低消費電力を容易にする１トランジスタメモリセルを使用する。フローティングゲートまたはトラッピング層または他の物理的現象のような、電荷蓄積構造のプログラミングによるセルのしきい値電圧の変化は、各セルのデータ状態を決定する。フラッシュメモリデバイスは、典型的には、プログラミング動作および消去動作のために比較的大きい電圧を必要とする。たとえば、フラッシュメモリデバイスは、３Ｖの供給電圧（たとえば、Ｖｃｃ）を有することができるが、メモリセルアレイ上でのプログラミング動作および／または消去動作中に使用するためには１５Ｖ以上の電圧（たとえば、Ｖｐｇｍ）を必要とすることがある。しかしながら、フラッシュメモリの感知（たとえば、読出し）動作は、たとえば、Ｖｃｃ以下の電圧のみを必要とし得る。
ＰＣＭは、不揮発性記憶装置を提供することができるが、フラッシュメモリと比べて比較的より高速の動作の可能性を有する抵抗性メモリ技術である。ＰＣＭは、その名が示すように、不揮発性の様式でデータを記憶するために位相を変化させたときの材料の抵抗の変化を使用する。たとえば、異なる元素の合金は、抵抗が低い結晶相から抵抗が高い非晶相に変化させ得る。材料が複数の明確に異なる抵抗を示し得る場合、各異なる抵抗に、それぞれのデータ値（たとえば、００、０１、１０、１１）を割り当てることができる。
ＰＣＭにおける相変化は、アドレス指定されたときに各メモリセルの相変化材料を加熱することによってもたらされる。これは、ヒーターによって各メモリセルについて達成することができる。ヒーターは、電流によってイネーブルされると、カルコゲニド合金（たとえば、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）またはＧＳＴ）を加熱する。ＧＳＴが相対的に高い温度（たとえば、６００度超）まで加熱されると、そのカルコゲニド結晶度が失われる。ＧＳＴは冷却され、電気抵抗が高い非晶質のガラス様状態になる。その結晶点よりも高いが融点よりも低い温度までカルコゲニド合金を加熱することによって、カルコゲニド合金は、電気抵抗がより低い結晶状態へと変換して戻す。
メモリデバイスにおける動作速度をより速くし、記憶容量をより大きくすることに対する需要が増大し続ける。この需要は、動作速度における所望の増加を容易にするためにメモリデバイス内で伝搬する信号のレイテンシシの低減の必要性を伴う。これらの信号のレイテンシは累積的であり、メモリデバイスにおけるレイテンシ全体を低減することに対する需要に照らすと、望ましくないことがある。メモリデバイスにおける１つのレイテンシ源は、デコーダ回路と一般に呼ばれる回路網（たとえば、（１つまたは複数の）回路）である。これらのデコーダ回路は、これらの信号がメモリデバイス中のデコーダ回路の１つまたは複数のレベル（たとえば、レイヤ）を通って伝搬するので、遅延をもたらす（たとえば、信号レイテンシを増大させる）。
上述の理由のために、かつ、本願明細書を読み、理解すると当業者に明らかになるであろう他の理由のために、当技術分野では、メモリデバイス内で伝搬する信号の遅延の低減を容易にするデコーダ回路が必要とされる。
ＮＡＮＤ構成メモリセルアレイの概略図である。 相変化メモリセルアレイの概略図である。 本開示の一実施形態によるデコーダ回路網の概略図である。 本開示の一実施形態によるメモリデバイスの一部分の概略図である。 本開示の一実施形態によるメモリデバイスの一部分の概略図である。 本開示の一実施形態による、メモリデバイス中にデコーダ回路を構成するフローチャートである。 本開示の一実施形態による、電子システムの一部としてメモリアクセスデバイスに結合されたメモリデバイスの簡略ブロック図である。
本発明の以下の詳細な説明では、本明細書の一部をなし、特定の実施形態が例として示される添付の図面が参照される。図面において、同様の番号は、いくつかの図にわたって実質的に同様の構成要素を指す。他の実施形態を利用することができ、また、本開示の範囲から逸脱することなく、構造、論理および電気的変更を加えることができる。したがって、以下の詳細な説明は、限定的な意味に解釈すべきではない。
フラッシュメモリは、典型的には、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られる２つの基本アーキテクチャのうちの１つを利用する。この指名は、デバイスを読み出すために使用される論理から導出される。ＮＯＲフラッシュアーキテクチャにおいて、メモリセルの論理列は、デジット（たとえば、ビット）線と一般に呼ばれるもののようなデータ線に結合された各メモリセルと並列に結合される。ＮＡＮＤフラッシュアーキテクチャにおいて、メモリセルの列は、ビット線に結合された列の第１のメモリセルのみと直列に結合される。メモリセルの行を備えるメモリセルの制御ゲートは、ワード線と一般に呼ばれるもののようなアクセスラインに結合される（いくつかの場合には、かかるアクセスラインを少なくとも部分的に形成する）。データ線および／またはワード線は、それらがメモリセルアレイのメモリセルへのアクセスを容易にするので、アレイ線と呼ぶことができる。
典型的なフラッシュメモリアレイにおいて、各選択メモリセルは、シングルレベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれかとして個別にプログラムされる。セルのしきい値電圧（Ｖｔ）は、セルに格納されたデータの表示として使用することができる。たとえば、ＳＬＣでは、Ｖｔ＝２．５Ｖはプログラムされたセルを示し得、Ｖｔ＝−０．５Ｖは消去されたセルを示し得る。ＭＬＣは、異なる状態をそれぞれ示す。マルチレベルセルは、特定のＶｔ範囲にビットパターンを割り当てることによって、従来の電荷蓄積セルのアナログ性を利用することができる。
図１は、ＮＡＮＤアーキテクチャメモリアレイ１００の概略図を示し、メモリアレイ１００の電荷蓄積メモリセル１０２が、行と列とのアレイで論理的に配列されている。従来のＮＡＮＤアーキテクチャにおいて、「行」は典型的には、制御ゲートに共通して結合された２つ以上のメモリセルをさし、「列」は典型的に、たとえば、メモリセル１０２の１つまたは複数のＮＡＮＤストリングとして結合されたメモリセルを指す。メモリアレイ１００のメモリセル１０２のストリング（たとえば、ＮＡＮＤストリング）は、各々、典型的には８個の、１６個の、３２個の、またはより多くのメモリセルを備える。ストリングのメモリセル１０２は、ビット線としばしば呼ばれる、ソース線１１４とデータ線１１６との間のソース−ドレインに直列に一緒に接続される。たとえば、メモリセル１０２の各ストリングは、選択ゲート１１０のようなソース選択ゲートによってソース線１１４に結合され、ドレイン選択ゲート１０４によって個々のビット線１１６に結合される。ソース選択ゲート１１０は、それらの制御ゲートに結合されたソース選択ゲート（ＳＧＳ）制御ライン１１２によって制御される。ドレイン選択ゲート１０４は、ドレイン選択ゲート（ＳＧＤ）制御ライン１０６によって制御される。メモリアレイ１００のメモリセル１０２の１つまたは複数のストリングは、典型的には、メモリセルのグループ（たとえば、ブロック）で配列される。
メモリアレイ１００は、たとえば、ＷＬ７〜ＷＬ０ １１８７〜０のような特定のアレイ線（たとえば、ワード線）１１８を選択することによって、メモリセルの行をアクティブ化するように構成されたストリングドライバ（図示せず）によりアクセスされる。各ワード線１１８は、メモリセル１２０の行の制御ゲートに結合される。ビット線ＢＬ１〜ＢＬ４ １１６１〜１１６４は、たとえば、感知動作、プログラム動作または消去動作のような、アレイ上で実行される動作に応じて、特定の電位へとバイアスすることができる。ビット線ＢＬ１〜ＢＬ４ １１６は、特定のビット線１１６上の電圧または電流を感知することによって各セルのデータ状態を検出する感知デバイス（たとえば、センスアンプ）を含むデコーダ／感知回路網１３０に結合される。ワード線および／またはビット線の数は、本開示の範囲を逸脱することなく、図１に示したものよりもはるかに多くなり得る。
プログラミングは、典型的には、ＷＬ４ １１８４のような選択されたワード線１１８に１つまたは複数のプログラミングパルス（Ｖｐｇｍ）を印加することを、したがって、選択されたワード線１１８４に結合されたメモリセル１２０の行の制御ゲートに）１つまたは複数のプログラミングパルス（Ｖｐｇｍ）を印加することを含む。典型的なプログラミングパルス（Ｖｐｇｍ）は、１５Ｖからまたはその付近から開始することができ、後続の各プログラミングパルス印加中に振幅が増大する傾向があり得る。プログラム電位（たとえば、プログラミングパルス）を選択されたワード線１１８４に印加する間、接地電位（たとえば、０Ｖ）のような電位を基板に、したがって、これらのメモリセルのチャネルに印加することができ、その結果、そのチャネルからプログラミングの対象のメモリセルの電荷蓄積構造への電荷移送が生じる。たとえば、フローティングゲートは、典型的には、チャネルからフローティングゲートへの電子の直接注入またはファウラーノルドハイムトンネリングによってチャージされ、その結果、典型的には、プログラム状態ではＶｔがゼロよりも大きくなる。図１の例では、電位は、１つまたは複数の選択されていないワード線１１８７〜５および１１８３〜０に印加される。
たとえば、この電位は、１０Ｖであり得る。各選択されていないワード線に印加された電位は、異なる電位であり得る。たとえば、選択されたワード線に隣接するワード線は、８Ｖの電位にバイアスされ得、次の隣接するワード線は、７Ｖにバイアスされ得る。これらの電位は、非選択メモリセルのプログラミングが生じるのに十分な高さではない。１つまたは複数の追加の選択されていないワード線は、０Ｖのような電位にバイアスされ得る。
典型的には、プログラミングの対象のメモリセル１０２を含んでいるＮＡＮＤストリングに結合されないビット線１１６には抑制電位（たとえば、Ｖｃｃ）が印加される。プログラミング動作中、１つおきのビット線１１６をイネーブルし、プログラミングを抑制することができる。偶数番号のビット線１１６（たとえば、１１６２および１１６４）に結合されたメモリセルのプログラミングのために、偶数番号のビット線１１６２，４がイネーブルされ得、奇数番号のビット線１１６（たとえば、１１６１および１１６３）は、奇数番号のビット線に結合されたメモリセルのプログラミングが抑制される。次いで、後続のプログラミング動作は、偶数番号のビット線１１６を抑制し得、奇数番号のビット線１１６をイネーブルし得る。たとえば、図示のように、実線円の行１２０のメモリセル１０２はプログラミングのために選択され、破線円のメモリセル１０２はプログラミングが抑制される。
典型的には、１つまたは複数のプログラミング（たとえば、Ｖｐｇｍ）パルスの印加の間に、各選択メモリセルが意図されたプログラム状態に達したかどうかを判断するために各選択メモリセルをチェックするための検証動作が実行される。選択メモリセルは、意図されたプログラム状態に達した場合、選択された行の他のメモリセルが、追加のプログラミングパルスが意図されたプログラム状態に達することを依然として必要している場合には、さらなるプログラミングが抑制される。検証動作に続いて、プログラミングを完了しなかったメモリセルがある場合には、追加のプログラミングパルスＶｐｇｍが印加される。プログラミングパルスを印加した後に検証動作を実行するこのプロセスは、典型的には、すべての選択メモリセルが意図されたプログラム状態に達するまで継続する。特定の数のプログラミングパルス（たとえば、最大数）が印加され、１つまたは複数の選択メモリセルが依然としてプログラミングを完了していない場合、それらのメモリセルは、たとえば、欠陥とマークされ得る。
図２は、相変化メモリ（ＰＣＭ）セルアレイ２００の概略図を示す。たとえば、メモリセルアレイ２００へのアクセスは、アクセス（たとえば、ワード）ラインＷＬ０〜ＷＬ３ ２１０および／またはデータ線ＢＬ０〜ＢＬ３ ２１２のような、メモリアレイのアレイ線によって容易にされ得る。アレイ線（たとえば、ワード線２１０および／またはデータ線２１２）の数は、本開示の範囲を逸脱することなく、図２に示したものよりもはるかに多くなり得る。
ＰＣＭは、電流の印加時に、周期表のＶ族またはＶＩ族の１つまたは複数の元素を含有している合金の状態を非晶質状態と結晶状態との間で変化させる可逆的プロセスを使用し、（少なくとも）２つの状態の電気抵抗は実質的に異なる。したがって、ＰＣＭセルは、たとえば、それらの抵抗を測定することによって感知され得る（たとえば、読み出され得る）。典型的な現在の相変化メモリは、ゲルマニウム−アンチモン−テルル（ＧＥＳＢＴＥまたはＧＳＴ、最も一般的にはＧＥ２ＳＢ２ＴＥ５）合金のようなカルコゲニド合金を使用する。材料の非晶質（Ａ−ＧＳＴ）状態および結晶体（Ｃ−ＧＳＴ）状態は、主として、３桁のオーダーの異なる抵抗率を有し、したがって、状態の判断は容易に行われる。結晶状態の典型的な抵抗はキロオーム（Ｋω）のオーダーであり、非晶質状態の典型的な抵抗はメガオーム（Ｍω）のオーダーである。これらの状態は、通常の条件下では安定しており、したがって、ＰＣＭセルは長期間データを保持する不揮発性セルである。ＧＳＴが非晶質状態であるときには、ＲＥＳＥＴであると言われる。ＧＳＴが結晶状態であるときには、ＳＥＴであると言われる。ＰＣＭは、書込み操作を実行する前に消去動作が実行されることを要求しない。
ＰＣＭアレイ２００は、抵抗性記憶素子２０２に結合された選択デバイス２０４を各々が含む複数のメモリセルを含む。選択デバイス２０４は、たとえば、ＭＯＳＦＥＴのような電界効果トランジスタ（ＦＥＴ）、またはバイポーラ接合トランジスタ（ＢＪＴ）あるいは、ダイオードを含むことができる。選択デバイス２０４は、３端子ＦＥＴとして示されており、各選択デバイス２０４のゲートは、複数のアクセスライン（たとえば、ワード線）ＷＬ０〜ＷＬ３ ２１０のうちの１つに結合されている。各ワード線ＷＬ０〜ＷＬ３ ２１０は、メモリセルのそれぞれ対応する行に同様に結合される。各ＦＥＴの第２の端子は、それぞれ対応する抵抗性記憶素子２０２に結合される。各ＦＥＴの第３の端子は、回路共通基準２０６に結合される。また、各抵抗性記憶素子２０２は、それぞれ対応するデータ線（たとえば、ビット線）ＢＬ０〜ＢＬ３ ２１２に結合される。各ビット線ＢＬ０〜ＢＬ３ ２１２は、メモリセルのそれぞれ対応する行に結合される。
ワード線ＷＬ０〜ＷＬ３ ２１０は、選択的にワード線にアクセスするために使用される１つまたは複数のアクセス（たとえば、行）デコーダ２２０に結合される。ビット線ＢＬ０〜ＢＬ３ ２１２は、ワード線がアクセスしたそれぞれ対応するメモリセルのプログラム状態を判断するために、デコーダ階層（図示せず）を介して、電圧または電流のいずれかを感知するデコード／感知回路網２２２に結合される。
ＰＣＭをプログラムすることは、１つまたは複数のプログラミングパルスを選択メモリセルに結合されたビット線に印加することを含む。これらのプログラミングパルスの形状は、選択されたＰＣＭセルが「セット」されているか、あるいは「リセット」されているかに影響を及ぼすことができる。たとえば、選択されたＰＣＭセルを第１の状態にプログラムすることを容易にするために、パルスの立下りエッジ上で急激な減少を示すプログラミングパルスが発生され得る。たとえば、選択されたＰＣＭセルを異なる状態にプログラムすることを容易にするために、パルスの立下りエッジのより遅い制御された減退を示すプログラミングパルスがされ得る。
図３は、本開示の１つまたは複数の実施形態によるデコーダ回路３００の概略図を示す。デコーダ回路３００は、トランジスタ３２２のような第１のゲートＮ１と、トランジスタ３２４のような第２のゲートＰ１とを備える。様々な実施形態によれば、トランジスタＮ１ ３２２は、Ｎ型電界効果トランジスタを備え得、トランジスタＰ１ ３２４は、Ｐ型電界効果トランジスタを備え得る。
デコーダ回路３００は、たとえば、２つの入力ＮＡＮＤゲートのような第３のゲート（たとえば、論理ゲート）３２０をさらに備える。ＮＡＮＤゲート３２０の第１の入力は、信号ラインＰＲＯＧＲＡＭ ＭＯＤＥ３０２に結合される。ＮＡＮＤゲート３２０の第２の入力は、信号ラインＳＥＬＥＣＴ３０４に結合される。本開示の様々な実施形態は、ＮＡＮＤゲート回路を備えることに限定されるものではないことを留意されたい。他の論理ゲート回路は、たとえば、１つまたは複数の実施形態によるトランジスタの相補対のトランジスタをアクティブ化および／または非アクティブ化すること促進し得る。
トランジスタＮ１ ３２２の制御ゲートは、ＮＡＮＤゲート３２０の第２の入力とＳＥＬＥＣＴ信号ライン３０４とに結合される。第２のトランジスタＰ１ ３２４の制御ゲートは、信号ライン３２６によってＮＡＮＤゲート３２０の出力に結合される。第１のトランジスタＮ１ ３２２および第２のトランジスタＰ１ ３２４のソース／ドレイン領域は、一般に、ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２をさらに備えるノード３０６を生成するために結合される。トランジスタＮ１ ３２２の第２のソース／ドレイン領域は、信号ライン３０８によってＳＥＮＳＥ ＣＩＲＣＵＩＴＲＹ３３０に結合される。トランジスタＰ１ ３２４の第２のソース／ドレイン領域は、信号ライン３１０によってＰＲＯＧＲＡＭ ＣＩＲＣＵＩＴＲＹ３３２に結合される。このようにして、様々な実施形態によるデコーダ回路は、たとえば、デコーダ回路においてレイテンシを低減するために、第１のタイプ（たとえば、Ｎ型）のトランジスタをもつメモリアレイに感知電圧を結合し、第２のタイプ（たとえば、Ｐ型）のトランジスタをもつメモリセルアレイにプログラム電圧を結合するように構成され得る。電界効果トランジスタ以外のトランジスタデバイスが知られており、本開示の様々な実施形態による図３に示したような相補型構成で構成され得る。
ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、たとえば、図２に示した１つまたは複数のデータ線ＢＬ１〜ＢＬ３ １１２のような、ＰＣＭアレイの１つまたは複数のデータ線（図３に図示せず）に結合され得る。ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、図１に示した１つまたは複数のワード線１１８のような、ＮＡＮＤフラッシュアレイの１つまたは複数のワード線（図３に図示せず）に結合され得る。再び図３を参照すると、ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、本開示の様々な実施形態によるデコーダ回路網（図３に図示せず）の１つまたは複数のさらなるレベル（たとえば、中間レベル）を介して、メモリアレイの１つまたは複数のアレイ線に結合され得る。
表１は、本開示の様々な実施形態による図３に示したデコーダ回路３００のようなデコーダ回路の動作特性を示す。１つまたは複数のデコーダ回路３００を備えるメモリデバイス（図示せず）の制御回路網は、ＳＥＬＥＣＴ３０４信号およびＰＲＯＧＲＡＭ ＭＯＤＥ３０２信号のような信号を提供する（たとえば、印加する、バイアスする、発生する、供給するなど）ように構成され得る。これらの信号は、たとえば、実行される感知動作（たとえば、読出し動作）、書込み動作および消去動作のような、メモリデバイスの特定の動作モードに応答して提供され得る。
メモリデバイスを備える１つまたは複数のデコーダ回路は、選択解除されたデコーダ回路のＳＥＬＥＣＴ信号ラインを論理低レベルにバイアスすることによって、選択解除され得る。このモードでは、選択解除されたデコーダ回路のＮ１トランジスタ３２２とＰ１トランジスタ３２４の両方が非アクティブ化（すなわち、オフ）される。したがって、ノード３０６およびＤＥＣＯＤＥＲ ＯＵＴ信号は、高インピーダンス（たとえば、フローティング）状態である。したがって、本開示の様々な実施形態によるデコーダ回路３００のＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、高インピーダンス状態であり得る。この状態は、デコーダ回路に結合されたアレイ線（たとえば、選択されていないデータ線）が、たとえば、メモリデバイスにおいて実行されるプログラム動作中のプログラミングのために選択されたメモリセルを備えないときに望ましいことがあり得る。これは、相補型デバイスのうちの一方がアクティブ化され、一方が非アクティブ化される典型的な相補型回路とは対照的である。したがって、典型的な相補型回路中の２つのデバイス（たとえば、トランジスタ）間の共通ノードは、第１のレベル（たとえば、接地）または第２のレベル（たとえば、Ｖｃｃ）にバイアスされる。
再び表１を参照すると、１つまたは複数の実施形態によるメモリデバイスにおいて実行される感知動作（たとえば、読出し動作）中、トランジスタＮ１ ３２２はアクティブ化（すなわち、オン）され、たとえば、ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２が、ＳＥＮＳＥ ＣＩＲＣＵＩＴＲＹ３３０により提供されるＶｓｅｎｓｅ電位にバイアスされ得る。１つまたは複数の実施形態によるメモリデバイスにおいて実行されるプログラム動作中、トランジスタＰ１ ３２４は、アクティブ化され得、たとえば、選択されたアレイ線に結合されたＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２が、ＰＲＯＧＲＡＭ ＣＩＲＣＵＩＴＲＹ３３２により提供されるＶｐｇｍ電位にバイアスされ得る。
図４は、本開示の様々な実施形態による図３に示したようなデコーダ回路３００を備えるメモリデバイス４００の一部分の概略図を示す。メモリデバイス４００は、メモリセルアレイ４５０を備える。たとえば、メモリセルアレイ４５０は、ＮＡＮＤ構成またはＮＯＲ構成を有するフラッシュメモリセルのアレイを備え得る。１つまたは複数の実施形態は、ＰＣＭメモリアレイ４５０を備え得る。図４には、１つのデコーダ回路３００のみが示されている。ただし、様々な実施形態は、そのように限定されるものではない。メモリデバイス４００は、デコーダの１つまたは複数のレベル（たとえば、ティア）へと設定される多くのデコーダ回路３００を備え得る。たとえば、デコーダの特定のティアを備える各デコーダ回路３００は、メモリデバイスのアレイ線のグループに結合されるように構成され得る。各デコーダ回路３００は、たとえば、メモリデバイスの３２本のデータ線からなるグループの特定のデータ線に選択的に結合され得る。
たとえば、メモリデバイス制御回路網４４２は、メモリアレイ４５０における感知動作、プログラム動作および／または消去動作のような、メモリデバイス４００内の１つまたは複数のメモリデバイス動作を制御するように構成される。制御回路網４４２は、デコーダ回路３００に結合されており、たとえば、図３および表１に関して上述したようなＰＲＯＧＲＡＭ ＭＯＤＥ信号ライン３０２およびＳＥＬＥＣＴ信号ライン３０４をバイアスするように構成される。
感知回路網４３０は、図３に示した感知回路網３３０に対応し得る。感知回路網４３０は、表１に関して上述したようなＶｓｅｎｓｅ電位を提供するように構成することができる。感知回路網４３０は、たとえば、コンパレータ４３４および電流基準回路４３６のような、メモリデバイスにおける感知動作を容易にするように構成された回路網を備え得る。１つまたは複数の実施形態によれば、感知回路網４３０は、ＨＶ ＢＬＯＣＫ信号４５６により選択的にアクティブ化および非アクティブ化させることができるゲート４５４を備え得る。ＨＶ ＢＬＯＣＫ信号４５６は、たとえば、制御回路網４４２により提供され得る。ゲート４５４は、メモリデバイス４００において実行される感知動作中、ゲートＮ１ ３２２と同時にアクティブ化され得る。たとえば、プログラム動作中、プログラム回路網４３２により供給されるプログラム電圧が感知回路網４３０の様々な構成要素に結合されることを阻止するために、ゲートＮ１ ３２２とゲートＰ１ ３２４とが同時にアクティブ化されているときには、ゲート４５４が非アクティブ化され得る。図４には示されていないが、感知回路網４３０は、様々な実施形態による感知動作を容易にするために、特定の電圧を提供する追加の回路網（たとえば、１つまたは複数の電圧源）を備え得る。
プログラム回路網４３２は、図３に関して上述したプログラム回路網３３２に対応し得、Ｖｐｇｍ電位を提供するように構成され得る。たとえば、プログラム回路網４３２は、たとえば、ＰＣＭメモリを備えるメモリデバイスにおけるプログラミングを容易にするために、Ｖｓｅｔ電圧発生器４３８およびＶｒｅｓｅｔ電圧発生器４４０のような複数の電圧発生器（たとえば、パルス発生器）を備え得る。
ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、本開示の様々な実施形態によるメモリアレイ４５０の１つまたは複数のアレイ線４４８に結合され得る。アレイ線４４８は、図２に示したようなＰＣＭアレイのデータ線２１２を備え得る。１つまたは複数の実施形態によれば、アレイ線４４８は、たとえば、図１に示したようなＮＡＮＤメモリアレイのアクセスライン１１８を備え得る。１つまたは複数の実施形態によれば、ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、デコーダ４４４の１つまたは複数の異なるレベルを介してメモリアレイ４５０のアレイ線４４８に結合され得る。これらのデコーダ４４４は、特定のＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２を、メモリアレイ４５０の（たとえば、ファンアウトと呼ばれることがある）複数のアレイ線４４８のうちの１つに選択的に結合するように構成された１つまたは複数のゲート４４６を備え得る。たとえば、メモリデバイス４００の各ＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２は、たとえば、メモリアレイ４５０の３２本のアレイ線のうちの１つ（たとえば、１対３２ファンアウト）に選択的に結合され得る。
デコーダ回路網３００とメモリアレイ４５０との間のデコーダ（たとえば、中間デコーダ）４４４の１つまたは複数のレベルは、特定のＤＥＣＯＤＥＲ ＯＵＴ信号ライン３１２をメモリアレイ４５０の複数のアレイ線４４８のうちの１つに結合することを容易にするために、Ｐ型トランジスタ４４６のような、選択的にアクティブ化することができる個別のゲートを備え得る。制御回路網４４２は、複数の信号ライン４５２を選択的にバイアスすることによって、ゲート４４６の各々を選択的にアクティブ化するように構成され得る。複数の信号ライン４５２は、単一または複数の信号ライン（たとえば、バス）を備え得る。信号ライン４５２の各信号ラインは、たとえば、メモリアレイ４５０と１つまたは複数のデコーダ回路３００との間のデコード動作を容易にするように各ゲート４４６を選択的にアクティブ化するために、各ゲート４４６の制御ゲート（図４に図示せず）に結合される。
デコーダ回路３００のゲートＮ１ ３２２とゲートＰ１ ３２４との相補型トランジスタ対は、本開示の様々な実施形態によるデコーダ回路３００により実行されるデコーディングのレイテンシの低減を容易にし得る。例として、（たとえば、感知回路網４３０およびプログラム回路網４３２により供給されるような）メモリアレイ４５０にアクセスする際に利用される動作電圧の全体的な範囲は、４．５Ｖ〜−２Ｖを備え得る。したがって、中間レベルデコーダ４４４の個々のゲート４４６は、たとえば、感知動作および／またはプログラム動作中のそれらのゲート４４６の全選択／選択解除を容易にするため、４．５Ｖ〜−２Ｖの印加バイアスを使用し得る。対照的に、デコーダ回路３００のＮ１ ３２２とＰ１ ３２４との相補型トランジスタ対は、それらのゲートをアクティブ化／非アクティブ化するために、４．５Ｖ〜０Ｖの印加バイアスレベルを必要し得る。したがって、デコーダ回路３００におけるデコード動作を容易にするためにはより小さい電圧遷移が使用されるので、デコード動作を実行するための選択／非選択時間の低減（たとえば、低減された信号レイテンシ）が実現され得る。図４には個別のゲート４４６として示されているが、中間レベルデコーダ４４４は、たとえば、本開示の様々な実施形態による複数のデコーダ回路３００のような複数のデコーダ回路を備え得る。したがって、たとえば、デコーダ回路網３００の１つまたは複数のインスタンスを各レベルが備える複数のレベルのメモリデバイス４００を備え得る。
図５は、本発明の様々な実施形態による複数のレベルのデコーダを備えるメモリデバイス５００の一部分を示す。図５は、たとえば、上述し、図４に示したようなデコーダの複数のインスタンスをさらに示す。ＬＥＶＥＬ １ ５５４のようなデコーダの第１のレベルは、デコーダ４４４の複数のグループを備える。デコーダ４４４の各グループは、各デコーダ出力信号３１２を、各デコーダグループ４４４に結合されたメモリアレイ４５０の３２本のアレイ線４４８のうちの１つに選択的に結合するように構成され得る。たとえば、ＬＥＶＥＬ １デコーダ５５４は、デコーダの中間レベルと呼ばれ得る。
図５は、上述し、図４に示したような感知回路網４３０およびプログラム回路網４３２に結合されたデコーダ回路網３００を各々が備え得る、ＬＥＶＥＬ ２ ５５２のようなデコーダの第２のレベルをさらに示す。したがって、図５に示した各デコーダ３００のデコーダ出力信号３１２は、各デコーダグループ４４４により、メモリアレイ４５０の３２本のアレイ線４４８のうちの１つに選択的に結合され得る。たとえば、デコーダ回路網のＬＥＶＥＬ １ ５５４およびＬＥＶＥＬ ２ ５５２のレベルは、図２に関して上述したデコーダ階層を備え得る。本発明の様々な実施形態は、図５に示したような１対３２アレイ線を復号することに限定されるものではないことを留意されたい。図５は、制御回路網４４２が、図４に関して上述したように、信号ライン３０２、３０４および４５２により、様々なデコーダ回路網３００／４４４に結合されることをさらに示す。１つまたは複数の信号ライン３０２、３０４および４５２は、複数の信号ライン（たとえば、バス）を備え得る。
図６は、本発明の様々な実施形態によるメモリデバイスにおいてメモリデバイス動作を実行することを容易にするために、図３、図４および図５に示したデコーダ回路３００のようなデコーダ回路を構成する方法のフローチャート６００を示す。たとえば、感知動作またはプログラム動作のような、実行されるメモリデバイス動作を選択する（６０２）。実行される特定のメモリデバイス動作に応答して、１つまたは複数のデコーダを構成する（６０４）。メモリデバイスの１つまたは複数のアレイ線（たとえば、図４に示したアレイ線４４８）が特定のメモリデバイス動作のために選択されるメモリセルに結合されない場合、それらのメモリアレイは選択されないことがある。表１に関して上述したように、ゲートＮ１ ３２２およびゲートＰ１ ３２４を非アクティブ化する（たとえば、同時に非アクティブ化する）ことによって、選択されていないアレイ線６０６に結合されたデコーダ回路を構成し得る（６０８）。したがって、選択されていないアレイ線に結合されたデコーダ回路のＤＥＣＯＤＥＲ ＯＵＴＰＵＴ信号ライン３１２は、高インピーダンス状態であり得、メモリデバイス動作は、本発明の様々な実施形態にしたがって実行される。
上述の選択されていないアレイ線６０６に結合されたデコーダ回路を構成することと一緒に（たとえば、それと同時に）、選択されたアレイ線（たとえば、選択されたメモリセルに結合されたアレイ線）に結合されたデコーダ回路を構成する（６１２）。選択されたメモリデバイス動作が感知動作であるかどうかを判断するために判定が行われる（６１４）。感知動作が選択されたとき（６１８）、デコーダ回路３００の１つのゲートをアクティブ化し得、１つのゲートを非アクティブ化し得る（６２０）。したがって、たとえば、表１に関して上述したように、選択されたアレイ線に結合されたデコーダ回路における感知動作中、ゲートＮ１ ３２２をアクティブ化し、ゲートＰ１ ３２４を非アクティブ化し得る（６２０）。選択された動作が感知動作でないとき（６１６）、プログラム動作が選択されたような場合には、プログラム動作を容易にするために、選択されたアレイ線に結合されたデコーダ回路３００のＮ１ゲート３２２とＰ１ゲート３２４の両方をアクティブ化し得る（６２２）。メモリデバイスの制御回路網は、選択されたアレイ線６１２および選択されていないアレイ線６０６に結合されたデコーダ回路の構成の後に、選択されたメモリデバイス動作を実行することを容易にし得る（６３０）。
図７は、１つまたは複数の本開示の実施形態によるメモリデバイス７００のような少なくとも１つの装置を有する電子システムの機能ブロック図である。図７に示したメモリデバイス７００は、プロセッサ７１０のようなメモリアクセスデバイスに結合され得る。プロセッサ７１０は、マイクロプロセッサまたは何らかの他のタイプの制御回路網とすることができる。メモリデバイス７００およびプロセッサ７１０は、電子システム７２０の一部を形成する。メモリデバイス７００は、本発明の様々な実施形態を理解する際に役立つメモリデバイスの特徴に焦点を当てるために簡略化されている。
メモリデバイス７００は、行および列の形態に論理的に配列され得る１つまたは複数のメモリアレイ７３０を含む。１つまたは複数の実施形態によれば、メモリアレイ７３０のメモリセルは、フラッシュメモリセルである。メモリアレイ７３０は、メモリデバイス７００の一部として単一または複数のダイ上に常駐しているメモリセルの複数のバンクおよびブロックを含み得る。メモリアレイ７３０は、シングルレベルセルメモリおよび／またはマルチレベルセルメモリを備え得る。１つまたは複数の実施形態によれば、メモリアレイ７３０は、ＰＣＭメモリアレイを備え得る。
アドレスバッファ回路７４０は、アドレス入力接続Ａ０〜ＡＸ７４２上に提供されたアドレス信号をラッチするために提供される。アドレス信号は、メモリアレイ７３０にアクセスするために、行デコーダ７４４および列デコーダ７４８により受信され、復号される。行デコーダ７４４は、たとえば、メモリアレイ７３０のワード線をバイアスするように構成されたドライバ回路網を備え得る。当業者には、本明細書の利益とともに、アドレス入力接続７４２の数はメモリアレイ７３０のアーキテクチャに依存し得ることが了解されよう。すなわち、たとえば、メモリセル数が増加し、バンク数およびブロック数が増加するとともに、アドレス数字の数が増加する。
メモリデバイス７００は、デコーダ／感知／データキャッシュ回路網７４８のような感知デバイスを使用してメモリアレイ行における電圧または電流の変化を感知することによって、メモリアレイ７３０中のデータを読み取る。少なくとも１つの実施形態では、メモリアレイ７３０からデータ列を読み出し、ラッチするために、デコーダ／感知／データキャッシュ回路網７４８が結合される。デコーダ／感知／データキャッシュ回路網７４８は、たとえば、図３、図４および図５、ならびに表１に関して上述したような、様々な実施形態による１つまたは複数のデコーダ回路を備え得る。複数のデータ接続７６２を介したプロセッサ７１０との双方向データ通信のために、データ入出力（Ｉ／Ｏ）バッファ回路網７６０が含まれる。メモリアレイ７３０にデータを書き込む、またはメモリアレイ７３０からデータを消去するために、書込み／消去回路網７５６が提供される。
制御回路網７７０は、少なくとも部分的に、本発明の様々な実施形態を実装することを容易にするように構成される。制御回路網７７０は、メモリデバイス７００の要素の１つまたは複数に結合され得る（図７に図示せず）。たとえば、制御回路網は、行デコーダ７４４に結合され得、行デコーダドライバ回路網に、本発明の様々な実施形態にしたがってメモリアレイ７３０の特定のワード線をバイアスさせるように構成され得る。制御回路網７７０は、デコーダ／感知／データキャッシュ回路網７４８に結合さ得（図７に図示せず）、デコーダ／感知／データキャッシュ回路網７４８に、１つまたは複数の実施形態にしたがってアレイ７３０の特定のビット線をバイアスさせるように構成され得る。１つまたは複数の実施形態において、制御回路網７７０ならびに／あるいはファームウェアまたは他の回路網は、個別に、組み合わせて、あるいは他の要素と組み合わせて、内部コントローラを形成することができる。ただし、本明細書で使用される場合、コントローラは、そのような構成要素のいずれかまたはすべてを必ずしも含む必要はない。いくつかの実施形態では、コントローラは、（たとえば、メモリアレイと同じダイ上に配置された）内部コントローラおよび／または外部コントローラを備えることができる。少なくとも１つの実施形態では、制御回路網７７０は、状態機械を利用することができる。
制御信号およびコマンドは、プロセッサ７１０により、コマンドバス７７２を介してメモリデバイス７００に送ることができる。コマンドバス７７２は、離散信号とすることができ、あるいは、たとえば、多重信号で構成してもよい。これらのコマンド信号７７２は、データ読出し動作、データ書込み（たとえば、プログラム）動作、および消去動作を含む、メモリアレイ７３０上での動作を制御するために使用される。複数の標準インターフェース（たとえば、通信用インターフェース）７７８を形成するために、コマンドバス７７２、アドレスバス７４２およびデータバス７６２をすべて組み合わせる、あるいは、部分的に組み合わせることができる。たとえば、メモリデバイス７００およびプロセッサ７１０との間のインターフェース７７８は、ユニバーサルシリアルバス（ＵＳＢ）インターフェースであり得る。また、インターフェース７７８は、当業者に知られている多くのハードディスクドライブ（たとえば、ＳＡＴＡ、ＰＡＴＡ）とともに使用される標準インターフェースであり得る。
図７に示した電子システムは、メモリの特徴の基本的理解を容易にするために簡略化されており、例示のみを目的とする。不揮発性メモリの内部回路網および機能のより詳細な理解が当業者に知られている。
結論
相補型デコーダ回路網を有するメモリデバイス、およびそのようなメモリデバイスを動作させる方法について記載してきた。詳細には、たとえば、相補型デコーダ回路網を備える不揮発性メモリデバイスは、そのような回路網を備えるメモリデバイスにおける信号レイテンシの低減を容易にするように動作可能であり得る。相補型デコーダ回路網は、アレイ線をバイアスする、および／またはアレイ線をフロートさせるように構成され得、メモリデバイス動作はメモリデバイス内で実行される。
本明細書では特定の実施形態について図示し、記載してきたが、当業者には、同じ目的を達成するために算出された任意の配列を特定の図示の実施形態と置換できることが了解されよう。本開示の多くの適合形態が当業者には明らかであろう。したがって、本出願は、本開示の任意の適応形態または変形形態を網羅することを目的とする。

Claims (15)

  1. 第１の入力ノードに結合された制御ゲートを有する第１のトランジスタであって、前記第１のトランジスタが低インピーダンス状態に構成されたとき、前記第１のトランジスタがメモリアレイの一部分を感知回路網に結合する、第１のトランジスタと、
    前記第１の入力ノードの信号と第２の入力ノードの信号とを合成する論理ゲートに結合された制御ゲートを有する第２のトランジスタであって、前記第２のトランジスタが低インピーダンス状態に構成されたとき、前記第２のトランジスタが前記メモリアレイの一部分をプログラム回路網に結合する、第２のトランジスタと
    を備える装置であって、
    前記第１のトランジスタおよび前記第２のトランジスタが、異なるタイプのトランジスタを備える、
    装置。
  2. 前記第１のトランジスタおよび前記第２のトランジスタが、相補型トランジスタ対を備える、請求項１に記載の装置。
  3. 前記第１のトランジスタが、ｎ型電界効果トランジスタを備え、前記第２のトランジスタが、ｐ型電界効果トランジスタを備える、請求項１に記載の装置。
  4. 前記装置が、デコーダ回路を備える、請求項１または２に記載の装置。
  5. 出力ノードであって、前記出力ノードが、前記第１の入力ノードの前記信号および前記第２の入力ノードの前記信号に応答して、高インピーダンス状態、前記感知回路網の感知電圧、および前記プログラム回路網のプログラム電圧のうちの１つを提供するように結合される、出力ノード
    をさらに備え、
    前記論理ゲートが、前記第１の入力ノードに結合された第１の入力、前記第２の入力ノードに結合された第２の入力、および出力を備え、
    前記第１のトランジスタが、前記感知回路網と前記出力ノードとの間に結合され、前記第１のトランジスタの前記制御ゲートが、前記第１の入力ノードに結合され、
    前記第２のトランジスタが、前記プログラム回路網と前記出力ノードとの間に結合され、前記第２のトランジスタの前記制御ゲートが、前記論理ゲートの出力に結合される、
    請求項１または２に記載の装置。
  6. 前記メモリアレイの前記一部分が、前記出力ノードにより、前記第１のトランジスタおよび前記第２のトランジスタに結合される、請求項５に記載の装置。
  7. 前記論理ゲートが、ＮＡＮＤゲート論理回路を備える、請求項５に記載の装置。
  8. 前記第２のトランジスタが、前記第１の入力ノードおよび前記第２の入力ノードのうちの少なくとも一方が非アクティブレベルであることに応答して非アクティブ化され、前記第１のトランジスタおよび前記第２のトランジスタが、前記第１の入力ノードおよび前記第２の入力ノードが同時にアクティブレベルであることに応答して、同時にアクティブ化される、請求項５に記載の装置。
  9. 前記装置が、メモリデバイスを備え、前記メモリデバイスが、
    メモリセルアレイと、
    前記第１の入力ノードの前記信号および前記第２の入力ノードの前記信号を提供するように構成されたコントローラであって、前記第１の入力ノードの前記信号および前記第２の入力ノードの前記信号が、前記装置の特定の動作モードに応答して提供される、コントローラと
    をさらに備える、請求項１または２に記載の装置。
  10. 前記コントローラが、前記第１のトランジスタおよび前記第２のトランジスタを同時にアクティブ化し、前記第１のトランジスタおよび前記第２のトランジスタを同時に非アクティブ化し、または同時に、前記第１のトランジスタをアクティブ化し、前記第２のトランジスタを非アクティブ化するようにさらに構成される、請求項９に記載の装置。
  11. 前記装置が、前記装置の前記出力ノードを、前記メモリデバイスのそれぞれ対応する複数のアレイ線のうちの１つに選択的に結合するように構成される、請求項９に記載の装置。
  12. 前記複数のアレイ線が、複数のアクセスラインまたは複数のデータ線ののうちの１つを備える、請求項１１に記載の装置。
  13. 複数のアレイ線のうちの対応する１つに結合されたメモリセルアレイを有するメモリデバイスを動作させる方法であって、前記方法が、
    第１の電圧源と前記複数のアレイ線の第１のアレイ線との間に結合された第１のトランジスタをアクティブ化し、感知動作のために選択され、前記第１のアレイ線に結合されたメモリセル上で、前記感知動作を実行することと、
    前記第１のトランジスタをアクティブ化し、第２の電圧源と前記第１のアレイ線との間に結合された第２のトランジスタを同時にアクティブ化し、プログラム動作のために選択され、前記第１のアレイ線に結合されたメモリセル上で、前記プログラム動作を実行することと、
    前記第１のトランジスタおよび前記第２のトランジスタを同時に非アクティブ化し、プログラム動作または感知動作のために選択され、前記複数のアレイ線の第２のアレイ線に結合されたメモリセル上で、前記プログラム動作または前記感知動作をそれぞれ実行することと
    を含み、
    前記第１のトランジスタが、前記第２のトランジスタとは異なるタイプのトランジスタを備える、
    方法。
  14. 前記第１のトランジスタおよび前記第２のトランジスタを同時にアクティブ化したときに、前記第１のトランジスタと前記第１の電圧源との間に結合された第３のトランジスタを非アクティブ化することをさらに含む、請求項１３に記載の方法。
  15. 前記第２のアレイ線が、前記複数のアレイ線の、前記第１のトランジスタまたは前記第２のトランジスタに選択的に結合されていないアレイ線である、請求項１３に記載の方法。
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