KR20150054923A - 비휘발성 메모리를 위한 상보적인 디코딩 - Google Patents

비휘발성 메모리를 위한 상보적인 디코딩 Download PDF

Info

Publication number
KR20150054923A
KR20150054923A KR1020157009016A KR20157009016A KR20150054923A KR 20150054923 A KR20150054923 A KR 20150054923A KR 1020157009016 A KR1020157009016 A KR 1020157009016A KR 20157009016 A KR20157009016 A KR 20157009016A KR 20150054923 A KR20150054923 A KR 20150054923A
Authority
KR
South Korea
Prior art keywords
transistor
coupled
array
memory
input node
Prior art date
Application number
KR1020157009016A
Other languages
English (en)
Other versions
KR101747565B1 (ko
Inventor
니콜라스 헨드릭슨
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20150054923A publication Critical patent/KR20150054923A/ko
Application granted granted Critical
Publication of KR101747565B1 publication Critical patent/KR101747565B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 장치를 위한 디코딩을 제공하는 장치와, 이러한 장치를 사용하여 메모리 장치를 동작시키는 방법이다. 본 장치는 제1 입력 노드에 결합된 컨트롤 게이트를 가진 제1 트랜지스터를 포함하는데, 제1 트랜지스터가 로우 임피던스 상태로 되면, 제1 트랜지스터는 메모리 어레이의 일부를 센스 회로망에 연결한다. 또한, 본 장치는 제1 입력 노드의 신호와 제2 입력 노드를 결합하는 논리 게이트에 결합된 컨트롤 게이트를 가진 제2 트랜지스터를 더 포함하는데, 제2 트랜지스터가 로우 임피던스 상태로 되면, 제2 트랜지스터는 메모리 어레이의 일부를 프로그램 회로망에 연결한다. 제1 트랜지스터와 제2 트랜지스터는 서로 다른 타입의 트랜지스터를 포함한다.

Description

비휘발성 메모리를 위한 상보적인 디코딩{COMPLEMENTARY DECODING FOR NON-VOLATILE MEMORY}
본 개시물은 일반적으로 메모리에 관한 것이고, 특히, 하나 이상의 실시예에서, 본 개시물은 메모리 장치 내의 상보적인 바이어스 회로에 관한 것이다.
메모리 장치는 전형적으로, 컴퓨터 또는 그 밖의 전자 시스템 내의 내부적, 반도체, 집적 회로로서 제공된다. 랜덤-액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 상 변화 메모리(PCM) 및 플래시 메모리를 포함하는 다양한 타입의 많은 메모리가 있다.
비휘발성 메모리는 전력의 적용 없이, 일부 연장된 기간 동안 그 저장된 데이터를 유지할 수 있다. 플래시 메모리 장치는 다양한 범위의 전자 활용 범위에 대해 비휘발성 메모리의 유명한 소스로서 개발되었다. 플래시 메모리 장치는, 개인용 컴퓨터, 개인용 디지털 보조기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 기기, 자동차, 무선 장치, 셀룰러 텔러폰 및 탈착식 메모리 모듈과 같은 전자 시스템에서 흔히 사용되고, 플래시 메모리에 대한 사용은 계속해서 확장되었다.
플래시 메모리 장치는 전형적으로, 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소모를 가능하게 하는 하나의-트랜지스터 메모리 셀을 사용한다. 플로팅 게이트나 트랩핑 레이어 또는 그 밖의 물리적 현상과 같이, 전하 저장 구조물의 프로그래밍을 통한, 셀의 스레숄드 전압에서의 변화는 각 셀의 데이터 상태를 결정한다. 플래시 메모리 장치는 전형적으로, 프로그래밍 및 삭제 동작에서 비교적 많은 전압을 요한다. 예를 들어, 플래시 메모리 장치는 3V의 공급 전압(가령, Vcc)을 가질 수 있으나, 메모리셀의 어레이에 대한 프로그래밍 및/또는 삭제 동작 동안에는 15V 또는 그 보다 높은 전압(가령, Vpgm)이 사용되도록 요구된다. 그러나, 플래시 메모리의 센싱(가령, 리드) 동작은 가령, Vcc 또는 그 미만의 전압을 요구할 수 있다.
PCM은 비휘발성 저장을 제공할 수 있으나, 플래시 메모리와 비교할 때, 비교적 더 빠른 동작 가능성을 가진 저항성 메모리 기술이다. 이름이 내포하는 바와 같이, PCM은 비휘발적인 방식으로 데이터를 저장하기 위하여 상을 변화시킬 때, 물질의 저항성에서의 변화를 사용한다. 예를 들어, 다양한 소자의 합금은 낮은 저항성을 가진 크리스탈린 상으로부터 높은 저항성을 가진 무정형 상으로 변화할 수 있다. 물질이 복수의 명확히 상이한 저항성을 나타내면, 각각의 상이한 저항성은 각각의 데이터 값(가령, 00, 01, 10, 11)으로 할당될 수 있다.
PCM에서의 상 변화는 각 메모리 셀이 어드레스될 때, 각 메모리 셀의 상 변화 물질을 가열함에 의해 발생 된다. 이는 각 메모리 셀을 위한 가열기에 의해 달성될 수 있다. 가열기가 전류에 의해 인에이블되면, 가열기는 칼코게나이드 합금(가령, 게르마늄, 안티모니 및 텔루륨(GeSbTe) 또는 SGT)을 가열한다. GST가 비교적 높은 온도(가령, 600℃ 초과)로 가열되면, 칼코게나이드 결정도를 잃는다. GST는 높은 전기 저항성을 가진 무정형 유리-유사 상태로 냉각된다. 칼코게나이드 합금을 결정화점 이상, 녹는점 이하의 온도로 가열함에 의하여, 낮은 전기 저항성을 가진 결정질 상태로 다시 변환될 것이다.
메모리 장치에서 더 높은 동작 속도와 더 큰 저장 용량에 대한 수요는 계속 증가한다. 이러한 수요는, 동작 속도에서의 원하는 증가를 가능하게 하기 위하여, 메모리 장치 내에서 전파하는 신호의 레이턴시의 감소에 대한 필요성으로 달성된다. 이러한 신호의 레이턴시는 메모리 장치 내의 전반적인 레이턴시의 감소를 위한 수요에 비추어, 누적되고 바람직하지 않을 수 있다. 메모리 장치 내의 레이턴시의 하나의 소스는, 흔히 디코더 회로로 언급되는 회로망(가령, 회로(들))이다. 이들 디코더 회로들은, 이들 신호가 메모리 장치 내의 디코더 회로의 하나 이상의 레벨(가령, 레이어)를 통해 전파하면서, 지연(가령, 신호 레이턴시의 증가)을 도입한다.
상기 진술된 이유 및 본 명세서를 읽고 이해할 때 기술 분야에서의 당업자에게 명백해질 이하에 언급될 이유 때문에, 메모리 장치 내에서 전파하는 신호의 지연을 줄일 수 있는 디코더 회로에 대한 기술 분야에서의 요구가 있다.
도 1은 NAND 어레이로 구성된 메모리 셀의 개략도를 나타낸다.
도 2는 상 변화 메모리 셀의 어레이의 개략도를 나타낸다.
도 3은 본 개시물의 실시예에 따른 디코더 회로망의 개략도이다.
도 4는 본 개시물의 실시예에 따른 메모리 장치의 일부의 개략도이다.
도 5는 본 개시물의 실시예에 따른 메모리 장치의 일부의 개략도이다.
도 6은 본 개시물의 실시예에 따른 메모리 장치 내의 디코더 회로망을 구성하는 흐름도를 나타낸다.
도 7은 본 개시물의 실시예에 따른 전자 시스템의 일부로서, 메모리 액세스 장치에 결합된 메모리 장치의 간략화된 블록도이다.
본 발명의 이하 상세한 설명에서, 본 발명의 일부를 형성하는 첨부 도면이 참조되고, 도면, 특정 실시예에 의해 나타난다. 도면에서, 유사한 숫자는 여러 시각 전반에 걸쳐 실질적으로 유사한 구성을 기술한다. 다른 실시예가 사용될 수 있고, 구조적, 논리적 및 전기적 변화가 본 개시물의 범위를 벗어나지 않으면서 이루어질 수 있다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 받아들여져서는 아니된다.
플래시 메모리는 전형적으로, NOR 플래시와 NAND 플래시로 알려진 두 개의 기본 아키텍처 중 하나를 사용한다. 이러한 명칭은 장치를 리드하는데 사용되는 논리로부터 파생된다. NOR 플래시 아키텍처에서, 메모리 셀의 논리적 컬럼은, 전형적으로 디지트(가령, 비트) 라인으로 언급되는, 데이터 라인에 결합된 각각의 메모리 셀과 병렬로 결합된다. NAND 플래시 아키텍처에서, 메모리 셀의 컬럼은 비트라인에 결합된 컬럼의 제1 메모리 셀에만 직렬로 결합된다. 메모리 셀의 로우를 포함하는 메모리 셀의 컨트롤 게이트는, 전형적으로 워드 라인으로 언급되는, 액세스 라인에 결합(및 일부 경우에서는 적어도 부분적으로 형성)한다. 데이터 라인 및/또는 워드 라인은 어레이 라인으로 언급될 수 있는데, 이들은 메모리 셀의 어레이의 메모리 셀에 액세스를 가능하게 하기 때문이다.
전형적인 플래시 메모리 어레이에서, 각각 선택된 메모리 셀은, 싱글 레벨 셀(SLC) 또는 멀티플 레벨 셀(MLC)로 개별적으로 프로그램된다. 셀의 스레숄드 전압(Vt)은 셀 내에 저장된 데이터의 표시로서 사용될 수 있다. 예를 들어, SLC에서, 2.5V의 Vt는 프로그램된 셀을 표시하는 반면, - 0.5V의 Vt는 삭제된 셀을 표시할 수 있다. MLC가 서로 다른 상태를 각각 표시하는 멀티플 Vt 범위를 사용한다. 멀티플 레벨 셀은 특정 Vt 범위에 비트 패턴을 할당함에 의하여, 전통적인 전하 저장 셀의 유사한 성질을 이용할 수 있다.
도 1은 NAND 아키텍처 메모리 어레이(100)의 개략도를 나타내는데, 메모리 어레이(100)의 전하 저장 메모리 셀(102)은 로우 및 컬럼의 어레이에서 논리적으로 배열된다. 종래의 NAND 아키텍처에서, "로우"는 전형적으로, 공통 결합된 컨트롤 게이트를 가진 두 개 이상의 메모리 셀을 말하는 반면, "컬럼"은 전형적으로, 가령, 메모리 셀(102)의 하나 이상의 NAND 스트링으로 결합된 메모리 셀을 말한다. 메모리 어레이(100)의 메모리 셀(102)의 스트링(가령, NAND 스트링)은 각각 전형적으로 8, 16, 32 또는 그 이상의 메모리 셀을 포함한다. 스트링의 메모리 셀(102)은 소스에서 드레인으로, 소스 라인(114)과 데이터 라인(116) 사이에, 함께 직렬로 연결되고, 종종 비트 라인으로 언급된다. 메모리 셀(102)의 각각의 스트링은, 가령, 셀렉트 게이트(110)와 같은 소스 셀렉트 게이트에 의해 소스 라인(114)에 결합되고, 드레인 셀렉트 게이트(104)에 의해 개별 비트 라인(116)에 결합된다. 소스 셀렉트 게이트(110)는 이들 컨트롤 게이트에 결합된 소스 셀렉트 게이트(SGS) 컨트롤 라인(112)에 의해 제어된다. 드레인 셀렉트 게이트(104)는 드레인 셀렉트 게이트(SGD) 컨트롤 라인(106)에 의해 제어된다. 메모리 어레이(100)의 메모리 셀(102)의 하나 이상의 스트링은 전형적으로, 메모리 셀의 그룹(가령, 블록)으로 배열된다.
메모리 어레이(100)는, 가령, WL7-WL0(1187-0)과 같은 특정 어레이 라인(가령, 워드 라인)(118)을 선택함에 의해 메모리 셀의 로우를 활성화하도록 구성된 스트링 드라이버(미도시)에 의해 액세스된다. 각각의 워드 라인(118)은 메모리 셀의 로우(120)의 컨트롤 게이트에 결합된다. 비트 라인(BL1-BL4)(1161-1164)은, 가령, 센스, 프로그램 또는 삭제 동작과 같은, 어레이 상에 수행되는 동작의 타입에 의존하여, 특정 전위로 바이어스될 수 있다. 비트 라인(BL1-BL4)(116)은, 특정 비트 라인(116) 상의 전압이나 전류를 센싱하여, 각각의 셀의 데이터 상태를 검출하는 센스 장치(가령, 센스 증폭기)를 포함하는 디코더 및 센스 회로망(130)에 결합된다. 본 개시물의 범위에서 벗어나지 않으면서, 워드 라인 및/또는 비트 라인의 수는 도 1에 도시된 것보다 더 많을 수 있다.
프로그래밍은 전형적으로, 하나 이상의 프로그래밍 펄스(Vpgm)를 WL4(1184)와 같은 선택된 워드 라인(118)에, 따라서, 선택된 워드 라인(1184)에 결합된 메모리 셀의 로우(120)의 컨트롤 게이트에 인가하는 것과 관련된다. 전형적인 프로그래밍 펄스(Vpgm)는 15V나 근처에서 시작될 수 있고, 이후의 각 프로그래밍 펄스 인가 동안에 크기가 증가하는 경향이 있다. 프로그램 전위(가령, 프로그래밍 펄스)가 선택된 워드 라인(1184)에 인가되면서, 접지 전위(가령, 0V)와 같은 전위가 기판에 인가될 수 있어서, 이들 메모리 셀의 채널에 인가되어서, 채널에서부터 프로그래밍을 위해 목표된 메모리 셀의 전하 저장 구조물까지 전하 이동을 초래할 수 있다. 예를 들어, 플로팅 게이트는 전형적으로, 직접 주입이나 채널에서 플로팅 게이트로의 전자의 Fowler-Nordheim 터널링을 통해 충전되어서, 전형적으로 프로그램된 상태에서 영보다 더 큰 Vt를 초래한다. 도 1의 예시에서, 전위는 하나 이상의 비선택된 워드 라인(1187-5 및 1183-0)에 인가된다. 이러한 전위는 가령, 10V 일 수 있다. 각각 비선택된 워드 라인에 인가된 전위는 서로 다른 전위일 수 있다. 선택된 워드 라인에 인접한 워드 라인은 8V의 전위로 바이어스될 수 있고, 근처 인접한 워드 라인은 가령, 7V로 바이어스될 수 있다. 이들 전위는 비선택된 메모리 셀의 프로그래밍을 야기할 정도로 충분히 높지 않다. 하나 이상의 추가적인 비선택된 워드 라인은 가령 0V 전위로 바이어스될 수 있다.
억제 전위(가령, Vcc)는 전형적으로, 비트 라인(116)에 인가되고, 이는 프로그래밍을 위해 목표로 된 메모리 셀(102)을 포함하는 NAND 스트링에 결합되지 않는다. 프로그래밍 동작 동안에, 비트 라인(116)은 교대로 인에이블될 수 있고, 프로그래밍이 억제될 수 있다. 짝수의 비트 라인(116)(가령, 1162 및 1164)은 짝수의 비트 라인(1162,4)에 결합된 메모리 셀의 프로그래밍을 위해 인에이블될 수 있는 반면, 홀수의 비트 라인(116)(가령, 1161 및 1163)은 홀수의 비트 라인에 결합된 메모리 셀 프로그래밍이 억제된다. 그리고 나서, 이후의 프로그래밍 동작은 짝수의 비트 라인(116)을 억제하고, 홀수의 비트 라인(116)을 인에이블할 수 있다. 실선 원형을 가진 로우(120)의 메모리 셀(102)은 프로그래밍을 위해 선택되는 반면, 점선 원형을 가진 메모리 셀(102)은 가령, 도시된 바와 같이, 프로그래밍이 억제된다.
하나 이상의 프로그래밍(가령, Vpgm) 펄스의 인가 사이에, 확인 동작은 전형적으로, 각 선택된 메모리 셀이 그 의도된 프로그램된 상태에 도달했는지를 결정하기 위해, 각 선택된 메모리 셀을 체크하기 위해 수행된다. 선택된 메모리 셀이 그 의도된 프로그램된 상태에 도달했으면, 추가 프로그래밍이 억제되고, 남아 있으면, 선택된 로우의 다른 메모리 셀은 그 의도된 프로그램된 상태에 도달하기 위해 추가적인 프로그래밍 펄스를 요한다. 확인 동작을 따르면, 완전히 프로그래밍되지 않은 메모리 셀이 있다면, 추가적인 프로그래밍 펄스(Vpgm)가 인가된다. 프로그래밍 펄스를 인가하고 나서 확인 동작을 수행하는 이러한 과정은 전형적으로, 선택된 모든 메모리 셀이 그 의도된 프로그램된 상태에 도달할 때까지 지속된다. 특정 수의 프로그래밍 펄스(가령, 최대수)가 인가되고, 하나 이상의 선택된 메모리 셀이 여전히 완전한 프로그래밍을 갖지 않는다면, 이들 메모리 셀은 가령, 결함으로 마킹될 수 있다.
도 2는 상 변화 메모리(PCM) 셀(200)의 어레이의 개략도를 나타낸다. 메모리 셀(200)의 어레이에 액세스하는 것은, 가령, 액세스(가령, 워드) 라인(WL0-WL3)(210) 및/또는 데이터 라인(BL0-BL3)(212)과 같은, 메모리 어레이의 어레이 라인에 의해 가능할 수 있다. 어레이 라인(가령, 워드 라인(210) 및/또는 데이터 라인(212))의 수는, 본 개시물의 범위에서 벗어나지 않으면서, 도 2에 도시된 것보다 더 많을 수 있다.
PCM은 주기율표의 V족 또는 VI족으로부터의 하나 이상의 원소를 포함하는 합금의 상태를, 전류의 인가에 따라, 무정형 상태와 결정질 상태 사이로 변하는 가역 과정을 사용하는데, (적어도) 두 상태는 실질적으로 상이한 전기 저항성을 가진다. 그러므로, PCM 셀은 가령, 이들의 저항성을 측정함에 의해 센스(가령, 리드)될 수 있다. 전형적인 전류 상 변화 메모리는, 게르마늄-안티모니-텔루륨(GeSbTe, 또는 GST, 가장 흔히 Ge2Sb2Te5) 합금과 같은 칼코게나이드 합금을 사용한다. 이러한 물질의 무정형(a-GST) 상태 및 결정질(c-GST) 상태는 대개 세 자릿수의 상이한 저항성을 가져서, 상태의 결정이 용이하게 행해진다. 결정질 상태는 약 킬로 옴(KΩ)의 저항성을 가지는 반면, 무정형 상태는 전형적으로, 약 메가 옴(MΩ)의 저항성을 가진다. 이들 상태는 정상 상태하에서 안정하여, PCM 셀은 긴 데이터 유지력이 있는 비휘발성 셀이다. GST가 무정형 상태에 있을 때, 이는 RESET이라 한다. GST가 그 결정질 상태에 있을 때, SET이라 한다. PCM은 라이트 동작을 수행하기 전에 수행될 삭제 동작을 요구하지 않는다.
PCM 어레이(200)는 복수의 메모리 셀을 포함하는데, 각각은 저항성 저장 소자(202)에 결합된 선택 장치(204)를 포함한다. 선택 장치(204)는, 가령, MOSFET과 같은 전계 효과 트랜지스터(FET), 바이폴라 정션 트랜지스터(BJT), 또는 다이오드를 포함할 수 있다. 선택 장치(204)는 세 개의 단자 FET로 도시되는데, 각 선택 장치(204)의 게이트는 복수의 액세스 라인(가령, 워드 라인)(WL0-WL3)(210) 중 하나에 결합된다. 각각의 워드 라인(WL0-WL3)(210)은 이러한 방식으로 메모리 셀의 각각의 로우에 결합된다. 각각의 FET의 제2 단자는 각각의 저항성 저장 소자(202)에 결합된다. 각각의 FET의 제3 단자는 회로 공통 레퍼런스(206)에 결합된다. 또한, 각각의 저항성 저장 소자(202)는 각각의 데이터 라인(가령, 비트 라인)(BL0-BL3)(212)에 결합된다. 각각의 비트 라인(BL0-BL3)(212)은 메모리 셀의 각각의 컬럼에 결합된다.
워드 라인(WL0-WL3)(210)은 워드 라인에 선택적으로 액세스하는데 사용되는 하나 이상의 액세스(가령, 로우) 디코더(220)에 결합된다. 비트 라인(BL0-BL3)(212)은, 워드 라인에 의해 액세스된 각각의 메모리 셀의 프로그램된 상태를 결정하기 위하여, 디코더 체계(미도시)를 통해 전압 또는 전류를 센스하는 디코드 및 센스 회로망(222)에 결합된다.
PCM을 프로그래밍하는 것은 하나 이상의 프로그래밍 펄스를 선택된 메모리 셀에 결합된 비트 라인에 인가하는 것과 관련된다. 이들 프로그래밍 펄스의 모양은, 선택된 PCM 셀이 "셋"인지 "리셋"인지에 따라 영향을 받을 수 있다. 예를 들어, 펄스의 하강 에지에서 빠른 감소를 나타내는 프로그래밍 펄스는 선택된 PCM 셀을 제1 상태로 프로그래밍이 가능하도록 생성될 수 있다. 펄스의 하강 에지의 더 느린 제어된 감쇠를 나타내는 프로그래밍 펄스는 선택된 PCM 셀을 가령, 상이한 상태로 프로그래밍이 가능하도록 생성될 수 있다.
도 3은 본 개시물의 하나 이상의 실시예에 따른 디코더 회로(300)의 개략도를 나타낸다. 디코더 회로(300)는 트랜지스터(322)와 같은 제1 게이트(N1) 및 트랜지스터(324)와 같은 제2 게이트(P1)을 포함한다. 다양한 실시예에 따르면, 트랜지스터(N1)(322)는 n-타입 전계 효과 트랜지스터를 포함할 수 있고, 트랜지스터(P1)(324)는 p-타입 전계 효과 트랜지스터를 포함할 수 있다.
디코더 회로(300)는 가령 두 개의 입력 NAND 게이트와 같은 제3 게이트(가령, 논리 게이트)(320)를 더 포함한다. NAND 게이트(320)의 제1 입력단은 신호 라인 프로그램 모드(PROGRAM MODE)(302)에 결합된다. NAND 게이트(320)의 제2 입력단은 신호 라인 셀렉트(SELECT)(304)에 결합된다. 본 개시물의 다양한 실시예는 NAND 게이트 회로를 포함하는 것으로 제한되지 않는다는 것을 유의해야 한다. 다른 논리 게이트 회로가 가령, 하나 이상의 실시예에 따른 트랜지스터의 상보적인 쌍의 트랜지스터를 활성 및/또는 불활성시킬 수 있다.
트랜지스터(N1)(322)의 컨트롤 게이트는 NAND 게이트(320)의 제2 단자 및 셀렉트(SELECT) 신호 라인(304)에 결합된다. 제2 트랜지스터(P1)(324)의 컨트롤 게이트는 신호 라인(326)에 의해 NAND 게이트(320)의 출력단에 결합된다. 제1 트랜지스터(N1)(322)와 제2 트랜지스터(P1)(324)의 소스/드레인 영역은 공통으로 결합되어 노드(306)를 생성하는데, 이는 디코더 아웃(DECODER OUT) 신호 라인(312)을 더 포함한다. 트랜지스터(N1)(322)의 제2 소스/드레인 영역은 신호 라인(308)에 의해 센스 회로망(330)에 결합된다. 트랜지스터(P1)(324)의 제2 소스/드레인 영역은 신호 라인(310)에 의해 프로그램 회로망(332)에 결합된다. 따라서, 다양한 실시예에 따른 디코더 회로는 가령, 센스 전압을 제1 타입의 트랜지스터(가령, n-타입)로 센스 전압을 메모리 어레이에 결합시키고, 제2 타입의 트랜지스터(가령, p-타입)로 프로그램 전압을 메모리 셀의 어레이에 결합시켜서, 디코더 회로 내의 레이턴시를 줄일 수 있다. 전계 효과 트랜지스터 이외의 트랜지스터 장치가 알려져 있고, 본 개시물의 다양한 실시예에 따라, 도 3에 도시된 바와 같은 상보적인 컨피규레이션으로 구성될 수 있다.
디코더 아웃(DECODER OUT) 신호 라인(312)은 가령, 도 2에 도시된 하나 이상의 데이터 라인(BL1-BL3)(112)과 같은 PCM 어레이의 하나 이상의 데이터 라인(도 3에는 미도시)에 결합될 수 있다. 디코더 아웃(DECODER OUT) 신호 라인(312)은 도 1에 도시된 하나 이상의 워드 라인(118)과 같은 NAND 플래시 어레이의 하나 이상의 워드 라인(도3에는 미도시)에 결합될 수 있다. 다시 도 3을 참조하면, 디코더 아웃(DECODER OUT) 신호 라인(312)은 본 개시물의 다양한 실시예에 따라, 디코더 회로망(도 3에는 미도시)의 하나 이상의 추가적인 레벨(가령, 중간 레벨)을 통해, 메모리 어레이의 하나 이상의 어레이 라인에 결합될 수 있다.
표 1은 본 개시물의 다양한 실시예에 따른, 도 3에 도시된 디코더 회로(300)와 같은 디코더 회로의 동작 특징을 나타낸다. 하나 이상의 디코더 회로(300)를 포함하는 메모리 장치(미도시)의 컨트롤 회로는 셀렉트(SELECT)(304) 및 프로그램 모드(PROGRAM MODE)(302) 신호와 같은 신호를 제공(가령, 인가, 바이어스, 생성, 공급등)하도록 구성될 수 있다. 이들 신호는 가령, 수행될 센스(가령, 리드), 라이트 및 삭제 동작과 같은, 메모리 장치의 특정 동작 모드에 응답하여 제공될 수 있다.
선택 프로그램 모드 N1 P1 디코더 아웃
로우 X 오프 오프 하이 임피던스
로우 X 오프 오프 하이 임피던스
하이 로우 온 오프 VSENSE
하이 하이 온 온 VPGM
X = 무정의
메모리 장치를 포함하는 하나 이상의 디코더 회로는 논리 로우 레벨로 선택 해제된 디코더 회로의 셀렉트(SELECT) 신호 라인을 바이어싱함에 의해 선택 해제될 수 있다. 이러한 모드에서, 선택 해제된 디코더 회로의 N1(322) 및 P1(324) 트랜지스터 모두는 불활성화(즉, 오프)된다. 따라서, 노드(306), 및 디코더 아웃(DECODER OUT) 신호는 하이 임피던스(가령, 플로팅) 상태에 있다. 따라서, 본 개시물의 다양한 실시예에 따른 디코더 회로(300)의 디코더 아웃(DECODER OUT) 신호 라인(312)은 하이 임피던스 상태일 수 있다. 디코더 회로에 결합된 어레이 라인(가령, 선택되지 않은 데이터 라인)이 가령, 메모리 장치에서 수행된 프로그램 동작 동안에 프로그래밍을 위해 선택된 메모리 셀을 포함하지 않을 때, 이러한 조건이 바람직할 수 있다. 이는 전형적인 상보적인 회로와 달리, 상보적인 장치의 하나는 활성화되고, 하나는 불활성화된다. 따라서, 전형적인 상보적인 회로에서의 두 개의 장치(가령, 트랜지스터) 사이의 공통 노드는 제1 레벨(가령, 접지)이나 제2 레벨(가령, Vcc)로 바이어스된다.
다시 표 1을 참조하면, 하나 이상의 실시예에 따른 메모리 장치에서 수행되는 센스(가령, 리드) 동작 동안에, 트랜지스터(N1)(322)는 활성화되고(즉, 온), 디코더 아웃(DECODER OUT) 신호 라인(312)은 가령, 센스 회로망(330)에 의해 제공된 Vsense 전위로 바이어스될 수 있다. 하나 이상의 실시예에 따른 메모리 장치 내에서 수행되는 프로그램 동작 동안에, 트랜지스터(P1)(324)는 활성화될 수 있고, 선택된 어레이 라인에 결합된 디코더 아웃(DECODER OUT) 신호 라인(312)은 가령, 프로그램 회로망(332)에 의해 제공된 Vpgm 전위로 바이어스될 수 있다.
도 4는 본 개시물의 다양한 실시예에 따른, 도 3에 도시된 바와 같은 디코더 회로(300)를 포함하는 메모리 장치(400)의 일부의 개략도를 나타낸다. 메모리 장치(400)는 메모리 셀의 어레이(450)를 포함한다. 메모리 셀의 어레이(450)는 가령, NAND 컨피규레이션이나 NOR 컨피규레이션을 가진 플래시 메모리 셀의 어레이를 포함할 수 있다. 하나 이상의 실시예는 PCM 메모리 어레이(450)를 포함할 수 있다. 오직 하나의 디코더 회로(300)는 도 4에 도시된다. 그러나, 다양한 실시예는 그렇게 제한되지 않는다. 메모리 장치(400)는 디코더의 하나 이상의 레벨(가령, 단계)로 구성된 많은 디코더 회로(300)를 포함할 수 있다. 예를 들어, 특정 단계의 디코더를 포함하는 각각의 디코더 회로(300)는 메모리 장치의 어레이 라인의 그룹에 결합되도록 구성될 수 있다. 각각의 디코더 회로(300)는 가령, 메모리 장치의 32개의 데이터 라인의 그룹의 특정 데이터 라인에 선택적으로 결합될 수 있다.
메모리 장치 컨트롤 회로(442)는 가령, 메모리 어레이(450) 내의 센스, 프로그램 및/또는 삭제 동작과 같은, 메모리 장치(400) 내의 하나 이상의 메모리 장치 동작을 제어하도록 구성된다. 컨트롤 회로망(442)은 디코더 회로(300)에 결합되고, 도 3과 표 1과 관련하여 상기 논의된 것과 같이, 프로그램 모드(PROGRAM MODE)(302) 및 셀렉트(SELECT)(304) 신호 라인을 바이어스하도록 구성된다.
센스 회로망(430)은 도 3에 도시된 센스 회로망(330)에 대응될 수 있다. 센스 회로망(430)은 표 1과 관련하여 상기 기술된 것과 같이, Vsense 전위를 제공하도록 구성될 수 있다. 센스 회로망(430)은 가령, 비교기(434) 및 전류 기준 회로(436)와 같이, 메모리 장치 내의 센싱 동작을 가능하게 하도록 구성된 회로망을 포함할 수 있다. 하나 이상의 실시예에 따르면, 센스 회로망(430)은 HV 블록(HV BLOCK) 신호(456)에 의해 선택적으로 활성 및 불활성될 수 있는 게이트(454)를 포함할 수 있다. HV 블록(HV BLOCK) 신호(456)는 가령, 컨트롤 회로망(442)에 의해 제공될 수 있다. 게이트(454)는 메모리 장치(400) 내에서 수행되는 센스 동작 동안에 게이트(N1)(322)와 동시에 활성화될 수 있다. 게이트(454)는, 게이트(N1)(322)와 게이트(P1)(324)가 동시에 활성화될 때, 프로그램 동작 동안에 불활성화되어서, 가령, 프로그램 회로망(432)에 의해 공급된 프로그램 전압이 센스 회로망(430)의 다양한 구성에 결합되는 것을 막을 수 있다. 도 4에 도시되지는 않지만, 센스 회로망(430)은 다양한 실시예에 따른 센싱 동작을 가능하게 하기 위해, 특정 전압을 제공하는 추가적인 회로망(가령, 하나 이상의 전압원)을 포함할 수 있다.
프로그램 회로망(432)은 도 3과 관련하여 상기 논의된 프로그램 회로망(332)에 대응되고, Vpgm 전위를 제공하도록 구성된다. 예를 들어, 프로그램 회로망(432)은 가령, PCM 메모리를 포함하는 메모리 장치에서 프로그램을 가능하게 하기 위한 Vset(438) 및 Vreset(440) 전압 발생기와 같은 멀티플 전압 발생기(가령, 펄스 발생기)를 포함할 수 있다.
디코더 아웃(DECODER OUT) 신호 라인(312)은 본 개시물의 다양한 실시예에 따른 메모리 어레이(450)의 하나 이상의 어레이 라인(448)에 결합될 수 있다. 어레이 라인(448)은 도 2에 도시된 바와 같은 PCM 어레이의 데이터 라인(212)을 포함할 수 있다. 하나 이상의 실시예에 따르면, 어레이 라인(448)은 가령, 도 1에 도시된 바와 같은 메모리의 NAND 어레이의 액세스 라인(118)을 포함할 수 있다. 하나 이상의 실시예에 따르면, 디코더 아웃(DECODER OUT) 신호 라인(312)은 하나 이상의 서로 다른 레벨의 디코더(444)를 통해 메모리 어레이(450)의 어레이 라인(448)에 결합될 수 있다. 이들 디코더(444)는, 특정 디코더 아웃(DECODER OUT) 신호 라인(312)을 메모리 어레이(450)의 복수의 어레이 라인(가령, 가끔 팬-아웃으로도 언급됨)(448)에 선택적으로 결합되도록 구성되는 하나 이상의 게이트(446)를 포함할 수 있다. 예를 들어, 메모리 장치(400)의 각각의 디코더 아웃(DECODER OUT) 신호 라인(312)은 가령, 메모리 어레이(450)의 32 어레이 라인 중 1에(가령, 1-투-32 팬-아웃) 선택적으로 결합될 수 있다.
디코더 회로망(300)과 메모리 어레이(450) 사이의 하나 이상의 레벨의 디코더(가령, 중간 디코더)(444)는 p-타입 트랜지스터(446)와 같이 선택적으로 활성화될 수 있는 개별 게이트를 포함하여, 특정 디코더 아웃(DECODER OUT) 신호 라인(312)을 메모리 어레이(450)의 복수의 어레이 라인(448) 중 하나에 결합하도록 할 수 있다. 컨트롤 회로망(442)은 복수의 신호 라인(452)을 선택적으로 바이어싱함에 의해, 게이트(446)의 각각을 선택적으로 활성화하도록 구성될 수 있다. 복수의 신호 라인(452)은 하나 또는 복수의 신호 라인(가령, 버스)을 포함할 수 있다. 신호 라인(452)의 각각의 신호 라인은 각각의 게이트(446)(도 4에는 미도시)의 컨트롤 게이트에 결합되어, 각각의 게이트(446)를 선택적으로 활성화시켜서, 가령, 메모리 어레이(450)와 하나 이상의 디코더 회로(300) 사이의 디코드 동작을 할 수 있게 한다.
디코더 회로(300)의 게이트(N1(322) 및 P1(322))의 상보적인 트랜지스터 쌍은 본 개시물의 다양한 실시예에 따른, 디코더 회로(300)에 의해 수행된 디코딩의 레이턴시 감소를 할 수 있게 한다. 예시에 의하며, 메모리 어레이(450)(가령, 센스 회로망(430)과 프로그램 회로망(432)에 의해 공급된 바와 같이)에 액세스하는데 사용되는 전반적인 동작 전압 범위는 4.5V 내지 -2V를 포함할 수 있다. 따라서, 중간 레벨 디코더(444)의 개별 게이트(446)는 4.5V 내지 -2V의 인가된 바이어스를 사용하여, 가령, 센스 및/또는 프로그램 동작 동안에 이들 게이트(446)의 완전한 선택/선택 해제를 할 수 있게 한다. 그에 반해, 디코더 회로(300)의 N1(322) 및 P1(324)의 상보적인 트랜지스터 쌍은 이들 게이트를 활성/불활성화하기 위해, 4.5V 내지 0V의 인가된 바이어스 레벨을 필요로 한다. 따라서, 디코드 동작을 수행하기 위한 선택/선택 해제 시간의 감소는(가령, 감소된 신호 레이턴시), 더 작은 전압 천이가 디코더 회로(300)에서 디코드 동작을 하도록 사용되어서, 실현될 수 있다. 도 4에는 개별 게이트(446)가 도시되지만, 중간 레벨 디코더(444)는 가령, 본 개시물의 다양한 실시예에 따른 복수의 디코더 회로(300)와 같은 복수의 디코더 회로를 포함할 수 있다. 따라서, 메모리 장치(400)는 멀티플 레벨의 디코더를 포함할 수 있고, 여기서, 각 레벨은 가령, 디코더 회로망(300)의 하나 이상의 예시를 포함한다.
도 5는 본 개시물의 다양한 실시예에 따른 멀티플 레벨의 디코더를 포함하는 메모리 장치(500)의 일부를 나타낸다. 도 5는 가령, 도 4에 도시되고, 상기 논의된 바와 같은 디코더의 멀티플 예시를 더욱 나타낸다. 레벨 1(LEVEL 1)(554)와 같은 제1 레벨의 디코더는 복수의 그룹의 디코더(444)를 포함한다. 각 그룹의 디코더(444)는, 각 디코더 출력 신호(312)를 각 디코더 그룹(444)에 결합된 메모리 어레이(450)의 32 중 1의 어레이 라인(448)에 선택적으로 결합하도록 구성될 수 있다. 레벨 1(LEVEL 1) 디코더(554)는 가령, 중간 레벨의 디코더로 언급될 수 있다.
도 5는 레벨 2(LEVEL 2)(552)와 같은 제2 레벨의 디코더를 더욱 나타내는데, 각각은 도 4에 도시되고, 상기 논의된 바와 같은 센스(430) 및 프로그램(432) 회로망에 결합된 디코더 회로망(300)을 포함할 수 있다. 따라서, 도 5에 도시된 각각의 디코더(300)의 디코더 출력 신호(312)는 각각의 디코더 그룹(444)에 의해, 메모리 어레이(450)의 32 어레이 라인(448) 중 하나에 선택적으로 결합될 수 있다. 레벨 1(LEVEL 1)(554)과 레벨 2(LEVEL 2)(552)의 디코더 회로망은 가령, 도 2와 관련하여 상기 언급된 디코더 체계를 포함할 수 있다. 본 개시물의 다양한 실시예는 도 5에 도시된 것과 같은 1 투 32 어레이 라인을 디코딩하는 것에 제한되지 않는다는 것을 유의해야 한다. 도 5는 컨트롤 회로망(442)이 가령, 도 4와 관련하여 상기 논의된 바와 같은, 신호 라인(302, 304 및 452)에 의해 다양한 디코더 회로망(300/444)에 결합되는 것을 더욱 나타낸다. 하나 이상의 신호 라인(302, 304 및 452)은 복수의 신호 라인(가령, 버스)을 포함할 수 있다.
도 6은 본 개시물의 다양한 실시예에 따른 메모리 장치 내의 디코더 회로망을 수행하기 위한, 도 3, 4 및 5에 도시된 디코더 회로(300)와 같은 디코더 회로를 구성하는 흐름도(600)를 나타낸다. 수행될 메모리 장치 동작은 가령, 센스 동작 또는 프로그램 동작이 선택(602)된다. 하나 이상의 디코더는 수행될 특정 메모리 장치 동작에 응답하여 구성된다(604). 메모리 장치의 하나 이상의 어레이 라인(가령, 도 4에 도시된 어레이 라인(448))은, 이들 어레이 라인이 특정 메모리 장치 동작을 위해 선택된 메모리 셀에 결합되지 않으면, 선택되지 않을 수 있다. 선택되지 않은 어레이 라인(606)에 결합된 디코더 회로는 표 1과 관련하여 논의된 바와 같은, N1(322) 및 P1(324) 게이트를 불활성화(608)(가령, 동시에 비활성화)시키도록 구성될 수 있다. 따라서, 선택되지 않은 어레이 라인에 결합된 디코더 회로의 디코더 아웃(DECODER OUTPUT) 신호 라인(312)은 하이 임피던스 상태일 수 있고, 메모리 장치 동작은 본 개시물의 다양한 실시예에 따라 수행된다.
선택된 어레이 라인(612)(가령, 선택된 메모리 셀에 결합된 어레이 라인)에 결합된 디코더 회로는 가령, 상기 논의된 선택되지 않은 어레이 라인(606)에 결합된 디코더 회로를 함께 구성하여(가령, 동시에) 구성된다. 선택된 메모리 장치 동작이 센스 동작인지를 결정한다(614). 센스 동작이 선택되면(618), 디코더 회로(300)의 하나의 게이트는 활성화되고, 하나의 게이트는 불활성화될 수 있다(620). 따라서, 가령, 표 1과 관련하여 상기 논의된 바와 같이, 센스 동작 동안에 선택된 어레이에 결합된 디코더 회로 내에서, 게이트 N1(322)는 활성화될 수 있고, 게이트 P1(324)는 불활성화될 수 있다(620). 선택된 동작이 센스 동작이 아닐 때(616), 가령, 프로그램 동작이 선택되면, 선택된 어레이 라인에 결합된 디코더 회로(300)의 N1 게이트(322)와 P1 게이트(324) 모두는 활성화되어(622), 프로그램 동작을 가능하게 한다. 메모리 장치의 컨트롤 회로망은, 선택된 어레이 라인(612)과 선택되지 않은 어레이 라인(606)에 결합된 디코더 회로의 컨피규레이션을 따르는, 선택된 메모리 장치 동작(630)을 수행할 수 있다.
도 7은 본 개시물의 하나 이상의 실시예에 따른 메모리 장치(700)와 같은, 적어도 하나의 장치를 가진 전자 시스템의 간략화된 블록도이다. 도 7에 나타난 메모리 장치(700)는 프로세서(710)와 같은 메모리 액세스 장치에 결합된다. 프로세서(710)는 마이크로프로세서 또는 컨트롤 회로망의 일부 다른 타입일 수 있다. 메모리 장치(700)와 프로세서(710)는 전자 시스템(720)의 일부를 형성한다. 메모리 장치(700)는 본 개시물의 다양한 실시예를 이해하는데 도움을 주는 메모리 장치의 특징에 초점을 맞추어 간략화 된다.
메모리 장치(700)는 로우와 컬럼으로 논리적으로 배열될 수 있는 하나 이상의 메모리 어레이(730)를 포함한다. 하나 이상의 실시예에 따르면, 메모리 어레이(730)의 메모리 셀은 플래시 메모리 셀이다. 메모리 어레이(730)는 메모리 장치(700)의 일부로서, 단일 또는 복수의 다이 상에 있는 메모리 셀의 복수의 뱅크 및 블록을 포함할 수 있다. 메모리 어레이(730)는 싱글 레벨 셀 및/또는 멀티플 레벨 셀을 포함할 수 있다. 하나 이상의 실시예에 따르면, 메모리 어레이(730)는 PCM 메모리 어레이를 포함할 수 있다.
어드레스 버퍼 회로(740)가 어드레스 입력 연결부(A0-Ax)(742)상에 제공된 어드레스 신호를 래치하기 위해 제공된다. 어드레스 신호는, 메모리 어레이(730)에 액세스하기 위해, 로우 디코더(744)와 컬럼 디코더(748)에 의해 수신되고 디코딩된다. 로우 디코더(744)는 가령, 메모리 어레이(730)의 워드 라인을 바이어스 하도록 구성된 드라이버 회로망을 포함할 수 있다. 기술 분야의 당업자에 의해, 본 기술의 이익으로, 어드레스 입력 연결부(742)의 수는 메모리 어레이(730)의 아키텍처에 의존할 수 있다는 것을 인식할 것이다. 다시 말해, 어드레스 디지트의 수는 가령, 증가된 메모리 셀 카운트와 증가된 뱅크 및 블록 카운트와 함께 증가된다.
메모리 장치(700)는, 디코더/센스/데이터 캐시 회로망(748)과 같은 센스 장치를 사용하여 메모리 어레이 컬럼 내의 전압 또는 전류 변화를 센싱하여 메모리 어레이(730) 내의 데이터를 리드한다. 디코더/센스/데이터 캐시 회로망(748)은 적어도 하나의 실시예에서, 메모리 어레이(730)로부터의 데이터의 로우를 리드하고 래치하기 위해 결합된다. 디코더/센스/데이터 캐시 회로망(748)은 가령, 도 3, 4 및 5 및 표 1과 관련하여 상기 기술된 바와 같이, 다양한 실시예에 따른 하나 이상의 디코더 회로를 포함할 수 있다. 데이터 입력 및 출력(I/O) 버퍼 회로망(760)은 프로세서(710)와 복수의 데이터 연결(762)에 걸쳐 양방향 데이터 통신을 위해 포함된다. 라이트/삭제 회로망(756)은 메모리 어레이(730)에 데이터를 라이트하거나 데이터를 삭제하기 위해 제공된다.
컨트롤 회로망(770)은 본 개시물의 다양한 실시예를 실행하기 위해, 적어도 일부로서 구성된다. 컨트롤 회로망(770)은 메모리 장치(700)의 하나 이상의 소자에 결합(도 7에는 미도시)될 수 있다. 예를 들어, 컨트롤 회로망은, 본 개시물의 다양한 실시예에 따라, 로우 디코더(744)에 결합하고, 로우 디코더 드라이버 회로망이 메모리 어레이(730)의 특정 워드 라인을 바이어스 하도록 할 수 있다. 컨트롤 회로망(770)은 디코더/센스/데이터 캐시 회로망(748)에 결합(도 7에는 미도시)되어서, 하나 이상의 실시예에 따라 어레이(730)의 특정 비트 라인을 바이어스 하도록 한다. 하나 이상의 실시예에서, 컨트롤 회로망(770) 및/또는 펌웨어 또는 그 밖의 회로망이 개별적으로, 결합적으로, 또는 다른 소자와 결합하여, 내부 컨트롤러를 형성할 수 있다. 본원에서 사용되는 바와 같이, 컨트롤러는 이러한 구성의 전부나 일부를 반드시 포함할 필요는 없다. 일부 실시예에서, 컨트롤러는 내부 컨트롤러(가령, 메모리 어레이와 동일한 다이에 위치됨) 및/또는 외부 컨트롤러를 포함할 수 있다. 적어도 하나의 실시예에서, 컨트롤 회로망(770)은 상태 머신을 사용할 수 있다.
컨트롤 신호와 커맨드는 커맨드 버스(772)를 통해 프로세서(710)에서 메모리 장치(700)로 전송될 수 있다. 커맨드 버스(772)는 가령, 이산 신호이거나, 멀티플 신호에 포함될 수 있다. 이들 커맨드 신호(772)는 데이터 리드 동작, 데이터 라이트 동작(가령, 프로그램) 및 삭제 동작을 포함하는, 메모리 어레이(730) 상의 동작을 제어하는데 사용된다. 커맨드 버스(772), 어드레스 버스(742) 및 데이터 버스(762)는 모두 결합되거나, 일부로 결합되어, 복수의 표준 인터페이스(가령, 통신 인터페이스)(778)를 형성할 수 있다. 예를 들어, 메모리 장치(700)와 프로세서(710) 사이의 인터페이스(778)는 범용 직렬 버스(USB) 인터페이스일 수 있다. 또한, 인터페이스(778)는 기술 분야에서 당업자에게 알려진 바와 같은, 많은 하드 디스크 드라이브(가령, SATA, PATA)로 사용되는 표준 인터페이스일 수 있다.
도 7에 나타난 전자 시스템은 메모리의 특징을 기본 이해를 가능하게 하기 위해 간략화 되었고, 단지 설명적인 목적을 위함이다. 내부 회로망의 더 자세한 이해와 비휘발성 메모리의 기능은 기술 분야의 당업자에 알려져 있다.
결론
상보적인 디코더 회로망을 가진 메모리 장치와 이러한 메모리 장치를 동작시키는 방법이 기술되었다. 특히, 가령, 상보적인 디코더 회로망을 포함하는 비휘발성 메모리 장치가 동작 가능하여, 이러한 회로망을 포함하는 메모리 장치 내의 신호 레이턴시의 감소를 가능하게 할 수 있다. 상보적인 디코더 회로망은, 메모리 장치 동작이 메모리 장치 내에서 수행되면서, 어레이 라인을 바이어스 및/또는 어레이 라인을 플로팅 하도록 구성될 수 있다.
특정 실시예가 본원에서 나타나고 기술되었지만, 기술 분야의 당업자는, 동일한 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정 실시예를 대체할 수 있다는 것을 알 수 있다. 개시물의 많은 적응예는 기술 분야의 당업자에게 명백할 것이다. 따라서, 본 출원은 개시물의 임의의 적응예 또는 변형예를 커버하도록 의도된다.

Claims (15)

  1. 장치에 있어서, 상기 장치는,
    제1 입력 노드에 결합된 컨트롤 게이트를 가진 제1 트랜지스터 - 제1 트랜지스터가 로우 임피던스 상태로 되면, 제1 트랜지스터는 메모리 어레이의 일부를 센스 회로망에 연결함 - 와, 및
    제1 입력 노드의 신호와 제2 입력 노드를 결합하는 논리 게이트에 결합된 컨트롤 게이트를 가진 제2 트랜지스터 - 제2 트랜지스터가 로우 임피던스 상태로 되면, 제2 트랜지스터는 메모리 어레이의 일부를 프로그램 회로망에 연결함 - 를 포함하되,
    제1 트랜지스터와 제2 트랜지스터는 서로 다른 타입의 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 제1 트랜지스터와 제2 트랜지스터는 상보적인 한 쌍의 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서, 제1 트랜지스터는 n-타입 전계 효과 트랜지스터를 포함하고, 제2 트랜지스터는 p-타입 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 장치는 디코더 회로를 포함하는 것을 특징으로 하는 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 장치는,
    출력 노드 - 상기 출력 노드는, 제1 입력 노드의 신호와 제2 입력 노드의 신호에 응답하여, 하이 임피던스 상태, 센스 회로망의 센스 전압 그리고 프로그램 회로망의 프로그램 전압 중 하나를 제공하도록 결합됨 - 를 더 포함하되,
    상기 논리 게이트는 제1 입력 노드에 결합된 제1 입력부, 제2 입력 노드에 결합된 제2 입력부 및 출력부를 포함하고,
    제1 트랜지스터는 센스 회로망과 출력 노드 사이에 결합되고, 제1 트랜지스터의 컨트롤 게이트는 제1 입력 노드에 결합되며, 및
    제2 트랜지스터는 프로그램 회로망과 출력 노드 사이에 결합되고, 제2 트랜지스터의 컨트롤 게이트는 논리 게이트 출력부에 결합되는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 메모리 어레이의 일부는 출력 노드에 의해 제1 트랜지스터와 제2 트랜지스터에 결합되는 것을 특징으로 하는 장치.
  7. 제 5 항에 있어서, 논리 게이트는 NAND 게이트 논리 회로를 포함하는 것을 특징으로 하는 장치.
  8. 제 5 항에 있어서, 제2 트랜지스터는 제1 입력 노드와 제2 입력 노드 중 적어도 하나가 비활성 레벨인 것에 응답하여 불활성되고, 제1 트랜지스터와 제2 트랜지스터는 제1 입력 노드와 제2 입력 노드가 동시에 활성 레벨인 것에 응답하여 동시에 활성화되는 것을 특징으로 하는 장치.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 장치는 메모리 장치를 포함하고, 상기 메모리 장치는,
    메모리 셀의 어레이와, 및
    제1 입력 노드의 신호와 제2 입력 노드의 신호를 제공하는 컨트롤러 - 제1 입력 노드의 신호와 제2 입력 노드의 신호는 장치의 특정 동작 모드에 응답하여 제공됨 - 를 더 포함하는 것을 특징으로 하는 장치.
  10. 제 9 항에 있어서, 상기 컨트롤러는 제1 트랜지스터와 제2 트랜지스터를 동시에 활성화시키거나, 제1 트랜지스터와 제2 트랜지스터를 동시에 비활성화시키거나, 동시에 제1 트랜지스터를 활성화시키고, 제2 트랜지스터를 비활성화시키는 것을 특징으로 하는 장치.
  11. 제 9 항에 있어서, 상기 장치는 장치의 출력 노드를, 메모리 장치의 각각의 복수의 어레이 라인 중 하나에 선택적으로 결합시키는 것을 특징으로 하는 장치.
  12. 제 11 항에 있어서, 복수의 어레이 라인은 복수의 액세스 라인 또는 복수의 데이터 라인 중 하나를 포함하는 것을 특징으로 하는 장치.
  13. 복수의 어레이 라인 중 각 하나에 결합된 메모리 셀의 어레이를 가진 메모리 장치를 동작시키는 방법에 있어서, 상기 방법은,
    제1 전압 소스와 복수의 어레이 라인의 제1 어레이 라인 사이에 결합된 제1 트랜지스터를 활성화시켜서, 센스 동작을 위해 선택된 제1 어레이 라인에 결합된 메모리 셀에 대해 센스 동작을 수행하는 단계와,
    제1 트랜지스터를 활성화시키고, 동시에, 제2 전압 소스와 제1 어레이 라인 사이에 결합된 제2 트랜지스터를 활성화시켜서, 프로그램 동작을 위해 선택된 제1 어레이 라인에 결합된 메모리 셀에 대해 프로그램 동작을 수행하는 단계와, 및
    제1 트래지스터와 제2 트랜지스터를 동시에 비활성화시켜서, 프로그램 동작을 위해 선택되거나, 센스 동작을 위해 선택된 복수의 어레이 라인의 제2 어레이 라인에 결합된, 메모리 셀에 대해 각각 프로그램 동작이나 센스 동작을 수행하는 단계를 포함하되,
    제1 트랜지스터는 제2 트랜지스터와 상이한 타입의 트랜지스터를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 제1 트랜지스터와 제2 트랜지스터가 동시에 활성화될 때, 제1 트랜지스터와 제1 전압 소스 사이에 결합된 제3 트랜지스터를 불활성화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 제2 어레이 라인은 제1 트랜지스터나 제2 트랜지스터에 선택적으로 결합되지 않은 복수의 어레이 라인의 어레이 라인인 것을 특징으로 하는 방법.
KR1020157009016A 2012-09-14 2013-08-23 비휘발성 메모리를 위한 상보적인 디코딩 KR101747565B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/616,545 2012-09-14
US13/616,545 US9007822B2 (en) 2012-09-14 2012-09-14 Complementary decoding for non-volatile memory
PCT/US2013/056384 WO2014042846A1 (en) 2012-09-14 2013-08-23 Complementary decoding for non-volatile memory

Publications (2)

Publication Number Publication Date
KR20150054923A true KR20150054923A (ko) 2015-05-20
KR101747565B1 KR101747565B1 (ko) 2017-06-27

Family

ID=50274318

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157009016A KR101747565B1 (ko) 2012-09-14 2013-08-23 비휘발성 메모리를 위한 상보적인 디코딩

Country Status (6)

Country Link
US (2) US9007822B2 (ko)
EP (1) EP2896045B1 (ko)
JP (1) JP6053080B2 (ko)
KR (1) KR101747565B1 (ko)
CN (1) CN104620321B (ko)
WO (1) WO2014042846A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
US9343151B1 (en) * 2015-01-09 2016-05-17 Taiwan Semiconductor Manufacturing Company Limited Resistive random access memory and method of resetting a resistive random access memory
US9773529B1 (en) * 2016-06-16 2017-09-26 Cypress Semiconductor Corporation Methods and devices for reading data from non-volatile memory cells
US11199967B2 (en) * 2018-07-13 2021-12-14 Micron Technology, Inc. Techniques for power management using loopback
US10636470B2 (en) * 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
US10665300B1 (en) * 2018-11-12 2020-05-26 Micron Technology, Inc. Apparatus and methods for discharging control gates after performing an access operation on a memory cell
FR3089678B1 (fr) * 2018-12-11 2021-09-17 Commissariat Energie Atomique Memoire ram realisee sous la forme d’un circuit integre 3d

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6386196A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
US5050124A (en) * 1986-09-30 1991-09-17 Kabushiki Kaisha Toshiba Semiconductor memory having load transistor circuit
JPH0793018B2 (ja) * 1988-03-14 1995-10-09 株式会社東芝 不揮発性半導体メモリ
US5428568A (en) * 1991-10-30 1995-06-27 Mitsubishi Denki Kabushiki Kaisha Electrically erasable and programmable non-volatile memory device and a method of operating the same
US6895452B1 (en) 1997-06-04 2005-05-17 Marger Johnson & Mccollom, P.C. Tightly coupled and scalable memory and execution unit architecture
US5856940A (en) 1997-08-15 1999-01-05 Silicon Aquarius, Inc. Low latency DRAM cell and method therefor
US5909400A (en) 1997-08-22 1999-06-01 International Business Machines Corporation Three device BICMOS gain cell
US6356503B1 (en) 2000-02-23 2002-03-12 Virage Logic Corp. Reduced latency row selection circuit and method
US6462947B1 (en) * 2002-01-08 2002-10-08 Hsi Cheng Huang Device case with air purifying function
JP2003218724A (ja) * 2002-01-18 2003-07-31 Nec Compound Semiconductor Devices Ltd 半導体装置
US6661695B2 (en) 2002-05-01 2003-12-09 Ramtron International Corporation Capacitance sensing technique for ferroelectric random access memory arrays
JP4134637B2 (ja) * 2002-08-27 2008-08-20 株式会社日立製作所 半導体装置
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4338656B2 (ja) * 2005-02-15 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の書き込み方法
DE102005029872A1 (de) * 2005-06-27 2007-04-19 Infineon Technologies Ag Speicherzelle, Lesevorrichtung für die Speicherzelle sowie Speicheranordnungen mit einer derartigen Speicherzelle und Lesevorrichtung
JP5224659B2 (ja) 2006-07-13 2013-07-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4958244B2 (ja) * 2006-09-15 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置
KR100829791B1 (ko) * 2006-10-12 2008-05-19 삼성전자주식회사 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법
KR100781980B1 (ko) * 2006-11-02 2007-12-06 삼성전자주식회사 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8045361B2 (en) * 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
US8737117B2 (en) 2010-05-05 2014-05-27 Qualcomm Incorporated System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor

Also Published As

Publication number Publication date
KR101747565B1 (ko) 2017-06-27
CN104620321A (zh) 2015-05-13
US9007822B2 (en) 2015-04-14
WO2014042846A1 (en) 2014-03-20
EP2896045A1 (en) 2015-07-22
US20140078821A1 (en) 2014-03-20
JP6053080B2 (ja) 2016-12-27
EP2896045B1 (en) 2020-10-07
JP2015533008A (ja) 2015-11-16
EP2896045A4 (en) 2016-04-13
US9159393B2 (en) 2015-10-13
CN104620321B (zh) 2017-08-08
US20150213862A1 (en) 2015-07-30

Similar Documents

Publication Publication Date Title
KR101747565B1 (ko) 비휘발성 메모리를 위한 상보적인 디코딩
TWI760586B (zh) 半導體記憶裝置
US9595325B2 (en) Apparatus and methods for sensing hard bit and soft bits
US20120044742A1 (en) Variable resistance memory array architecture
US20140056069A1 (en) Nonvolatile memory device having near/far memory cell groupings and data processing method
JP5342013B2 (ja) 空間的変動及び温度変動に対して低い感受性を有する検出回路と検出方法
US20090003075A1 (en) Flash memory devices and programming methods that vary programming conditions in response to a selected step increment
KR20130060197A (ko) 적응형 워드라인 활성화 회로와 함께 짝수/홀수 조합 인터리브 블록 디코딩을 구비한 비휘발성 메모리 및 방법
US9672879B1 (en) Page buffer and memory device having the same
TWI502593B (zh) 具有分享支持電路之記憶體裝置及系統以及操作該記憶體裝置及系統之方法
TW201721655A (zh) 記憶體裝置及其操作方法
JP2012069199A (ja) 半導体記憶装置
US11238937B2 (en) Apparatus for programming memory cells using multi-step programming pulses
US11100990B2 (en) Memory device for avoiding multi-turn on of memory cell during reading, and operating method thereof
JP5207092B2 (ja) 逆バイアス漏れを緩和するシステム及び方法
US20230138601A1 (en) Memory device and operation method thereof
TWI841928B (zh) 半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法
TW202303611A (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant