JP2018113415A - 半導体装置 - Google Patents

Abstract

【課題】再現性とユニーク性に優れた「ＰＵＦ」を生成可能な半導体装置を提供する。
【解決手段】半導体装置は、互いにゲート電極（ＧＥ１、ＧＥ２）が接続された電界効果トランジスタＱ１と電界効果トランジスタＱ２とを含み、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１は、絶縁破壊され、電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２の抵抗値は、ゲート絶縁膜ＧＯＸ１の抵抗値よりも大きい。
【選択図】図２

Description

本発明は、半導体装置に関し、例えば、半導体装置に固有の固有情報としての「ＰＵＦ」（Physically Unclonable Function）を生成する機能を有する半導体装置に適用して有効な技術に関する。

国際公開第２００８／０５６６１２号（特許文献１）には、生成した「ＰＵＦ」に誤りがあった場合に、誤り訂正符号技術を使用することにより、「ＰＵＦ」を訂正する技術が記載されている。

特開２０１５−１３９０１０号公報（特許文献２）には、意図的に選択されたデバイスに対して、ホットキャリアによるゲート絶縁膜の特性変化を利用することにより、「ＰＵＦ」を生成する技術が記載されている。

国際公開第２００８／０５６６１２号 特開２０１５−１３９０１０号公報

例えば、半導体装置の製造元を保証するために、半導体装置に固有の固有情報としての「ＰＵＦ」を利用する技術がある。この「ＰＵＦ」とは、半導体装置の個体差を利用して、半導体装置毎に異なる情報を出力する機能であり、本明細書では、この機能により生成される半導体装置に固有の固有情報を「ＰＵＦ」と呼ぶことにする。

「ＰＵＦ」としては、シリコンを用いた「ＰＵＦ」（Silicon-PUF）があり、例えば、ＳＲＡＭ−ＰＵＦやＡｒｂｉｔｅｒ−ＰＵＦなどが知られている。ＳＲＡＭ−ＰＵＦは、ＳＲＡＭの初期化の際それぞれのセルで落ち着きやすい「０／１」があることを利用したものであり、Ａｒｂｉｔｅｒ−ＰＵＦは、遅延回路のばらつきを利用したものである。

ここで、「ＰＵＦ」は、半導体装置の製造元を保証する機能を有しており、経時変化や周辺環境に影響を受けにくいことが要求されるとともに、ユニーク性が求められる。すなわち、「ＰＵＦ」には、再現性とユニーク性とが求められる。

この点に関し、製造工程で生じる微妙な製造ばらつきを利用した「ＰＵＦ」は、製造ばらつきが半導体装置毎に相違するため、半導体装置毎に異なる情報を提供できる点で、ユニーク性を有している。ただし、製造工程で生じる微妙な製造ばらつきを利用したＳＲＡＭ−ＰＵＦやＡｒｂｉｔｅｒ−ＰＵＦにおいては、動作環境や使用履歴によって、再現することが困難である課題が存在する。すなわち、現状の技術では、再現性とユニーク性を兼ね備える「ＰＵＦ」を実現するために改善の余地が存在する。したがって、再現性とユニーク性を兼ね備える「ＰＵＦ」を実現する技術が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、互いにゲート電極が接続された第１電界効果トランジスタと第２電界効果トランジスタとを含み、第１電界効果トランジスタの第１ゲート絶縁膜は、絶縁破壊され、第２電界効果トランジスタの第２ゲート絶縁膜の抵抗値は、第１ゲート絶縁膜の抵抗値よりも大きい。

また、一実施の形態における半導体装置は、第１電界効果トランジスタと、第２電界効果トランジスタとを有するアンチヒューズセルを含む。

一実施の形態によれば、再現性とユニーク性に優れた「ＰＵＦ」を生成可能な半導体装置を提供することができる。

実施の形態１における半導体装置の平面構成を示す模式図である。 実施の形態１における半導体装置の断面構成を示す模式図である。 実施の形態１における書き込み動作を説明する模式図である。 実施の形態１における読み出し動作を説明する模式図である。 実施の形態１におけるセルアレイの部分構成を示す模式図である。 セルに書き込み動作を実施するタイミングチャートである。 セルに読み出し動作を実施するタイミングチャートである。 実施の形態２における半導体装置の平面構成を示す模式図である。 実施の形態２における半導体装置の断面構成を示す模式図である。 実施の形態２における半導体装置の製造工程の流れを示すフローチャートである。 実施の形態２における半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程の流れを示すフローチャートである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜実施の形態１における基本思想＞
まず、本実施の形態１における基本思想について説明する。本実施の形態１における基本思想は、経時変化や周辺環境の影響を受けやすい製造ばらつきに起因する特性値の差分をそのまま利用して、半導体装置に固有の情報である「ＰＵＦ」を生成するのではなく、製造ばらつきに起因する特性値の差分を増幅することにより、経時変化や周辺環境の影響を受けにくい「ＰＵＦ」を生成する技術的思想である。

具体的に、本実施の形態１では、個々の半導体装置が、製造ばらつきを有する複数のゲート絶縁膜を備えることを前提として、複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、複数のゲート絶縁膜の抵抗差を増幅している。そして、本実施の形態１では、増幅された複数のゲート絶縁膜の抵抗差に基づいて、「ＰＵＦ」を生成する。

このことをわかりやすく説明するために、複数のゲート絶縁膜の一例として、２つのゲート絶縁膜を例に挙げて説明する。例えば、２つのゲート絶縁膜は、一般的に、製造工程における製造ばらつきによって、膜厚や欠陥数が微妙に異なることになる。この場合、膜厚や欠陥数が微妙に異なることに起因して、２つのゲート絶縁膜の抵抗値は微妙に異なると考えられるが、２つのゲート絶縁膜の抵抗差は微小である。したがって、この微小な２つのゲート絶縁膜の抵抗差は、経時変化や周辺環境の影響を受けやすく、製造ばらつきに起因する微小な２つのゲート絶縁膜の抵抗差をそのまま利用して、「ＰＵＦ」を生成する場合、経時変化や周辺環境の影響を受けにくい「ＰＵＦ」の生成が困難となる。

例えば、２つのゲート絶縁膜のうちの一方のゲート絶縁膜の抵抗値が他方のゲート絶縁膜の抵抗値よりも小さい場合に「１」を対応づける一方、他方のゲート絶縁膜の抵抗値が一方のゲート絶縁膜の抵抗値よりも大きい場合に「０」を対応づけて「ＰＵＦ」を形成することを考える。この場合、２つのゲート絶縁膜の抵抗差は微小である結果、経時変化や周辺環境の影響によって、２つのゲート絶縁膜の抵抗差の関係が逆転して、「ＰＵＦ」を構成する「１」と「０」の反転が生じやすくなる。このことは、「ＰＵＦ」の再現性が低下することを意味する。すなわち、２つのゲート絶縁膜の製造ばらつきに起因する２つのゲート絶縁膜の抵抗差をそのまま利用して「ＰＵＦ」を生成する場合、経時変化や周辺環境の影響を受けにくく再現性の高い「ＰＵＦ」を生成することが困難となる。

そこで、本実施の形態１では、ゲート絶縁膜の絶縁破壊に着目しているのである。すなわち、製造ばらつきに起因する膜厚や欠陥数の相違によって、２つのゲート絶縁膜の抵抗値は異なると考えられるが、２つのゲート絶縁膜の抵抗差は微小である。この点に関し、本発明者は、製造ばらつきに起因する膜厚や欠陥数の相違によって、２つのゲート絶縁膜の絶縁耐圧も微妙に異なることに着目している。つまり、本発明者は、同じ破壊電圧を２つのゲート絶縁膜に印加しても、２つのゲート絶縁膜の絶縁耐圧の相違に起因して、絶縁耐圧の低い一方のゲート絶縁膜が絶縁破壊する一方、絶縁耐圧の高い他方のゲート絶縁膜は絶縁破壊しないことに着目しているのである。なぜなら、ゲート絶縁膜が絶縁破壊するということは、ゲート絶縁膜に電流経路ができることを意味し、これによって、絶縁破壊した一方のゲート絶縁膜の抵抗値は、絶縁破壊していない他方のゲート絶縁膜の抵抗値よりも大幅に低くなるからである。すなわち、２つのゲート絶縁膜のうちの一方のゲート絶縁膜に絶縁破壊を生じさせることによって、絶縁破壊を生じさせない場合よりも、２つのゲート絶縁膜の抵抗差を遥かに大きくすることができるのである。

そして、２つのゲート絶縁膜のうちのどちらのゲート絶縁膜が絶縁破壊するかということは、意図的に決定されるものではなく、製造ばらつきに起因して、ランダムに決定される。つまり、２つのゲート絶縁膜のうちのどちらのゲート絶縁膜が絶縁破壊するかということは、製造ばらつきを反映して決定されるのである。

したがって、ある半導体装置では、２つのゲート絶縁膜のうちの一方のゲート絶縁膜が絶縁破壊するのに対し、別の半導体装置では、２つのゲート絶縁膜のうちの他方のゲート絶縁膜が絶縁破壊することも考えられる。つまり、個々の半導体装置に形成される２つのゲート絶縁膜の製造ばらつきは異なるため、２つのゲート絶縁膜のうちのどちらのゲート絶縁膜が絶縁破壊するかということは、個々の半導体装置における２つのゲート絶縁膜の製造ばらつきに依存するのである。このことから、例えば、一方のゲート絶縁膜が絶縁破壊することにより、一方のゲート絶縁膜の抵抗値が、絶縁破壊していない他方のゲート絶縁膜の抵抗値よりも小さくなる場合を「１」に対応づける一方、他方のゲート絶縁膜が絶縁破壊することにより、一方のゲート絶縁膜の抵抗値が、他方のゲート絶縁膜の抵抗値よりも大きくなる場合を「０」に対応づけることにする。この場合、この「０／１」情報に基づいて、「ＰＵＦ」を生成することができるのである。現実的には、２つのゲート絶縁膜のセットを１セルとして、多数のセルを準備して、多数のセルのそれぞれから出力される「０／１」を組み合わせることにより、個々の半導体装置に固有の情報配列を得ることができることから、この情報配列を「ＰＵＦ」として使用することができるのである。

そして、本実施の形態１における基本思想は、経時変化や周辺環境の影響を受けやすい製造ばらつきに起因する２つのゲート絶縁膜の抵抗値の差分をそのまま利用して、半導体装置に固有の情報である「ＰＵＦ」を生成するのではなく、２つのゲート絶縁膜のうちのいずれかのゲート絶縁膜を絶縁破壊させることによって、２つのゲート絶縁膜の抵抗値の差分を大きく増幅する思想である。この基本思想によれば、２つのゲート絶縁膜の抵抗値の差分が大きくなることから、経時変化や周辺環境の影響によって２つのゲート絶縁膜の抵抗値の差分の関係が逆転することを抑制することができる。このことは、本実施の形態１における基本思想によれば、２つのゲート絶縁膜の抵抗値の差分に基づいて生成される「ＰＵＦ」の再現性を向上することができることを意味し、これによって、経時変化や周辺環境の影響を受けにくい「ＰＵＦ」を生成できることになる。

以上のことをまとめると、本実施の形態１における基本思想は、製造ばらつきを有する複数のゲート絶縁膜を半導体装置が備えることを前提とする。ここで、本実施の形態１における基本思想を具現化した半導体装置は、複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、複数のゲート絶縁膜の抵抗差を大きくする増幅部（絶縁破壊が起こる箇所）を有する。さらに、本実施の形態１における基本思想を具現化した半導体装置は、上述した増幅部で増幅された複数のゲート絶縁膜の抵抗差に基づいて、半導体装置を特定するための固有情報を生成する固有情報生成部を有する。以下では、本実施の形態１における基本思想を具現化した具体的な構成例について説明する。

＜半導体装置の構成＞
＜＜半導体装置の平面構成＞＞
図１は、本実施の形態１における半導体装置の平面構成を示す模式図である。図１に示すように、本実施の形態１における半導体装置は、電界効果トランジスタＱ１と電界効果トランジスタＱ２とを有している。そして、電界効果トランジスタＱ１のゲート電極ＧＥ１と電界効果トランジスタＱ２のゲート電極ＧＥ２とは、互いに電気的に接続されており、ゲート電極ＧＥ１とゲート電極ＧＥ２とは、ｘ方向に延在するように一体的に形成されている。そして、図１に示すように、電界効果トランジスタＱ１においては、平面視において、ゲート電極ＧＥ１を挟むように、ソース領域ＳＲ１とドレイン領域ＤＲ１とが形成されている。このとき、電界効果トランジスタＱ１のソース領域ＳＲ１と、電界効果トランジスタＱ１のドレイン領域ＤＲ１とは、互いに電気的に接続されており、グランドと電気的に接続されているとともに、比較器ＣＭＰの第１入力部（＋）と接続されている。

一方、電界効果トランジスタＱ２においては、平面視において、ゲート電極ＧＥ２を挟むように、ソース領域ＳＲ２とドレイン領域ＤＲ２とが形成されている。このとき、電界効果トランジスタＱ２のソース領域ＳＲ２と、電界効果トランジスタＱ２のドレイン領域ＤＲ２とは、互いに電気的に接続されており、グランドと電気的に接続されているとともに、比較器ＣＭＰの第２入力部（−）と接続されている。

また、図１に示すように、電界効果トランジスタＱ１のゲート電極ＧＥ１と、電界効果トランジスタＱ２のゲート電極ＧＥ２とは、選択トランジスタＳＴと電気的に接続されている。以上のようにして、本実施の形態１における半導体装置が平面構成されている。

＜＜半導体装置の断面構成＞＞
続いて、本実施の形態１における半導体装置の断面構成について説明する。図２は、本実施の形態１における半導体装置の断面構成を示す模式図である。図２に示すように、本実施の形態１における半導体装置は、半導体基板１Ｓを有する。このとき、半導体基板１Ｓの表面には、素子分離部ＳＴＩが形成されており、素子分離部ＳＴＩで区画された第１活性領域にウェルＰＷＬ１が形成され、かつ、素子分離部で区画された第２活性領域にウェルＰＷＬ２が形成されている。そして、第１活性領域に電界効果トランジスタＱ１が形成され、かつ、第２活性領域に電界効果トランジスタＱ２が形成されている。言い換えれば、本実施の形態１において、電界効果トランジスタＱ１と電界効果トランジスタＱ２とは、半導体基板１Ｓに形成された素子分離部ＳＴＩで分離されている。

次に、第１活性領域に形成された電界効果トランジスタＱ１の構成について説明する。図２において、電界効果トランジスタＱ１は、半導体基板１Ｓに形成されたソース領域ＳＲ１と、半導体基板１Ｓに形成されたドレイン領域ＤＲ１と、ソース領域ＳＲ１とドレイン領域ＤＲ１とに挟まれたチャネル領域とを有する。このとき、図２に示すように、ソース領域ＳＲ１は、不純物濃度の低いエクステンション領域ＥＸ１と、エクステンション領域ＥＸ１の外側に形成され、エクステンション領域ＥＸ１よりも不純物濃度の大きい半導体領域ＮＲ１とを含んでいる。同様に、ドレイン領域ＤＲ１は、不純物濃度の低いエクステンション領域ＥＸ１と、エクステンション領域ＥＸ１の外側に形成され、エクステンション領域ＥＸ１よりも不純物濃度の大きい半導体領域ＮＲ１とを含んでいる。

続いて、図２に示すように、ソース領域ＳＲ１とドレイン領域ＤＲ１で挟まれたチャネル領域上には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１が形成されている。特に、本実施の形態１における電界効果トランジスタＱ１においては、このゲート絶縁膜ＧＯＸ１は絶縁破壊されている。そして、絶縁破壊されているゲート絶縁膜ＧＯＸ１上には、例えば、ポリシリコン膜からなるゲート電極ＧＥ１が形成されている。さらに、ゲート電極ＧＥ１の両側の側壁には、サイドウォールスペーサＳＷが形成されている。このとき、例えば、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１に整合して形成される一方、半導体領域ＮＲ１は、サイドウォールスペーサＳＷに整合して形成される。

次に、第２活性領域に形成された電界効果トランジスタＱ２の構成について説明する。図２において、電界効果トランジスタＱ２は、半導体基板１Ｓに形成されたソース領域ＳＲ２と、半導体基板１Ｓに形成されたドレイン領域ＤＲ２と、ソース領域ＳＲ２とドレイン領域ＤＲ２とに挟まれたチャネル領域とを有する。このとき、図２に示すように、ソース領域ＳＲ２は、不純物濃度の低いエクステンション領域ＥＸ２と、エクステンション領域ＥＸ２の外側に形成され、エクステンション領域ＥＸ２よりも不純物濃度の大きい半導体領域ＮＲ２とを含んでいる。同様に、ドレイン領域ＤＲ２は、不純物濃度の低いエクステンション領域ＥＸ２と、エクステンション領域ＥＸ２の外側に形成され、エクステンション領域ＥＸ２よりも不純物濃度の大きい半導体領域ＮＲ２とを含んでいる。

続いて、図２に示すように、ソース領域ＳＲ２とドレイン領域ＤＲ２で挟まれたチャネル領域上には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２が形成されている。特に、本実施の形態１における電界効果トランジスタＱ２においては、このゲート絶縁膜ＧＯＸ２は絶縁破壊されていない。そして、絶縁破壊されていないゲート絶縁膜ＧＯＸ２上には、例えば、ポリシリコン膜からなるゲート電極ＧＥ２が形成されている。さらに、ゲート電極ＧＥ２の両側の側壁には、サイドウォールスペーサＳＷが形成されている。このとき、例えば、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２に整合して形成されている一方、半導体領域ＮＲ２は、サイドウォールスペーサＳＷに整合して形成される。

ここで、図２に示すように、電界効果トランジスタＱ１のゲート電極ＧＥ１と、電界効果トランジスタＱ２のゲート電極ＧＥ２とは、互いに電気的に接続されている。また、電界効果トランジスタＱ１のソース領域ＳＲ１とドレイン領域ＤＲ１とは、互いに電気的に接続され、かつ、電界効果トランジスタＱ２のソース領域ＳＲ２とドレイン領域ＤＲ２とは、互いに電気的に接続されている。さらに、本実施の形態１において、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１は、絶縁破壊されている一方、電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２は、絶縁破壊されていない。この結果、本実施の形態１における半導体装置では、電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２の抵抗値は、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１の抵抗値よりも大きい。言い換えれば、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１は、絶縁破壊されているため、ゲート絶縁膜ＧＯＸ１の内部に導電経路が形成されている結果、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１の抵抗値は、電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２の抵抗値よりも小さいということができる。

さらに、図２に示すように、電界効果トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１は、グランドと電気的に接続されているとともに、電界効果トランジスタのソース領域ＳＲ２およびドレイン領域ＤＲ２も、グランドと電気的に接続されている。また、本実施の形態１における半導体装置は、比較器ＣＭＰを含んでおり、この比較器ＣＭＰの第１入力部（＋）は、電界効果トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１と接続されている。一方、比較器ＣＭＰの第２入力部（−）は、電界効果トランジスタＱ２のソース領域ＳＲ２およびドレイン領域ＤＲ２と接続されている。

＜半導体装置の動作＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、２つのゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２のうちの一方のゲート絶縁膜ＧＯＸ１を絶縁破壊させる動作（以下、書き込み動作という）を説明する。その後、２つのゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２のうちの一方のゲート絶縁膜ＧＯＸ１を絶縁破壊させた構成を有する本実施の形態１における半導体装置を利用して、「ＰＵＦ」を生成する基本的な動作（以下、読み出し動作という）について説明する。

＜＜書き込み動作＞＞
図３は、本実施の形態１における書き込み動作を説明する模式図である。まず、図３において、互いに電気的に接続されているゲート電極ＧＥ１とゲート電極ＧＥ２とに書き込み電圧ＶＰＰを印加する。このとき、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１と電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２においては、製造ばらつきによって、ゲート絶縁膜ＧＯＸ１の絶縁耐圧は、ゲート絶縁耐圧よりも低くなっているものとする。すなわち、製造工程における製造ばらつきは、不可避的な要素であり、この製造ばらつきによって、例えば、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２においては、膜厚や内部に形成される欠陥数が異なる。さらには、ゲート絶縁膜ＧＯＸ１上に形成されるゲート電極ＧＥ１を構成するポリシリコン膜のグレインサイズと、ゲート絶縁膜ＧＯＸ２上に形成されるゲート電極ＧＥ２を構成するポリシリコン膜のグレインサイズも異なる。この結果、ゲート絶縁膜ＧＯＸ１とゲート電極ＧＥ１との界面のうねり具合と、ゲート絶縁膜ＧＯＸ２とゲート電極ＧＥ２との界面のうねり具合が異なることになる。このことは、ゲート電極ＧＥ１に書き込み電圧を印加した場合のゲート絶縁膜ＧＯＸ１への電界のかかり方と、ゲート電極ＧＥ２に書き込み電圧を印加した場合のゲート絶縁膜ＧＯＸ２への電界のかかり方とが異なることを意味し、ゲート絶縁膜ＧＯＸ１の絶縁耐圧と、ゲート絶縁膜ＧＯＸ２の絶縁耐圧とが相違することを意味する。そこで、例えば、本実施の形態１では、ゲート絶縁膜ＧＯＸ１の絶縁耐圧は、ゲート絶縁耐圧よりも低くなっているものと仮定する。この結果、例えば、図３に示すように、互いに電気的に接続されているゲート電極ＧＥ１とゲート電極ＧＥ２とに同じ書き込み電圧を印加すると、絶縁耐圧の小さいゲート絶縁膜ＧＯＸ１は、絶縁破壊される一方、絶縁耐圧の大きいゲート絶縁膜ＧＯＸ２は、絶縁破壊されない。以上のようにして、本実施の形態１における書き込み動作によれば、２つのゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２のうちの一方のゲート絶縁膜ＧＯＸ１を絶縁破壊させることができる。

＜＜読み出し動作＞＞
続いて、本実施の形態１における読み出し動作について説明する。図４は、本実施の形態１における読み出し動作を説明する模式図である。まず、図４において、互いに電気的に接続されているゲート電極ＧＥ１とゲート電極ＧＥ２とに書き込み電圧ＶＰＰよりも低い電圧の読み出し電圧ＶＲ１を印加する。

このとき、電界効果トランジスタＱ１においては、ゲート絶縁膜ＧＯＸ１が絶縁破壊されていることから、ゲート電極ＧＥ１→絶縁破壊されたゲート絶縁膜ＧＯＸ１→ソース領域ＳＲ１→比較器ＣＭＰの第１入力部（＋）の経路で電流が流れる。この結果、この電流経路における電圧降下を考慮すると、比較器ＣＭＰの第１入力部（＋）には、読み出し電圧ＶＲ１よりも小さな電圧ＶＲ２が入力される。

一方、電界効果トランジスタＱ２においては、ゲート絶縁膜ＧＯＸ２が絶縁破壊されていないことから、ゲート電極ＧＥ２から比較器ＣＭＰの第２入力部（−）に至る電流経路は形成されない。この結果、電界効果トランジスタＱ２のソース領域ＳＲ２およびドレイン領域ＤＲ２と電気的に接続されている比較器ＣＭＰの第２入力部（−）には、グランド電位ＧＮＤ（０Ｖ）が入力されることになる。

以上のことから、本実施の形態１における読み出し動作では、互いに電気的に接続されているゲート電極ＧＥ１とゲート電極ＧＥ２とに読み出し電圧を印加することにより、ゲート電極ＧＥ１から、絶縁破壊されているゲート絶縁膜ＧＯＸ１を通って、ソース領域ＳＲ１およびドレイン領域ＤＲ１に電流が流れる。この結果、比較器ＣＭＰの第１入力部（＋）に入力される電位（電圧）は、比較器ＣＭＰの第２入力部（−）に入力される電位（電圧）よりも大きくなる。したがって、例えば、比較器ＣＭＰの出力部からは、「１」が出力される。一方、例えば、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１ではなく、電界効果トランジスタＱ２のゲート絶縁膜ＧＯＸ２が絶縁破壊されている場合には、上述した読み出し動作の類推から、比較器ＣＭＰの第１入力部（＋）に入力される電位（電圧）は、比較器ＣＭＰの第２入力部（−）に入力される電位（電圧）よりも小さくなる。したがって、例えば、比較器ＣＭＰの出力部からは、「０」が出力される。

したがって、本実施の形態１によれば、比較器ＣＭＰから出力される「０／１」に基づいて、製造ばらつきを反映した情報配列を得ることができ、この情報配列を利用して「ＰＵＦ」を生成することができる。実際に、本実施の形態１における半導体装置は、比較器ＣＭＰの出力部から出力される出力結果に基づいて、半導体装置を特定するための固有情報を生成するように構成されている。

＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、製造ばらつきを有する複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、複数のゲート絶縁膜の抵抗差を増幅する（エンハンスする）点にある。これにより、本実施の形態における第１特徴点によれば、複数のゲート絶縁膜の抵抗差を利用して、「ＰＵＦ」を生成することにより、「ＰＵＦ」の再現性を向上することができる。

例えば、製造ばらつきは、個々の半導体装置で相違することから、この製造ばらつきを利用して「ＰＵＦ」を生成することにより、「ＰＵＦ」のユニーク性を確保することができる。ところが、製造ばらつきは微小な差であることが多いことから、製造ばらつきをそのまま利用して「ＰＵＦ」を生成する場合、この「ＰＵＦ」は、経時変化や周辺環境の影響を受けやすくなる。すなわち、「ＰＵＦ」のユニーク性を確保する観点からは、製造ばらつきを利用することに優位性が存在するが、製造ばらつきが微小な差であることに起因して、製造ばらつきに基づいて生成される「ＰＵＦ」は、経時変化や周辺環境の影響によって、再現性が低下するおそれがある。すなわち、製造ばらつきを利用する場合、「ＰＵＦ」の再現性を向上することが必要となるのである。そこで、本実施の形態１では、ゲート絶縁膜の製造ばらつきによって絶縁耐圧のばらつきが生じることを利用して、複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、複数のゲート絶縁膜の抵抗差を増幅している。つまり、本実施の形態１における第１特徴点によれば、複数のゲート絶縁膜間の微小な製造ばらつきを、絶縁破壊の有無という巨視的な差を通して、複数のゲート絶縁膜の抵抗差を増大させているのである。これにより、複数のゲート絶縁膜の抵抗差を利用して生成される「ＰＵＦ」の再現性を向上することができるのである。なぜなら、経時変化や周辺環境の影響を受けて、複数のゲート絶縁膜の抵抗差が変動したとしても、絶縁破壊の有無に起因する抵抗差を逆転させるような変動は生じないからである。つまり、本実施の形態１における第１特徴点によれば、経時変化や周辺環境の影響による変動を遥かに超える差分を複数のゲート絶縁膜の抵抗値に与えることによって、抵抗差の反転を防止できるのである。そして、複数のゲート絶縁膜の抵抗差の反転が防止できるということは、複数のゲート絶縁膜の抵抗差に基づいて生成される「ＰＵＦ」のビット反転が抑制されることを意味し、このことは、「ＰＵＦ」の再現性の向上を意味するからである。

このことから、本実施の形態１によれば、まず、製造ばらつきを利用することにより、「ＰＵＦ」に対して、半導体装置に固有なユニーク性を確保することができるとともに、さらに、上述した本実施の形態１における第１特徴点を採用することにより、「ＰＵＦ」に対して、再現性を確保することができる。すなわち、本実施の形態によれば、ユニーク性と再現性を兼ね備える「ＰＵＦ」を提供できる点で優れていることがわかる。

そして、本実施の形態１における第１特徴点によれば、「ＰＵＦ」の再現性を向上することができることから、誤り訂正符号回路を設ける必要性が少なくなる。例えば、ビット反転によって、「ＰＵＦ」の再現性が損なわれる場合には、誤り訂正符号回路を半導体装置に形成することにより、「ＰＵＦ」を回復することができると考えられる。ところが、誤り訂正符号回路を半導体装置に形成すると、半導体装置のサイズが大きくなってしまう。この点に関し、本実施の形態１では、上述した第１特徴点を採用することにより、「ＰＵＦ」の再現性が向上している。このことから、本実施の形態１における半導体装置によれば、誤り訂正符号回路を設ける必要性が少なくなるのである。このことは、本実施の形態１における半導体装置では、誤り訂正符号回路を削除や縮小することが可能になることを意味し、これによって、半導体装置の小型化を図ることができる。

続いて、本実施の形態１における第２特徴点は、例えば、図３に示すように、電界効果トランジスタＱ１のゲート電極ＧＥ１と、電界効果トランジスタＱ２のゲート電極ＧＥ２とが、互いに電気的に接続されている点にある。この場合、図３に示すように、ゲート電極ＧＥ１とゲート電極ＧＥ２とに同一の書き込み電圧を印加することができる。

そして、例えば、電界効果トランジスタＱ１のゲート絶縁膜ＧＯＸ１の絶縁耐圧が、電界効果トランジスタＱ２の絶縁耐圧よりも低いと仮定すると、ゲート電極ＧＥ１とゲート電極ＧＥ２とに同一の書き込み電圧を印加した場合、最初に、ゲート絶縁膜ＧＯＸ１が絶縁破壊する。このとき、ゲート絶縁膜ＧＯＸ１が絶縁破壊すると、絶縁破壊したゲート絶縁膜ＧＯＸ１を介して、ゲート電極ＧＥ１からソース領域ＳＲ１（ドレイン領域ＤＲ１）に電流が流れる。この結果、電流が流れることによる電圧降下によって、ゲート電極ＧＥ１およびゲート電極ＧＥ２に印加されている書き込み電圧の電圧値が小さくなる。これにより、ゲート絶縁膜ＧＯＸ１よりも絶縁耐圧の大きいゲート絶縁膜ＧＯＸ２は、絶縁破壊しなくなる。つまり、本実施の形態１における第２特徴点によれば、絶縁耐圧の小さなゲート絶縁膜ＧＯＸ１が絶縁破壊すると、必然的に書き込み電圧が低下することになり、これによって、もう一方の絶縁耐圧の大きなゲート絶縁膜ＧＯＸ２は確実に絶縁破壊しないようにすることができるのである。すなわち、ゲート電極ＧＥ１とゲート電極ＧＥ２とを互いに電気的に接続するという本実施の形態１における第２特徴点によれば、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の両方がともに絶縁破壊してしまうということを効果的に防止することができるのである。本実施の形態１では、絶縁破壊の有無という巨視的な差を利用して再現性の高い「ＰＵＦ」を生成するものであることから、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の両方が絶縁破壊するという事態は回避すべきであるが、この点に関して、本実施の形態１における第２特徴点によれば、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の両方が絶縁破壊されてしまうことを防止できるのである。

次に、本実施の形態１における第３特徴点は、例えば、図４において、電界効果トランジスタＱ１および電界効果トランジスタＱ２をエンハンストトランジスタから構成するのではなく、ディプレッショントランジスタから構成する点にある。この場合、例えば、図４の矢印で示す読み出し電流を増大させることができる。例えば、図４において、電界効果トランジスタＱ１に着目する。電界効果トランジスタＱ１をエンハンストトランジスタから構成する場合、ゲート電極ＧＥ１に読み出し電圧を印加すると、ゲート絶縁膜ＧＯＸ１の直下に形成されているチャネル領域に反転層が形成される。したがって、ゲート電極ＧＥ１→絶縁破壊されたゲート絶縁膜ＧＯＸ１→反転層→エクステンション領域ＥＸ１→半導体領域ＮＲ１→比較器ＣＭＰの第１入力部（＋）の経路で読み出し電流が流れる。ここで、電界効果トランジスタＱ１をディプレッショントランジスタから構成すると、ゲート電極ＧＥ１に読み出し電圧を流さない場合にも、反転層が形成されていることから、さらに、読み出し電圧を印加すると、反転層を流れる読み出し電流を増大させることができるのである。したがって、例えば、比較器ＣＭＰにおいて、読み出し電流の有無の差で比較結果を出力する場合、読み出し電流が増大することにより、比較器ＣＭＰにおける比較判定の精度を向上することができるのである。例えば、ゲート絶縁膜ＧＯＸ１は、絶縁破壊されているが、絶縁破壊の程度が弱い場合には、読み出し電流の電流量も少なくなると考えられるが、この場合であっても、電界効果トランジスタＱ１をディプレッショントランジスタから構成することにより、電界効果トランジスタＱ１をエンハンストトランジスタから構成する場合よりも、読み出し電流を確保しやすくなるのである。

本実施の形態１における基本思想は、電界効果トランジスタＱ１および電界効果トランジスタＱ２をエンハンストトランジスタから構成することもできるが、特に、読み出し電流を確保する観点からは、本実施の形態１における第３特徴点にように、電界効果トランジスタＱ１および電界効果トランジスタＱ２をディプレッショントランジスタから構成することが望ましいと考えることができる。

なお、例えば、図４に示すように、読み出し電流を増加させる観点からは、エクステンション領域ＥＸ１を設けることが望ましいが、本実施の形態１における基本思想は、この構成に限定されるものではなく、エクステンション領域ＥＸ１を設けなくてもよい。なぜなら、サイドウォールスペーサＳＷに整合して形成された半導体領域ＮＲ１に導入されている導電型不純物のしみ出しによって、エクステンション領域ＥＸ１が存在しなくても、チャネル領域（反転層）と半導体領域ＮＲ１との間に読み出し電流が流れるからである。ただし、エクステンション領域ＥＸ１を設けることによって、エクステンション領域ＥＸ１を設けない場合に比べて、読み出し電流を増加させることができる。

以上のことから、読み出し電流を増加させる観点からは、電界効果トランジスタＱ１および電界効果トランジスタＱ２をディプレショントランジスタから構成するとともに、エクステンション領域ＥＸ１を形成する具現化構成が望ましい。

＜アンチヒューズを用いたセルアレイ構成＞
続いて、本実施の形態１では、図１および図２に示す半導体装置の構成をアンチヒューズのセルとして採用し、このセルを多数使用してアレイを構成することによって、本実施の形態１における基本思想を具現化する例について説明する。

図５は、本実施の形態１におけるセルアレイの部分構成を示す模式図である。図５に示すように、本実施の形態１におけるセルアレイは、ｘ方向に延在するワード線ＷＬ１と、ｘ方向と交差するｙ方向にワード線ＷＬ１と離間して配置され、かつ、ｘ方向に延在するワード線ＷＬ２と、ｙ方向に延在するビット線ＢＬ１と、ｘ方向にビット線ＢＬ１と離間して配置され、かつ、ｙ方向に延在するビット線ＢＬ２とを有する。

本実施の形態１におけるセルアレイは、ワード線ＷＬ１とビット線ＢＬ１との交差領域に配置されたセルＣＬ１と、ワード線ＷＬ２とビット線ＢＬ１との交差領域に配置されたセルＣＬ２と、ワード線ＷＬ１とビット線ＢＬ２との交差領域に配置されたセルＣＬ３と、ワード線ＷＬ２とビット線ＢＬ２との交差領域に配置されたセルＣＬ４とを備える。

このとき、セルＣＬ１〜セルＣＬ４は、例えば、アンチヒューズのセルが使用される。ここで、「アンチヒューズ」とは、断線させることにより機能を発揮させる「ヒューズ」とは反対の構成要素で、導通させることにより機能を発揮させる構成要素である。例えば、「アンチヒューズ」は、半導体装置に形成されている故障回路を救済回路にリプレイスする際のスイッチとして使用される。本実施の形態１では、半導体装置に形成されているアンチヒューズのセルアレイを本実施の形態１における「ＰＵＦ」の生成に使用している。

さらに、本実施の形態１におけるセルアレイは、セルＣＬ１およびセルＣＬ２と電気的に接続され、かつ、第１入力部と第２入力部と出力部とを有する比較器ＣＭＰ１と、セルＣＬ３およびセルＣＬ４と電気的に接続され、かつ、第１入力部と第２入力部と出力部とを有する比較器ＣＭＰ２とを備える。

そして、図５に示すように、セルＣＬ１は、選択トランジスタＳＴ１と電界効果トランジスタＱ１と電界効果トランジスタＱ２とから構成され、セルＣＬ２は、選択トランジスタＳＴ２と電界効果トランジスタＱ１と電界効果トランジスタＱ２とから構成される。同様に、セルＣＬ３は、選択トランジスタＳＴ３と電界効果トランジスタＱ１と電界効果トランジスタＱ２とから構成され、セルＣＬ４は、選択トランジスタＳＴ４と電界効果トランジスタＱ１と電界効果トランジスタＱ２とから構成される。

セルＣＬ１およびセルＣＬ２のそれぞれの一部を構成する電界効果トランジスタＱ１のソース領域およびドレイン領域は、比較器ＣＭＰ１の第１入力部（＋）と電気的に接続され、かつ、セルＣＬ１およびセルＣＬ２のそれぞれの一部を構成する電界効果トランジスタＱ２のソース領域およびドレイン領域は、比較器ＣＭＰ１の第２入力部（−）と電気的に接続されている。ここで、セルＣＬ１の読み出し動作時およびセルＣＬ２の読み出し動作時の両方で、比較器ＣＭＰ１は、共用される。

同様に、セルＣＬ３およびセルＣＬ４のそれぞれの一部を構成する電界効果トランジスタＱ１のソース領域およびドレイン領域は、比較器ＣＭＰ２の第１入力部（＋）と電気的に接続され、かつ、セルＣＬ３およびセルＣＬ４のそれぞれの一部を構成する電界効果トランジスタＱ２のソース領域およびドレイン領域は、比較器ＣＭＰ２の第２入力部（−）と電気的に接続されている。ここで、セルＣＬ３の読み出し動作時およびセルＣＬ４の読み出し動作時の両方で、比較器ＣＭＰ２は、共用される。

＜セルアレイの動作＞
本実施の形態１におけるセルアレイは、上記のように構成されており、以下に、セルアレイの動作について、図５〜図７を参照しながら説明する。図６は、例えば、図５に示すセルＣＬ１に書き込み動作を実施するタイミングチャートであり、図７は、例えば、図５に示すセルＣＬ１に読み出し動作を実施するタイミングチャートである。

図５および図６を使用して、セルＣＬ１に対する書き込み動作を説明する。まず、図５および図６に示すように、ワード線ＷＬ１に、しきい値電圧以上のワード電位ＶＷ１を印加する。これにより、セルＣＬ１の選択トランジスタＳＴ１およびセルＣＬ３の選択トランジスタＳＴ３がオンする。一方、ワード線ＷＬ２には、しきい値電圧未満の０Ｖを印加する。これにより、ワード線ＷＬ２と電気的に接続されているセルＣＬ２の選択トランジスタＳＴ２およびセルＣＬ４の選択トランジスタＳＴ４はオフしたままとなる。

この状態で、ビット線ＢＬ１に、ビット電位ＶＢ１（書き込み電圧）を印加する一方、ビット線ＢＬ２に、０Ｖを印加する。これにより、セルＣＬ１においては、オンしている選択トランジスタＳＴ１を介して、ビット線ＢＬ１から電界効果トランジスタＱ１のゲート電極と電界効果トランジスタＱ２のゲート電極に書き込み電圧が印加され、製造ばらつきによって、電界効果トランジスタＱ１のゲート絶縁膜および電界効果トランジスタＱ２のゲート絶縁膜のうちの絶縁耐圧の低いゲート絶縁膜に絶縁破壊が生じる。これにより、セルＣＬ１における書き込み動作が終了する。なお、書き込み動作では、比較器ＣＭＰ１は使用されないため、比較器ＣＭＰ１からの出力は、０Ｖのままである。

続いて、図５および図７を使用して、セルＣＬ１に対する読み出し動作を説明する。まず、図５および図７に示すように、ワード線ＷＬ１に、しきい値電圧以上のワード電位ＶＷ１を印加する。これにより、セルＣＬ１の選択トランジスタＳＴ１およびセルＣＬ３の選択トランジスタＳＴ３がオンする。一方、ワード線ＷＬ２には、しきい値電圧未満の０Ｖを印加する。これにより、ワード線ＷＬ２と電気的に接続されているセルＣＬ２の選択トランジスタＳＴ２およびセルＣＬ４の選択トランジスタＳＴ４はオフしたままとなる。

この状態で、ビット線ＢＬ１に、ビット電位ＶＢ２（読み出し電圧）を印加する一方、ビット線ＢＬ２に、０Ｖを印加する。これにより、セルＣＬ１においては、オンしている選択トランジスタＳＴ１を介して、ビット線ＢＬ１から電界効果トランジスタＱ１のゲート電極と電界効果トランジスタＱ２のゲート電極に読み出し電圧が印加される。

このとき、例えば、セルＣＬ１の電界効果トランジスタＱ１のゲート絶縁膜が絶縁破壊されているため、電界効果トランジスタＱ１のゲート電極→絶縁破壊されているゲート絶縁膜→ソース領域（ドレイン領域）→比較器ＣＭＰ１の第１入力部（＋）の経路で読み出し電流が流れる。一方、セルＣＬ１の電界効果トランジスタＱ２のゲート絶縁膜は、絶縁破壊されていないため、電界効果トランジスタＱ１のゲート電極から比較器ＣＭＰの第２入力部（−）に向かっては読み出し電流は流れない。この結果、例えば、比較器ＣＭＰ１からは、「１」が出力される。これに対し、例えば、セルＣＬ１の電界効果トランジスタＱ２のゲート絶縁膜が絶縁破壊されている場合には、上述した動作の類推から、比較器ＣＭＰ１から「０」が出力される。これにより、比較器ＣＭＰ１からの出力結果に基づいて、「ＰＵＦ」を生成することができる。実際には、図５に示すセルアレイ構成の場合、セルＣＬ１〜セルＣＬ４のそれぞれからの出力結果に基づいて、「ＰＵＦ」が生成される。

＜セルアレイに特有の特徴＞
次に、本実施の形態１におけるセルアレイに特有の特徴点について説明する。本実施の形態１における第４特徴点は、例えば、図５に示すように、それぞれ、選択トランジスタと電界効果トランジスタＱ１と電界効果トランジスタＱ２とからなるセルＣＬ１〜セルＣＬ４を備えるセルアレイを構成する点にある。これにより、半導体装置に固有の「ＰＵＦ」を生成しやすくなる。

例えば、セルアレイを構成するセルＣＬ１に着目すると、このセルＣＬ１によって、製造ばらつきに基づく「０／１」を生成することができる。つまり、セルＣＬ１によって、１ビットの情報を表現することができる。そして、セルＣＬ２〜セルＣＬ４のそれぞれにおいても、セルＣＬ１と同じ構成をしているため、セルＣＬ２〜セルＣＬ４のそれぞれにおいても、製造ばらつきに基づく１ビットの情報を表現することができる。したがって、セルＣＬ１〜セルＣＬ４を含むセルアレイでは、セルＣＬ１〜セルＣＬ４の組み合わせによって、４ビットの情報配列を表現することができる。つまり、例えば、個々の半導体装置において、セルＣＬ１だけを使用する場合、個々の半導体装置で生成される「ＰＵＦ」は、１ビットの情報から構成されることになる。ところが、この場合、複数の半導体装置で同一の「ＰＵＦ」が形成される可能性が高く、個々の半導体装置に固有の「ＰＵＦ」を生成することが困難となる。

この点に関し、本実施の形態１では、例えば、セルＣＬ１〜セルＣＬ４を含むセルアレイを使用して「ＰＵＦ」を生成している。この場合、セルＣＬ１〜セルＣＬ４のそれぞれで１ビットの情報を構成することから、セルアレイを構成するセルＣＬ１〜ＣＬ４を組み合わせることによって、４ビットの情報配列からなる「ＰＵＦ」を生成することができる。したがって、個々の半導体装置において、セルＣＬ１〜セルＣＬ４の組み合わせを使用する場合、個々の半導体装置で生成される「ＰＵＦ」は、４ビットの情報配列から構成されることになる。このことは、セルＣＬ１だけから生成される「ＰＵＦ」よりも、セルＣＬ１〜セルＣＬ４の組み合わせからなるセルアレイから生成される「ＰＵＦ」は、複数の半導体装置で異なる「ＰＵＦ」となる可能性が高く、個々の半導体装置に固有の「ＰＵＦ」を生成することが容易となるのである。ここでは、わかりやすく説明するため、セルＣＬ１〜セルＣＬ４からなるセルアレイを例に挙げて説明したが、セルアレイを構成するセルの個数を増加させることによって、限りなく、個々の半導体装置に固有の「ＰＵＦ」を生成することが容易となる。つまり、セルアレイを構成するセルの個数が増加するほど、「ＰＵＦ」を構成する情報配列のビット数が増加する結果、複数の半導体装置のそれぞれで生成される「ＰＵＦ」のユニーク性を高めることができるのである。このように、本実施の形態１における第４特徴点では、「ＰＵＦ」を生成するために、セルアレイを構成している結果、個々の半導体装置に固有の「ＰＵＦ」、言い換えれば、ユニーク性の高い「ＰＵＦ」を容易に実現することができるのである。

続いて、本実施の形態１における第５特徴点は、セルアレイを構成する複数のセルのそれぞれを、アンチヒューズを利用して構成している点である。例えば、「アンチヒューズ」とは、断線させることにより機能を発揮させる「ヒューズ」とは反対の構成要素で、導通させることにより機能を発揮させる構成要素である。例えば、「アンチヒューズ」は、半導体装置に形成されている故障回路を救済回路にリプレイスする際のスイッチとして使用される。本実施の形態１では、半導体装置に形成されているアンチヒューズのセルアレイを本実施の形態１における「ＰＵＦ」の生成に使用している。なぜなら、本実施の形態１における「ＰＵＦ」の生成は、製造ばらつきを有する複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、複数のゲート絶縁膜の抵抗差を増幅する構成により実現されているからである。すなわち、本実施の形態１における「ＰＵＦ」の生成では、ゲート絶縁膜の絶縁破壊を利用している。そして、絶縁破壊とは、絶縁膜に導通経路を形成することを意味することから、導通させることにより機能を発揮させる「アンチヒューズ」と「絶縁破壊」とは、関連性が高いからである。すなわち、本実施の形態１における「ＰＵＦ」の生成に利用される絶縁破壊は、一種の導通現象であることから、導通させることにより機能を発揮させる「アンチヒューズ」を利用して実現しやすいのである。このことから、本実施の形態１では、「ＰＵＦ」を生成するセルアレイを「アンチヒューズ」を使用して形成している。そして、「アンチヒューズ」は、半導体装置に既存の構成要素として存在していることから、既存の「アンチヒューズ」を「ＰＵＦ」を生成するセルアレイに応用することによって、「ＰＵＦ」の生成コストを削減できる。つまり、本実施の形態１における第５特徴点によれば、「ＰＵＦ」の生成コストの上昇を抑制しながら、ユニーク性と再現性に優れた「ＰＵＦ」を生成することができる。

次に、本実施の形態１における第６特徴点は、例えば、図５に示すように、セルＣＬ１とセルＣＬ２との両方で、比較器ＣＭＰ１を共用する点にある。同様に、本実施の形態１における第６特徴点は、例えば、図５に示すように、セルＣＬ３とセルＣＬ４との両方で、比較器ＣＭＰ２を共用する点にある。言い換えれば、本実施の形態１における第６特徴点は、ビット線を共通する複数のセルで比較器を共用する点にある。これにより、本実施の形態１における第６特徴点によれば、セルアレイを構成する複数のセル毎に比較器を設ける必要がなくなることになるため、半導体装置の小型化を図ることができる。

（実施の形態２）
＜半導体装置の構成＞
＜＜半導体装置の平面構成＞＞
続いて、本実施の形態２における半導体装置について説明する。図８は、本実施の形態２における半導体装置の平面構成を示す模式図である。図８に示すように、本実施の形態２における半導体装置は、ｙ方向に延在するゲート電極ＧＥ１と、このゲート電極ＧＥ１と並行してｙ方向に延在するゲート電極ＧＥ２とを有する。このとき、ゲート電極ＧＥ１とゲート電極ＧＥ２とは、互いに電気的に接続され、かつ、選択トランジスタＳＴと電気的に接続されている。そして、本実施の形態２における半導体装置は、平面視において、ゲート電極ＧＥ１の外側に形成された半導体領域ＮＲ１と、ゲート電極ＧＥ２の外側に形成された半導体領域ＮＲ２とを有している。さらに、本実施の形態２における半導体装置は、比較器ＣＭＰを有し、比較器ＣＭＰの第１入力部（＋）と半導体領域ＮＲ１とグランドとが電気的に接続されている。また、本実施の形態２における半導体装置は、比較器ＣＭＰの第２入力部（−）と半導体領域ＮＲ２とグランドとが電気的に接続されている。

＜＜半導体装置の断面構成＞＞
次に、図９は、本実施の形態２における半導体装置の断面構成を示す模式図である。図９に示すように、本実施の形態２における半導体装置は、半導体基板１Ｓを有し、この半導体基板１Ｓの表面に素子分離部ＳＴＩが形成されている。そして、本実施の形態２における半導体装置は、素子分離部ＳＴＩで区画された活性領域にウェルＰＷＬが形成されており、このウェルＰＷＬに内包されるように、互い離間して配置された半導体領域ＮＲ１と半導体領域ＮＲ２とを有している。さらに、本実施の形態２における半導体装置は、図９に示すように、半導体領域ＮＲ１と半導体領域ＮＲ２とにより挟まれた半導体基板１Ｓの表面上に、互いに離間しながら並んで配置されたゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを有している。ここで、ゲート絶縁膜ＧＯＸ１は、絶縁破壊されている一方、ゲート絶縁膜ＧＯＸ２は、絶縁破壊されていない。この結果、ゲート絶縁膜ＧＯＸ１の抵抗値は、ゲート絶縁膜ＧＯＸ２の抵抗値よりも小さくなっている。

続いて、ゲート絶縁膜ＧＯＸ１上には、ゲート電極ＧＥ１が形成されている一方、ゲート絶縁膜ＧＯＸ２上には、ゲート電極ＧＥ２が形成されている。ゲート電極ＧＥ１とゲート電極ＧＥ２は、互いに電気的に接続されている。そして、図９において、ゲート電極ＧＥ１の左側の側壁には、サイドウォールスペーサＳＷ１が形成され、かつ、ゲート電極ＧＥ１の右側の側壁には、サイドウォールスペーサＳＷ２が形成されている。同様に、図９において、ゲート電極ＧＥ２の左側の側壁には、サイドウォールスペーサＳＷ３が形成され、かつ、ゲート電極ＧＥ２の右側の側壁には、サイドウォールスペーサＳＷ４が形成されている。このとき、サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３とは、互いに接触するように形成されている。

次に、図９に示すように、本実施の形態２における半導体装置は、比較器ＣＭＰを有し、比較器ＣＭＰの第１入力部（＋）は、半導体領域ＮＲ１とグランドと電気的に接続されている。一方、比較器ＣＭＰの第２入力部（−）は、半導体領域ＮＲ２とグランドと電気的に接続されている。

以上のことをまとめると、本実施の形態２における半導体装置は、図９に示すように、半導体基板１Ｓと、半導体基板１Ｓ上に形成されたゲート絶縁膜ＧＯＸ１と、ゲート絶縁膜ＧＯＸ１上に形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１の左側の側壁に形成されたサイドウォールスペーサＳＷ１と、ゲート電極ＧＥ１の右側の側壁に形成されたサイドウォールスペーサＳＷ２とを有する。

また、本実施の形態２における半導体装置は、半導体基板１Ｓ上に形成され、かつ、ゲート絶縁膜ＧＯＸ１と離間して配置されたゲート絶縁膜ＧＯＸ２と、ゲート絶縁膜ＧＯＸ２上に形成されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の左側の側壁に形成されたサイドウォールスペーサＳＷ３と、ゲート電極ＧＥ２の右側の側壁に形成されたサイドウォールスペーサＳＷ４とを有する。

さらに、本実施の形態２における半導体装置は、半導体基板１Ｓ内に形成され、かつ、サイドウォールスペーサＳＷ１の外側に形成された半導体領域ＮＲ１と、半導体基板１Ｓ内に形成され、かつ、サイドウォールスペーサＳＷ４の外側に形成された半導体領域ＮＲ２とを有する。

ここで、図９に示すように、ゲート電極ＧＥ１とゲート電極ＧＥ２とは、互いに電気的に接続され、かつ、サイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３とは、互いに接続され、かつ、ゲート絶縁膜ＧＯＸ１は、絶縁破壊され、かつ、ゲート絶縁膜ＧＯＸ２の抵抗値は、ゲート絶縁膜ＧＯＸ１の抵抗値よりも大きくなっている。

＜実施の形態２における特徴＞
続いて、本実施の形態２における特徴点について説明する。本実施の形態２における特徴点は、例えば、図９に示すように、ゲート電極ＧＥ１の右側の側壁に形成されているサイドウォールスペーサＳＷ２と、ゲート電極ＧＥ２の左側の側壁に形成されているサイドウォールスペーサＳＷ３とが連結されている点にある。これにより、本実施の形態２によれば、互いに電気的に接続されているゲート電極ＧＥ１とゲート電極ＧＥ２との間の距離を小さくすることができるため、本実施の形態２における半導体装置の小型化を図ることができる。さらに、本実施の形態２における特徴点は、互いに連結されているサイドウォールスペーサＳＷ２とサイドウォールスペーサＳＷ３の直下領域に半導体領域が形成されていない。これにより、例えば、図９に示すように、読み出し電流の電流経路をゲート電極ＧＥ１→絶縁破壊されたゲート絶縁膜ＧＯＸ１→チャネル領域→半導体領域ＮＲ１→比較器ＣＭＰの第１入力部（＋）に限定することができる。

なお、本実施の形態２における半導体装置では、図９に示すように、サイドウォールスペーサＳＷ１の直下領域にエクステンション領域を設けていない。この場合であっても、半導体領域ＮＲ１のサイドウォールスペーサＳＷ１の直下領域への染み出しが生じるため、図９の矢印の方向に沿ってチャネル領域から半導体領域ＮＲ１へ読み出し電流を流すことができる。ただし、読み出し電流を増大する観点からは、サイドウォールスペーサＳＷ１の直下領域にエクステンション領域を設けることが望ましい。

＜半導体装置の製造方法＞
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。

まず、図１０において、例えば、シリコン単結晶からなる半導体基板を準備する（Ｓ１０１）。その後、半導体基板の表面に素子分離部を形成する（Ｓ１０２）。次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、素子分離部で区画された半導体基板の活性領域にウェルを形成する（Ｓ１０３）。続いて、半導体基板上に、例えば、酸化シリコン膜からなる第１ゲート絶縁膜および第２ゲート絶縁膜を形成する（Ｓ１０４）。その後、第１ゲート絶縁膜上に第１ゲート電極を形成し、かつ、第２ゲート絶縁膜上に第２ゲート電極を形成する（Ｓ１０５）。

次に、図１１に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸ１（第１ゲート絶縁膜）を介して形成されたゲート電極ＧＥ１（第１ゲート電極）と、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸ２（第２ゲート絶縁膜）を介して形成されたゲート電極ＧＥ２（第２ゲート電極）とを覆うように、絶縁膜ＩＦを形成する。このとき、絶縁膜ＩＦは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。

続いて、図１２に示すように、絶縁膜ＩＦに対して、異方性エッチングすることにより、ゲート電極ＧＥ１の左側の側壁にサイドウォールスペーサＳＷ１を形成し、かつ、ゲート電極ＧＥ１の右側の側壁にサイドウォールスペーサＳＷ２を形成する。同時に、ゲート電極ＧＥ２の左側の側壁にサイドウォールスペーサＳＷ３を形成し、かつ、ゲート電極ＧＥ２の右側の側壁にサイドウォールスペーサＳＷ４を形成する。このとき、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の隙間が狭いため、ゲート電極ＧＥ１の右側の側壁に形成されたサイドウォールスペーサＳＷ２と、ゲート電極ＧＥ２の左側の側壁に形成されたサイドウォールスペーサＳＷ３とは接続される。

その後、図１３において、イオン注入法を使用することにより、サイドウォールスペーサ（ＳＷ１）に整合した半導体領域（ＮＲ１）を形成するとともに、サイドウォールスペーサ（ＳＷ４）に整合した半導体領域（ＮＲ２）を形成する（Ｓ１０６）。そして、半導体領域（ＮＲ１、ＮＲ２）の表面およびゲート電極（ＧＥ１、ＧＥ２）の表面にシリサイド膜を形成する（Ｓ１０７）。次に、半導体基板を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜を形成した後（Ｓ１０８）、この層間絶縁膜を貫通するプラグを形成する（Ｓ１０９）。続いて、プラグを形成した層間絶縁膜上に配線を形成する（Ｓ１１０）。以上のようにして、本実施の形態２における半導体装置を製造することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態１では、２つの電界効果トランジスタ（Ｑ１、Ｑ２）からセルを構成する例について説明したが、前記実施の形態１における技術的思想は、これに限らず、例えば、３つ以上の電界効果トランジスタからセルを構成するようにしてもよい。

また、前記実施の形態１では、説明を簡単にするため、一方の電界効果トランジスタのゲート絶縁膜が絶縁破壊される一方、他方の電界効果トランジスタのゲート絶縁膜が絶縁破壊されていない構成を例に挙げて説明した。ただし、前記実施の形態１における技術的思想は、これに限らず、例えば、一方の電界効果トランジスタのゲート絶縁膜が強く絶縁破壊される一方、他方の電界効果トランジスタのゲート絶縁膜が弱く絶縁破壊されている構成にも幅広く適用することができる。なぜなら、強く絶縁破壊されているゲート絶縁膜の抵抗値は、弱く絶縁破壊されているゲート絶縁膜の抵抗値よりも小さく、これによって、強く絶縁破壊されているゲート絶縁膜を流れる読み出し電流と、弱く絶縁破壊されているゲート絶縁膜を流れる読み出し電流に差分が生じるからである。

前記実施の形態は、以下に示す形態を含む。

（付記１）
製造ばらつきを有する複数のゲート絶縁膜を備える、半導体装置であって、
前記複数のゲート絶縁膜のうちの一部のゲート絶縁膜に、前記製造ばらつきに起因する絶縁破壊を起こさせることによって、絶縁破壊を起こさない場合よりも、前記複数のゲート絶縁膜の抵抗差を大きくする増幅部と、
前記増幅部で増幅された前記複数のゲート絶縁膜の抵抗差に基づいて、前記半導体装置を特定するための固有情報を生成する固有情報生成部と、
を有する、半導体装置。

１Ｓ 半導体基板
ＢＬ１ ビット線
ＢＬ２ ビット線
ＣＬ１ セル
ＣＬ２ セル
ＣＬ３ セル
ＣＬ４ セル
ＣＭＰ 比較器
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
Ｑ１ 電界効果トランジスタ
Ｑ２ 電界効果トランジスタ
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＴＩ 素子分離部
ＳＷ１ サイドウォールスペーサ
ＳＷ２ サイドウォールスペーサ
ＳＷ３ サイドウォールスペーサ
ＳＷ４ サイドウォールスペーサ
ＷＬ１ ワード線
ＷＬ２ ワード線

Claims (15)

1. 第１電界効果トランジスタと、
   第２電界効果トランジスタと、
   を含む、半導体装置であって、
   前記第１電界効果トランジスタは、
   半導体基板に形成された第１ソース領域と、
   前記半導体基板に形成された第１ドレイン領域と、
   前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル領域と、
   前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
   を有し、
   前記第２電界効果トランジスタは、
   前記半導体基板に形成された第２ソース領域と、
   前記半導体基板に形成された第２ドレイン領域と、
   前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル領域と、
   前記第２チャネル領域上に形成された第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
   を有し、
   前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に接続され、
   前記第１ソース領域と前記第１ドレイン領域とは、互いに電気的に接続され、
   前記第２ソース領域と前記第２ドレイン領域とは、互いに電気的に接続され、
   前記第１ゲート絶縁膜は、絶縁破壊され、
   前記第２ゲート絶縁膜の抵抗値は、前記第１ゲート絶縁膜の抵抗値よりも大きい、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２ゲート絶縁膜は、絶縁破壊されていない、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１ソース領域および前記第１ドレイン領域は、グランドと電気的に接続され、
   前記第２ソース領域および前記第２ドレイン領域も、グランドと電気的に接続されている、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１ゲート絶縁膜の絶縁耐圧は、前記第２ゲート絶縁膜の絶縁耐圧よりも低く、
   互いに電気的に接続されている前記第１ゲート電極と前記第２ゲート電極とに書き込み電圧を印加することにより、前記第１ゲート絶縁膜は、絶縁破壊される、半導体装置。
5. 請求項３に記載の半導体装置において、
   前記半導体装置は、さらに、第１入力部と第２入力部と出力部とを有する比較器を含み、
   前記第１ソース領域および前記第１ドレイン領域は、前記比較器の前記第１入力部と電気的に接続され、
   前記第２ソース領域および前記第２ドレイン領域は、前記比較器の前記第２入力部と電気的に接続されている、半導体装置。
6. 請求項５に記載の半導体装置において、
   互いに電気的に接続されている前記第１ゲート電極と前記第２ゲート電極とに読み出し電圧を印加することにより、前記第１ゲート電極から、絶縁破壊されている前記第１ゲート絶縁膜を通って、前記第１ソース領域および前記第１ドレイン領域に電流が流れる結果、前記比較器の前記第１入力部に入力される第１電位は、前記比較器の前記第２入力部に入力される第２電位よりも大きくなる、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記半導体装置は、前記比較器の前記出力部から出力される出力結果に基づいて、前記半導体装置を特定するための固有情報を生成する、半導体装置。
8. 請求項１に記載の半導体装置において、
   前記半導体装置は、アンチヒューズセルを有し、
   前記アンチヒューズセルは、
   前記第１電界効果トランジスタと、
   前記第２電界効果トランジスタと、
   を含む、半導体装置。
9. 請求項１に記載の半導体装置において、
   前記第１電界効果トランジスタは、ディプレッショントランジスタであり、
   前記第２電界効果トランジスタも、ディプレッショントランジスタである、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、前記半導体基板に形成された素子分離部で分離されている、半導体装置。
11. 請求項１に記載の半導体装置において、
    前記半導体装置は、
    第１方向に延在する第１ワード線と、
    前記第１方向と交差する第２方向に前記第１ワード線と離間して配置され、かつ、前記第１方向に延在する第２ワード線と、
    前記第２方向に延在する第１ビット線と、
    前記第１方向に前記第１ビット線と離間して配置され、かつ、前記第２方向に延在する第２ビット線と、
    前記第１ワード線と前記第１ビット線との交差領域に配置された第１セルと、
    前記第２ワード線と前記第１ビット線との交差領域に配置された第２セルと、
    前記第１セルおよび前記第２セルと電気的に接続され、かつ、第１入力部と第２入力部と出力部とを有する比較器と、
    を備え、
    前記第１セルおよび前記第２セルのそれぞれは、
    前記第１電界効果トランジスタと、
    前記第２電界効果トランジスタと、
    を含み、
    前記第１電界効果トランジスタの前記第１ソース領域および前記第１ドレイン領域は、前記比較器の前記第１入力部と電気的に接続され、
    前記第２電界効果トランジスタの前記第２ソース領域および前記第２ドレイン領域は、前記比較器の前記第２入力部と電気的に接続され、
    前記第１セルの読み出し動作時および前記第２セルの読み出し動作時の両方で、前記比較器を共用する、半導体装置。
12. 半導体基板と、
    前記半導体基板上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記第１ゲート電極の第１側壁に形成された第１サイドウォールスペーサと、
    前記第１ゲート電極の第２側壁に形成された第２サイドウォールスペーサと、
    前記半導体基板上に形成され、かつ、前記第１ゲート絶縁膜と離間して配置された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第２ゲート電極の第３側壁に形成された第３サイドウォールスペーサと、
    前記第２ゲート電極の第４側壁に形成された第４サイドウォールスペーサと、
    前記半導体基板内に形成され、かつ、前記第１サイドウォールスペーサの外側に形成された第１半導体領域と、
    前記半導体基板内に形成され、かつ、前記第４サイドウォールスペーサの外側に形成された第２半導体領域と、
    を備える、半導体装置であって、
    前記第１ゲート電極と前記第２ゲート電極とは、互いに電気的に接続され、
    前記第２サイドウォールスペーサと前記第３サイドウォールスペーサとは、接続され、
    前記第１ゲート絶縁膜は、絶縁破壊され、
    前記第２ゲート絶縁膜の抵抗値は、前記第１ゲート絶縁膜の抵抗値よりも大きい、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第２ゲート絶縁膜は、絶縁破壊されていない、半導体装置。
14. 請求項１２に記載の半導体装置において、
    前記第１半導体領域は、グランドと電気的に接続され、
    前記第２半導体領域も、グランドと電気的に接続され、
    前記半導体装置は、さらに、第１入力部と第２入力部と出力部とを有する比較器を含み、
    前記第１半導体領域は、前記比較器の前記第１入力部と電気的に接続され、
    前記第２半導体領域は、前記比較器の前記第２入力部と電気的に接続されている、半導体装置。
15. 請求項１４に記載の半導体装置において、
    互いに電気的に接続されている前記第１ゲート電極と前記第２ゲート電極とに読み出し電圧を印加することにより、前記第１ゲート電極から、絶縁破壊されている前記第１ゲート絶縁膜を通って、前記第１半導体領域に電流が流れる結果、前記比較器の前記第１入力部に入力される第１電位は、前記比較器の前記第２入力部に入力される第２電位よりも大きくなり、
    前記半導体装置は、前記比較器の前記出力部から出力される出力結果に基づいて、前記半導体装置を特定するための固有情報を生成する、半導体装置。

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