JP6855668B2 - 不揮発性メモリを伴うランダム符号発生器 - Google Patents

不揮発性メモリを伴うランダム符号発生器 Download PDF

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Description

本発明は、ランダム符号発生器に関し、より詳細には、不揮発性メモリを伴うランダム符号発生器に関する。
物理的複製不能機能（ｐｈｙｓｉｃａｌｌｙ ｕｎｃｌｏｎａｂｌｅ ｆｕｎｃｔｉｏｎ：ＰＵＦ）技術は、半導体チップのデータに複製不能な符号を付与することでそのデータを保護する新規な方法である。つまり、ＰＵＦ技術を使用することで、半導体チップのデータが盗まれること、または複製されることを阻止することが可能である。ＰＵＦ技術では、半導体チップが、ランダム符号を提供することが可能である。このランダム符号は、保護機能を実現するために、半導体チップの特有の識別符号（ＩＤ符号）として使用される。
一般には、ＰＵＦ技術では、半導体チップの作製のバリエーションに応じて、半導体チップの特有のランダム符号が取得される。この作製のバリエーションには、半導体プロセスのバリエーションが含まれる。つまり、ＰＵＦ半導体チップが精密な作製プロセスで作られても、ランダム符号を複製することはできない。この結果、ＰＵＦ半導体チップは、セキュリティ要件の高い用途で適宜使用される。
さらに、米国特許第９，６１３，７１４号は、ＰＵＦ技術のためのワンタイムプログラミングメモリセルおよびメモリアレイ、ならびに、関連するランダム符号発生方法を開示した。この文献では、ワンタイムプログラマブルメモリセルおよびメモリアレイが、半導体プロセスのバリエーションに応じて作製される。プログラムサイクルの後、特有のランダム符号が生成される。
本発明の一実施形態では、ランダム符号発生器が提供される。ランダム符号発生器は、ディフェレンシャルセルアレイ、電源回路、第１の選択回路および電流判定回路を含む。ディフェレンシャルセルアレイは、複数のディフェレンシャルセルを含む。複数のディフェレンシャルセルのうちの第１のディフェレンシャルセルは、第１の選択トランジスタ、第１の記憶素子および第２の記憶素子を含む。第１の選択トランジスタの第１のソース／ドレイン端子は、第１のソース線に接続される。第１の選択トランジスタのゲート端子は、第１のワード線に接続される。第１の記憶素子は、第１の選択トランジスタの第２のソース／ドレイン端子と、第１の制御線対の第１の副制御線との間に接続される。第２の記憶素子は、第１の選択トランジスタの第２のソース／ドレイン端子と、第１の制御線対の第２の副制御線との間に接続される。電源回路は、登録信号およびフィードバック信号を受信する。第１の選択回路は、第１の選択信号を受信する。第１の選択回路は、電源回路の出力端子と、第１のディフェレンシャルセルとに接続される。電流判定回路は、電源回路の出力端子からのセル電流を検出するために使用される。登録信号がアクティブ化され、第１のディフェレンシャルセルについて登録が実行されるとき、電源回路が、登録電圧を提供し、この登録電圧が、第１の選択回路を通して、第１のディフェレンシャルセルの第１の記憶素子および第２の記憶素子に送信される。この結果、セル電流が生成される。セル電流の大きさが、指定の電流値よりも高い場合、電流判定回路が、フィードバック信号をアクティブ化し、これにより、電源回路が、登録電圧の提供を停止する。
本発明の多くの目的、特徴および長所が、本発明の実施形態についての以下の詳細な説明を、添付の図面と併せ読めば容易に明らかになるであろう。ただし、本明細書で採用する図面は、説明目的のものであり、限定を行うものとみなされるべきではない。
以下の詳細な説明および添付の図面を検討した後、上記の本発明の目的および長所は、当業者にとってより容易に明らかなものになるであろう。
本発明の第１の実施形態によるランダム符号発生器を示す回路模式図である。
登録サイクル中の本発明の第１の実施形態によるランダム符号発生器の動作を示す回路模式図である。
図２Ａに示すランダム符号発生器の関連する信号を示す回路模式図である。
読取りサイクル中の本発明の第１の実施形態によるランダム符号発生器の動作を示す回路模式図である。
本発明の第２の実施形態によるランダム符号発生器を示す回路模式図である。
登録サイクル中の本発明の第２の実施形態によるランダム符号発生器の動作を示す回路模式図である。
図４Ａに示すランダム符号発生器の関連する信号を示す回路模式図である。
読取りサイクル中の本発明の第２の実施形態によるランダム符号発生器の動作を示す回路模式図である。
本発明の一実施形態によるランダム符号発生器の例示的な登録回路を示す回路模式図である。
図１は、本発明の第１の実施形態によるランダム符号発生器を示す回路模式図である。図１に示すように、ランダム符号発生器は、ディフェレンシャルセルアレイ、登録回路１３０および読取り回路１５０を備える。
ディフェレンシャルセルアレイは、複数のディフェレンシャルセルを含む。簡単のために、２つのディフェレンシャルセル１１０および１２０のみ図示している。
ディフェレンシャルセル１１０は、選択トランジスタＭｓ１ならびに２つの記憶素子１１２および１１４を含む。選択トランジスタＭｓ１のゲート端子は、ワード線ＷＬ１に接続される。選択トランジスタＭｓ１の第１のソース／ドレイン端子は、ソース線ＳＬ１に接続される。記憶素子１１２の第１の端子は、選択トランジスタＭｓ１の第２のソース／ドレイン端子に接続される。記憶素子１１２の第２の端子は、第１の制御線対の副制御線Ｌａ１に接続される。記憶素子１１４の第１の端子は、選択トランジスタＭｓ１の第２のソース／ドレイン端子に接続される。記憶素子１１４の第２の端子は、第１の制御線対の副制御線Ｌａ２に接続される。
ディフェレンシャルセル１２０は、選択トランジスタＭｓ２ならびに２つの記憶素子１２２および１２４を含む。選択トランジスタＭｓ２のゲート端子は、ワード線ＷＬ１に接続される。選択トランジスタＭｓ２の第１のソース／ドレイン端子は、ソース線ＳＬ２に接続される。記憶素子１２２の第１の端子は、選択トランジスタＭｓ２の第２のソース／ドレイン端子に接続される。記憶素子１２２の第２の端子は、第２の制御線対の副制御線Ｌａ３に接続される。記憶素子１２４の第１の端子は、選択トランジスタＭｓ２の第２のソース／ドレイン端子に接続される。記憶素子１２４の第２の端子は、第２の制御線対の副制御線Ｌａ４に接続される。
登録回路１３０は、選択回路１３２、電源回路１３９および電流判定回路１３８を含む。
電流判定回路１３８は、電流検出器１３４および比較器１３５を含む。電流検出器１３４は、選択されたセルのセル電流を検出し、対応する検出電圧Ｖｓを生成するために使用される。比較器１３５は、検出電圧Ｖｓおよび基準電圧Ｖｒｅｆを受信し、フィードバック信号Ｓｆｂを生成する。
通常、電流検出器１３４からの検出電圧Ｖｓは、セル電流に比例する。すなわち、セル電流が増加すると、検出電圧Ｖｓも増加する。対して、セル電流が減少すると、検出電圧Ｖｓも減少する。検出電圧Ｖｓが基準電圧Ｖｒｅｆよりも高い場合、比較器１３５は、フィードバック信号Ｓｆｂをアクティブ化する。
選択回路１３２は、電源回路１３９と、ディフェレンシャルセルアレイの制御線対全ての副制御線Ｌａ１、Ｌａ２、Ｌａ３およびＬａ４とに接続される。選択回路１３２は、選択された制御線対を選択信号Ｓｓ１に応じて確定する。さらに、電源回路１３９からの登録電圧Ｖｐが、選択回路１３２を通して、選択された制御線対に送信される。
電源回路１３９は、登録信号Ｅｎｒｏｌｌおよびフィードバック信号Ｓｆｂを受信する。登録サイクル中に、電源回路１３９からの登録電圧Ｖｐが、選択回路１３２および選択された制御線対を通して、選択されたディフェレンシャルセルに送信される。フィードバック信号Ｓｆｂがアクティブ化されるとき、電源回路１３９は、選択されたディフェレンシャルセルへの登録電圧Ｖｐの提供を停止する。
読取り回路１５０は、選択回路１５２および電流比較器１５４を含む。読取りサイクル中に、選択回路１５２は、選択信号Ｓｓ２に応じて、選択された制御線対を電流比較器１５４に接続する。選択されたディフェレンシャルセルからの２つの読取り電流に応じて、電流比較器１５４は、出力データＤｏを生成する。出力データＤｏは、１ビットのランダム符号として使用される。一実施形態では、選択回路１３２および１５２は、マルチプレクサである。
一実施形態では、ディフェレンシャルセル１１０の記憶素子１１２および１１４ならびにディフェレンシャルセル１２０の記憶素子１２２および１２４は、抵抗記憶素子またはフローティングゲートトランジスタである。抵抗記憶素子の例には、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）または抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）が含まれるが、これに限定されない。
通常、抵抗記憶素子により高電圧が受信される前では、抵抗記憶素子は、高抵抗状態である。抵抗記憶素子が高電圧を受信した後、抵抗記憶素子は、低抵抗状態に変化する。以後、抵抗記憶素子Ｒ１１２およびＲ１１４を記憶素子の例として、ランダム符号発生器の動作原理を説明する。
図２Ａは、登録サイクル中の本発明の第１の実施形態によるランダム符号発生器の動作を示す回路模式図である。図２Ｂは、図２Ａに示すランダム符号発生器の関連する信号を示す回路模式図である。
ランダム符号発生器が、ディフェレンシャルセル１１０に対する登録を実行しようとする場合、選択回路１３２は、選択信号Ｓｓ１に応じて、選択された制御線対（Ｌａ１、Ｌａ２）を確定する。この結果、電源回路１３９が、選択回路１３２を通じて、選択された制御線対（Ｌａ１、Ｌａ２）に接続される。ワード線ＷＬ１がアクティブ化されるとき、選択トランジスタＭｓ１がオンになる。この結果、ディフェレンシャルセル１１０が、選択されたセルになる。また、選択されたセルは、登録回路１３０により登録される。
図２Ｂを参照されたい。時点ｔａと、時点ｔｄとの間の期間が、登録サイクルＴｅｎｒｏｌｌである。例えば、登録サイクルＴｅｎｒｏｌｌは、１マイクロ秒である。登録サイクルＴｅｎｒｏｌｌ中では、登録信号Ｅｎｒｏｌｌは、ハイレベル状態である。
時点ｔａで、登録信号Ｅｎｒｏｌｌがアクティブ化される。また、登録サイクルが開始される。電源回路１３９からの登録電圧Ｖｐが、選択回路１３２を通して、選択された制御線対（Ｌａ１、Ｌａ２）に送信される。選択トランジスタＭｓ１がオンにされ、ソース線ＳＬ１が接地端子に接続されているので、抵抗記憶素子Ｒ１１２およびＲ１１４は、登録電圧Ｖｐを同時に受信する。抵抗記憶素子Ｒ１１２およびＲ１１４がともに高抵抗状態であるので、抵抗記憶素子Ｒ１１２およびＲ１１４により生成される２つの電流Ｉ１１２およびＩ１１４は非常に低い。さらに、ディフェレンシャルセル１１０により生成されるセル電流Ｉｃｅｌｌは、２つの電流Ｉ１１２およびＩ１１４の合計と等しい。すなわち、Ｉｃｅｌｌ＝Ｉ１１２＋Ｉ１１４である。
半導体プロセスのバリエーションに起因して、２つの抵抗記憶素子Ｒ１１２とＲ１１４との間には、小さな差が存在する。この結果、抵抗記憶素子Ｒ１１２の記憶状態が変化する時点と、抵抗記憶素子Ｒ１１４の記憶状態が変化する時点とは異なる。
例えば、時点ｔｂで、抵抗記憶素子Ｒ１１２の記憶状態が変化し始める。この結果、抵抗記憶素子Ｒ１１２の抵抗が減少し始め、電流Ｉ１１２が徐々に増加する。この瞬間では、抵抗記憶素子Ｒ１１４の記憶状態は変化しないので、抵抗記憶素子Ｒ１１４の抵抗は非常に高く、電流Ｉ１１４は非常に低い。また、セル電流Ｉｃｅｌｌは徐々に増加する。
上記のように、電流検出器１３４からの検出電圧Ｖｓは、セル電流Ｉｃｅｌｌに比例する。時点ｔｃで、抵抗記憶素子Ｒ１１２の記憶状態が、低抵抗状態に変化する。セル電流Ｉｃｅｌｌに応じて、電流検出器１３４は、対応する検出電圧Ｖｓを生成する。検出電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いので、比較器１３５は、フィードバック信号Ｓｆｂをアクティブ化する。この結果、電源回路１３９は、登録電圧Ｖｐの提供を停止する。
電源回路１３９が登録電圧Ｖｐの提供を停止すると、ディフェレンシャルセル１１０によりセル電流Ｉｃｅｌｌが生成されなくなる。また、ディフェレンシャルセル１１０の登録が完了する。
半導体プロセスのバリエーションに起因して、選択されたディフェレンシャルセルの２つの抵抗記憶素子Ｒ１１２およびＲ１１４のうちのどちらの記憶状態が、ランダム符号発生器の登録中に変化するのかを予測することはできない。この結果、本発明のランダム符号発生器は、ＰＵＦ技術による複製不能な符号を生成する。
図２Ｃは、読取りサイクル中の本発明の第１の実施形態によるランダム符号発生器の動作を示す回路模式図である。ランダム符号発生器がディフェレンシャルセル１１０に対する読取り動作を実行する場合、制御線対（Ｌａ１、Ｌａ２）が、選択信号Ｓｓ２に応じて、選択された制御線対として確定される。さらに、選択された制御線対の副制御線Ｌａ１およびＬａ２が、選択回路１５２により、電流比較器１５４の２つの入力端子に接続される。ワード線ＷＬ１がアクティブ化されるとき、選択トランジスタＭｓ１がオンになる。この結果、ディフェレンシャルセル１１０が、選択されたセルになる。また、選択されたセルは、読取り回路１５０により読み取られる。
図２Ｃを再度参照されたい。読取りサイクル中、ソース線ＳＬ１は、読取り電圧Ｖｒｅａｄ（例えば、０．５Ｖ）を受信する。この結果、抵抗記憶素子Ｒ１１２およびＲ１１４が、それぞれ読取り電流Ｉｒ１１２およびＩｒ１１４を生成する。登録の後、抵抗記憶素子Ｒ１１２は低抵抗状態であり、抵抗記憶素子Ｒ１１４は高抵抗状態である。この結果、読取り電流Ｉｒ１１２は、読取り電流Ｉｒ１１４よりも高くなる。選択された制御線対の副制御線Ｌａ１およびＬａ２からの読取り電流Ｉｒ１１２およびＩｒ１１４に応じて、電流比較器１５４は出力データＤｏを生成する。例えば、出力データＤｏは、論理値「１」を有する。出力データＤｏの論理値「１」は、１ビットのランダム符号として使用することが可能である。
他方、登録の後、抵抗記憶素子Ｒ１１２が高抵抗状態であり、抵抗記憶素子Ｒ１１４が低抵抗状態である場合、電流比較器１５４は、読取りサイクル中、論理値「０」を有する出力データＤｏを生成する。出力データＤｏの論理値「０」は、１ビットのランダム符号として使用することが可能である。
上記の方法を使用することで、ランダム符号発生器は、ディフェレンシャルセルアレイの複数のディフェレンシャルセルの登録を実行することができる。複数のディフェレンシャルセルについて読取り動作を実行した後、複数ビットのランダム符号が取得される。例えば、ランダム符号発生器は、８個のディフェレンシャルセルに対する登録を実行する。これら８個のディフェレンシャルセルについて読取り動作を実行した後、１バイトのランダム符号が取得される。
図３は、本発明の第２の実施形態によるランダム符号発生器を示す回路模式図である。第１の実施形態と比較すると、登録回路３３０の選択回路３３２に接続される構成部品が区別される。簡潔にするために、選択回路３３２についての接続関係のみ以下では記載する。
登録回路３３０の選択回路３３２は、電源回路１３９ならびにディフェレンシャルセルアレイの全てのソース線ＳＬ１およびＳＬ２に接続される。選択回路３３２は、選択されたソース線を選択信号Ｓｓ１に応じて確定する。さらに、電源回路１３９からの登録電圧Ｖｐが、選択回路３３２を通して、選択されたソース線対に送信される。
一実施形態では、ディフェレンシャルセル１１０の記憶素子１１２および１１４ならびにディフェレンシャルセル１２０の記憶素子１２２および１２４は、抵抗記憶素子またはフローティングゲートトランジスタである。抵抗記憶素子の例には、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）または抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）が含まれるが、これに限定されない。
一般には、フローティングゲートトランジスタが作られた後、フローティングゲートトランジスタのフローティングゲートにはホットキャリア（例えば、電子）は蓄積されていない。この結果、フローティングゲートトランジスタはオフになり、フローティングゲートトランジスタは高抵抗状態になる。ホットキャリア（例えば、電子）がフローティングゲートトランジスタのフローティングゲートに注入された後、フローティングゲートトランジスタは、オンになり、フローティングゲートトランジスタは低抵抗状態になる。以後、Ｐ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４を記憶素子の例として、ランダム符号発生器の動作原理を説明する。
図４Ａは、登録サイクル中の本発明の第２の実施形態によるランダム符号発生器の動作を示す回路模式図である。図４Ｂは、図４Ａに示すランダム符号発生器の関連する信号を示す回路模式図である。
ランダム符号発生器が、ディフェレンシャルセル１２０に対する登録を実行しようとする場合、選択回路３３２は、選択信号Ｓｓ１に応じて、ソース線ＳＬ２を選択されたソース線として確定する。この結果、電源回路１３９が、選択回路３３２を通じて、選択されたソース線ＳＬ２に接続される。ワード線ＷＬ１がアクティブ化されるとき、選択トランジスタＭｓ２がオンになる。この結果、ディフェレンシャルセル１２０が、選択されたセルになる。また、選択されたセルは、登録回路３３０により登録される。
図４Ｂを参照されたい。時点ｔ１と、時点ｔ４との間の期間が、登録サイクルＴｅｎｒｏｌｌである。例えば、登録サイクルＴｅｎｒｏｌｌは、１１０マイクロ秒である。登録サイクルＴｅｎｒｏｌｌ中には、登録信号Ｅｎｒｏｌｌは、ハイレベル状態である。
時点ｔ１で、登録信号Ｅｎｒｏｌｌがアクティブ化される。また、登録サイクルが開始される。電源回路１３９からの登録電圧Ｖｐが、選択回路３３２を通して、選択されたソース線ＳＬ２に送信される。選択トランジスタＭｓ２がオンにされ、制御線対（Ｌａ３、Ｌａ４）が接地端子に接続されているので、Ｐ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４は、登録電圧Ｖｐを同時に受信する。Ｐ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４がともに高抵抗状態であるので、Ｐ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４により生成される２つの電流Ｉ１２２およびＩ１２４は非常に低い。さらに、ディフェレンシャルセル１２０により生成されるセル電流Ｉｃｅｌｌは、２つの電流Ｉ１２２およびＩ１２４の合計と等しい。すなわち、Ｉｃｅｌｌ＝Ｉ１２２＋Ｉ１２４である。
半導体プロセスのバリエーションに起因して、２つのＰ型フローティングゲートトランジスタＭｐ１２２とＭｐ１２４との間には、小さな差が存在する。この結果、Ｐ型フローティングゲートトランジスタＭｐ１２２の記憶状態が変化する時点と、Ｐ型フローティングゲートトランジスタＭｐ１２４の記憶状態が変化する時点とは異なる。
例えば、時点ｔ２で、Ｐ型フローティングゲートトランジスタＭｐ１２４の記憶状態が変化し始める。また、Ｐ型フローティングゲートトランジスタＭｐ１２４のチャネル領域を通して、Ｐ型フローティングゲートトランジスタＭｐ１２４のフローティングゲートに電子が注入される。この結果、Ｐ型フローティングゲートトランジスタＭｐ１２４の抵抗が減少し始め、電流Ｉ１２４が徐々に増加する。この瞬間では、Ｐ型フローティングゲートトランジスタＭｐ１２２のフローティングゲートには電子が注入されていないので、Ｐ型フローティングゲートトランジスタＭｐ１２２の抵抗は非常に高く、電流Ｉ１２２は非常に低い。また、セル電流Ｉｃｅｌｌは徐々に増加する。
時点ｔ３で、Ｐ型フローティングゲートトランジスタＭｐ１２４のフローティングゲートに、より多くの電子が注入され、Ｐ型フローティングゲートトランジスタＭｐ１２４がオンにされ、Ｐ型フローティングゲートトランジスタＭｐ１２４の記憶状態が低抵抗状態に変化する。セル電流Ｉｃｅｌｌに応じて、電流検出器１３４は、対応する検出電圧Ｖｓを生成する。検出電圧Ｖｓが基準電圧Ｖｒｅｆよりも高いので、比較器１３５は、フィードバック信号Ｓｆｂをアクティブ化する。この結果、電源回路１３９は、登録電圧Ｖｐの提供を停止する。
電源回路１３９が登録電圧Ｖｐの提供を停止すると、ディフェレンシャルセル１１０によりセル電流Ｉｃｅｌｌが生成されなくなる。また、ディフェレンシャルセル１２０の登録が完了する。
半導体プロセスのバリエーションに起因して、選択されたディフェレンシャルセルの２つのＰ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４のうちのどちらの記憶状態が、ランダム符号発生器の登録中に変化するのかを知ることはできない。この結果、本発明のランダム符号発生器は、ＰＵＦ技術によるランダム符号を生成する。
図４Ｃは、読取りサイクル中の本発明の第２の実施形態によるランダム符号発生器の動作を示す回路模式図である。ランダム符号発生器がディフェレンシャルセル１２０に対する読取り動作を実行する場合、制御線対（Ｌａ３、Ｌａ４）が、選択信号Ｓｓ２に応じて、選択された制御線対として確定される。さらに、選択された制御線対の副制御線Ｌａ３およびＬａ４が、選択回路１５２により、電流比較器１５４の２つの入力端子に接続される。ワード線ＷＬ１がアクティブ化されるとき、選択トランジスタＭｓ２がオンになる。この結果、ディフェレンシャルセル１２０が、選択されたセルになる。また、選択されたセルは、読取り回路１５０により読み取られる。
図４Ｃを再度参照されたい。読取りサイクル中、ソース線ＳＬ２は、読取り電圧Ｖｒｅａｄ（例えば、１．０Ｖ）を受信する。この結果、Ｐ型フローティングゲートトランジスタＭｐ１２２およびＭｐ１２４が、それぞれ読取り電流Ｉｒ１２２およびＩｒ１２４を生成する。登録の後、Ｐ型フローティングゲートトランジスタＭｐ１２４は低抵抗状態であり、Ｐ型フローティングゲートトランジスタＭｐ１２２は高抵抗状態である。この結果、読取り電流Ｉｒ１２４は、読取り電流Ｉｒ１２２よりも高くなる。選択された制御線対の副制御線Ｌａ３およびＬａ４からの読取り電流Ｉｒ１２２およびＩｒ１２４に応じて、電流比較器１５４は出力データＤｏを生成する。例えば、出力データＤｏは、論理値「０」を有する。出力データＤｏの論理値「０」は、１ビットのランダム符号として使用することが可能である。
他方、登録の後、Ｐ型フローティングゲートトランジスタＭｐ１２４が高抵抗状態であり、Ｐ型フローティングゲートトランジスタＭｐ１２２が低抵抗状態である場合、電流比較器１５４は、読取りサイクル中、論理値「１」を有する出力データＤｏを生成する。出力データＤｏの論理値「１」は、１ビットのランダム符号として使用することが可能である。
図５は、本発明の一実施形態によるランダム符号発生器の例示的な登録回路を示す回路模式図である。登録回路５００は、選択回路５２０、電源回路５１０および電流判定回路５３０を含む。
電源回路５１０は、電力源５１２、オペアンプ（ＯＰ）５１４、および２つのトランジスタＭ１、Ｍ２を含む。電力源５１２は、オペアンプ５１４の正入力端子に接続される電圧出力端子を含む。さらに、電力源５１２のイネーブル端子ＥＮは、登録信号Ｅｎｒｏｌｌを受信し、電力源５１２のフィードバック端子は、フィードバック信号Ｓｆｂを受信する。登録信号Ｅｎｒｏｌｌがハイレベル状態の場合、電力源５１２がイネーブルされて、オペアンプ５１４の正入力端子への登録電圧Ｖｐを生成する。さらに、フィードバック信号Ｓｆｂがアクティブ化されるとき、電力源５１２は、登録電圧Ｖｐの提供を停止する。例えば、フィードバック信号Ｓｆｂがアクティブ化されるとき、電力源５１２の電圧出力端子が、オペアンプ５１４の正入力端子に接地電圧（０Ｖ）を提供する。
トランジスタＭ１のソース端子は、電源電圧Ｖｄを受信する。トランジスタＭ１のゲート端子およびドレイン端子は、互いに接続される。トランジスタＭ２のドレイン端子は、トランジスタＭ１のドレイン端子に接続される。トランジスタＭ２のゲート端子は、オペアンプ５１４の出力端子に接続される。トランジスタＭ２のソース端子は、オペアンプ５１４の負入力端子に接続される。トランジスタＭ２のソース端子は、電源回路５１０の出力端子として使用され、選択回路５２０に接続される。
電流判定回路５３０は、トランジスタＭ３、比較器５３２および抵抗器Ｒを含む。トランジスタＭ３のゲート端子は、電源回路５１０のトランジスタＭ１のゲート端子に接続される。トランジスタＭ３のソース端子は、電源電圧Ｖｄを受信する。トランジスタＭ３のドレイン端子は、ノード「ａ」に接続される。抵抗器Ｒのゲート端子は、ノード「ａ」と接地端子との間で接続される。比較器５３２の正入力端子は、ノード「ａ」に接続される。比較器５３２の負入力端子は、基準電圧Ｖｒｅｆを受信する。比較器５３２の出力端子は、フィードバック信号Ｓｆｂを生成する。
例えば、選択回路５２０はマルチプレクサである。選択回路５２０が第１の実施形態のランダム符号発生器に適用される場合、電源回路５１０からの登録電圧Ｖｐが、選択信号Ｓｓ１に応じて、選択された制御線対に選択回路５２０を通して送信される。選択回路５２０が第２の実施形態のランダム符号発生器に適用される場合、電源回路５１０からの登録電圧Ｖｐが、選択信号Ｓｓ１に応じて、選択されたソース線に選択回路５２０を通して送信される。
登録サイクル中には、登録信号Ｅｎｒｏｌｌは、ハイレベル状態である。この結果、登録電圧Ｖｐが電力源５１２から出力される。さらに、フィードバック信号Ｓｆｂはローレベル状態であり、これは、フィードバック信号Ｓｆｂがアクティブ化されていないことを意味する。この結果、オペアンプ５１４の正入力端子が、登録電圧Ｖｐを受信することとなり、登録電圧Ｖｐが、電源回路５１０の出力端子から出力される。選択回路５２０が選択されたセルに接続されるとき、電源回路５１０の出力端子が、セル電流Ｉｃｅｌｌを生成する。
さらに、トランジスタＭ１およびＭ３が、電流ミラーを形成するように互いに接続される。この結果、トランジスタＭ３は、ミラー電流Ｉｃｅｌｌ'を生成する。ミラー電流Ｉｃｅｌｌ'は抵抗器Ｒを流れる。セル電流Ｉｃｅｌｌが増加するにつれて、ミラー電流Ｉｃｅｌｌ'も増加する。この結果、ノード「ａ」での検出電圧Ｖｓが増加する。ノード「ａ」での検出電圧Ｖｓが基準電圧Ｖｒｅｆに達すると、比較器５３２は、フィードバック信号Ｓｆｂをアクティブ化する。また、電源回路５１０は、選択されたディフェレンシャルセルへの登録電圧Ｖｐの提供を停止し、登録が完了する。
上記の説明から、本発明は、ランダム符号発生器を提供する。登録の最中に、ディフェレンシャルセルの２つの記憶素子間の小さな差に応じて、予測不能な記憶状態が生じる。この結果、読取りサイクル中に、ディフェレンシャルセルの記憶状態が、検証され、１ビットのランダム符号として使用される。
現在のところ最も実用的で、好まれる実施形態であると考えられるものについて、本発明を説明してきたが、開示した実施形態に本発明が限定される必要はないことが理解されるはずである。反対に、添付の特許請求の範囲の趣旨および範囲に含まれる様々な修正形態および類似構成を包含することが意図される。この特許請求の範囲は、こうした修正形態および類似構造の全てを含むように、最も広い解釈と一致するべきものである。

Claims (10)

  1. 複数のディフェレンシャルセルを含むディフェレンシャルセルアレイであって、前記複数のディフェレンシャルセルのうちの第１のディフェレンシャルセルが、第１の選択トランジスタと、第１の記憶素子と、第２の記憶素子とを含み、前記第１の選択トランジスタの第１のソース／ドレイン端子が、第１のソース線に接続され、前記第１の選択トランジスタのゲート端子が、第１のワード線に接続され、前記第１の記憶素子が、前記第１の選択トランジスタの第２のソース／ドレイン端子と、第１の制御線対の第１の副制御線との間で接続され、前記第２の記憶素子が、前記第１の選択トランジスタの前記第２のソース／ドレイン端子と、前記第１の制御線対の第２の副制御線との間で接続される、ディフェレンシャルセルアレイと、
    登録信号およびフィードバック信号を受信する電源回路と、
    第１の選択信号を受信する第１の選択回路であって、前記電源回路の出力端子と、前記第１のディフェレンシャルセルとに接続される第１の選択回路と、
    前記電源回路の前記出力端子からのセル電流を検出するための電流判定回路と、
    を備えるランダム符号発生器であって、
    前記登録信号がアクティブ化され、前記第１のディフェレンシャルセルについて登録が実行されるとき、前記電源回路が、登録電圧を提供し、前記登録電圧が、前記第１の選択回路を通して、前記第１のディフェレンシャルセルの前記第１の記憶素子および前記第２の記憶素子に送信されることで、前記セル電流が生成され、
    前記セル電流の大きさが、指定の電流値よりも高い場合、前記電流判定回路が、前記フィードバック信号をアクティブ化し、これにより、前記電源回路が、前記登録電圧の提供を停止する、
    ランダム符号発生器。
  2. 前記ランダム符号発生器は、読取り回路を更に備え、
    前記読取り回路が、前記第１の制御線対の前記第１の副制御線および前記第２の副制御線に接続され、
    読取りサイクル中に、前記第１の記憶素子および前記第２の記憶素子に読取り電圧が提供され、かつ、前記第１のディフェレンシャルセルについて読取り動作が実行され、これにより、前記第１の記憶素子および前記第２の記憶素子により、それぞれ第１の読取り電流および第２の読取り電流が生成され、前記第１の読取り電流および前記第２の読取り電流が、それぞれ、前記第１の副制御線および前記第２の副制御線を通して、前記読取り回路に送信され、前記読取り回路が、前記第１の読取り電流および前記第２の読取り電流に応じて出力データを生成し、前記出力データが、１ビットのランダム符号として使用される、
    請求項１に記載のランダム符号発生器。
  3. 前記読取り回路が、
    第１の電流入力端子および第２の電流入力端子を有する電流比較器、ならびに
    前記第１の副制御線、前記第２の副制御線、前記第１の電流入力端子および前記第２の電流入力端子に接続される第２の選択回路を含み、
    前記読取りサイクル中に、前記読取り電圧が、前記第１のソース線に提供され、かつ、前記読取り動作が、前記第１のディフェレンシャルセルについて実行され、前記電流比較器が、第２の選択信号に応じて、前記第１の副制御線を前記第１の電流入力端子に接続し、かつ、前記第２の副制御線を前記第２の電流入力端子に接続し、前記電流比較器が、前記第１の読取り電流および前記第２の読取り電流に応じて前記出力データを生成し、前記出力データが、１ビットのランダム符号として使用される、請求項２に記載のランダム符号発生器。
  4. 前記第１の選択回路が、前記第１の制御線対に接続され、前記登録信号がアクティブ化され、前記第１のディフェレンシャルセルについて前記登録が実行されるとき、前記第１のソース線が、接地端子に接続され、かつ、前記第１の選択回路が、前記第１の選択信号に応じて、前記電源回路の前記出力端子を前記第１の制御線対に接続し、これにより、前記第１の制御線対が、前記セル電流を生成する、請求項２または３に記載のランダム符号発生器。
  5. 前記第１の選択回路が、前記第１のソース線に接続され、前記登録信号がアクティブ化され、前記第１のディフェレンシャルセルについて前記登録が実行されるとき、前記第１の制御線対が、接地端子に接続され、かつ、前記第１の選択回路が、前記第１の選択信号に応じて、前記電源回路の前記出力端子を前記第１のソース線に接続し、これにより、前記第１の制御線対が、前記セル電流を生成する、請求項２または３に記載のランダム符号発生器。
  6. 前記電源回路が、
    前記登録信号を受信するためのイネーブル端子および前記フィードバック信号を受信するためのフィードバック端子を有する電力源であって、前記登録信号がアクティブ化されるとき、前記電力源の電圧出力端子が、前記登録電圧を提供し、前記フィードバック信号がアクティブ化されるとき、前記電力源の前記電圧出力端子が、前記登録電圧の提供を停止する、電力源と、
    オペアンプであって、前記オペアンプの正入力端子が、前記電力源の前記電圧出力端子に接続される、オペアンプと、
    第１のトランジスタであって、前記第１のトランジスタのソース端子が、電源電圧を受信する、第１のトランジスタと、
    第２のトランジスタであって、前記第２のトランジスタのドレイン端子が、前記第１のトランジスタのゲート端子およびドレイン端子に接続され、前記第２のトランジスタのゲート端子が、前記オペアンプの出力端子に接続され、前記第２のトランジスタのソース端子が、前記オペアンプの負入力端子に接続される、第２のトランジスタとを含み、
    前記第２のトランジスタの前記ソース端子が、前記第１の選択回路に接続される、
    請求項１から５のいずれか一項に記載のランダム符号発生器。
  7. 前記電流判定回路が、
    第３のトランジスタであって、前記第３のトランジスタのソース端子が、前記電源電圧を受信し、前記第３のトランジスタのゲート端子が、前記第１のトランジスタの前記ゲート端子に接続される、第３のトランジスタと、
    前記第３のトランジスタのドレイン端子と、接地端子との間で接続される抵抗器と、
    比較器であって、前記比較器の第１の入力端子が、前記第３のトランジスタの前記ドレイン端子に接続され、前記比較器の第２の入力端子が、基準電圧を受信し、前記比較器の出力端子が、前記フィードバック信号を生成する、比較器とを含む、
    請求項６に記載のランダム符号発生器。
  8. 前記第１の記憶素子が、第１の抵抗記憶素子であり、前記第２の記憶素子が、第２の抵抗記憶素子である、請求項１から７のいずれか一項に記載のランダム符号発生器。
  9. 前記第１の抵抗記憶素子および前記第２の抵抗記憶素子が、磁気抵抗ランダムアクセスメモリ、相変化ランダムアクセスメモリまたは抵抗ランダムアクセスメモリである、請求項８に記載のランダム符号発生器。
  10. 前記第１の記憶素子が、第１のＰ型フローティングゲートトランジスタであり、前記第２の記憶素子が、第２のＰ型フローティングゲートトランジスタである、請求項１から７のいずれか一項に記載のランダム符号発生器。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
US11852643B2 (en) 2020-10-13 2023-12-26 Bionime Corporation Physiological signal monitoring device
CN113096709B (zh) * 2021-03-12 2022-03-29 华中科技大学 一种物理不可克隆函数电路及其操作方法
US11776636B2 (en) 2022-01-09 2023-10-03 Winbond Electronics Corp. Memory array and operation method thereof
TWI789248B (zh) * 2022-02-21 2023-01-01 台旺科技股份有限公司 產生用於一電子元件的一隨機碼的裝置及方法
US11984160B2 (en) 2022-02-24 2024-05-14 Globalfoundries U.S. Inc. Physical unclonable functions based on a circuit including resistive memory elements
CN115130152B (zh) * 2022-09-01 2022-11-18 北京紫光青藤微系统有限公司 一种物理不可克隆函数的生成方法及装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012296B2 (en) 1999-09-17 2006-03-14 Renesas Technology Corp. Semiconductor integrated circuit
TW561617B (en) * 2001-09-25 2003-11-11 Sony Corp Non-volatile semiconductor memory device and its manufacturing method
US6940772B1 (en) * 2002-03-18 2005-09-06 T-Ram, Inc Reference cells for TCCT based memory cells
US6597598B1 (en) * 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
KR100673903B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
KR20080111963A (ko) 2007-06-20 2008-12-24 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR100858293B1 (ko) 2007-10-01 2008-09-11 최웅림 Ｎａｎｄ 메모리 셀 어레이, 상기 ｎａｎｄ 메모리 셀어레이를 구비하는 ｎａｎｄ 플래시 메모리 및 ｎａｎｄ플래시 메모리의 데이터 처리방법
US7668010B2 (en) * 2008-02-27 2010-02-23 Macronix International Co., Ltd. Flash memory having insulating liners between source/drain lines and channels
TW201010062A (en) 2008-07-14 2010-03-01 Toppan Printing Co Ltd Nonvolatile semiconductor memory element, nonvolatile semiconductor memory cell and nonvolatile semiconductor memory device
US9735781B2 (en) * 2009-02-24 2017-08-15 Syphermedia International, Inc. Physically unclonable camouflage structure and methods for fabricating same
US8300450B2 (en) * 2010-11-03 2012-10-30 International Business Machines Corporation Implementing physically unclonable function (PUF) utilizing EDRAM memory cell capacitance variation
US9189201B2 (en) * 2011-09-20 2015-11-17 Qualcomm Incorporated Entropy source with magneto-resistive element for random number generator
DK2830486T3 (da) * 2012-03-29 2019-09-30 Senseonics Inc Rensning af glucosekoncentrationssignal i en implanterbar fluorescensbaseret glucosesensor
US9323499B2 (en) * 2012-11-15 2016-04-26 Elwha Llc Random number generator functions in memory
US9104588B2 (en) * 2013-03-01 2015-08-11 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
EP3039547B1 (en) * 2013-08-28 2021-08-11 Stc.Unm Systems and methods for analyzing stability using metal resistance variations
US9343135B2 (en) * 2013-09-09 2016-05-17 Qualcomm Incorporated Physically unclonable function based on programming voltage of magnetoresistive random-access memory
US9082500B1 (en) * 2014-01-10 2015-07-14 Ememory Technology Inc. Non-volatile memory
US9577637B2 (en) * 2014-02-19 2017-02-21 Altera Corporation Stability-enhanced physically unclonable function circuitry
US10032521B2 (en) * 2016-01-08 2018-07-24 Synopsys, Inc. PUF value generation using an anti-fuse memory array
US9613714B1 (en) * 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US9851914B2 (en) * 2016-03-24 2017-12-26 Texas Instruments Incorporated Random number generation in ferroelectric random access memory (FRAM)
US10020268B2 (en) * 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
US20170365643A1 (en) * 2016-06-17 2017-12-21 Altera Corporation Parallel configured resistive memory elements
US10469083B2 (en) 2016-07-10 2019-11-05 Imec Vzw Breakdown-based physical unclonable function
US10069628B2 (en) * 2016-09-29 2018-09-04 Intel Corporation Technologies for physically unclonable functions with magnetic tunnel junctions
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
CN107958687B (zh) * 2016-10-18 2021-05-11 群联电子股份有限公司 存储器编程方法、存储器控制电路单元及其存储装置
US9997244B1 (en) * 2016-11-29 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM-based authentication circuit
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10572190B2 (en) 2017-05-17 2020-02-25 Winbond Electronics Corp. Physical unclonable function code providing apparatus and providing method thereof
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory

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