JP3843777B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリを備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来より、映像や音声あるいはデータ情報など（以下、映像等と記す）が書き込まれた半導体メモリが、いわゆるパッケージメディアとして販売されているが、このパッケージメディアとしては主に価格の安いマスクＲＯＭ媒体が使用されている。
【０００３】
しかしながら、このような従来のパッケージメディアでは、特定コードの書き込みが半導体集積回路の製造工程におけるイオン注入や、下層メタル配線工程などにより実現されることから、一般的に完成まで２ヶ月以上の時間が必要とされるといった問題があった。
【０００４】
また、例えば生産量に比して実際の販売量が少なかった場合には、上記マスクＲＯＭ媒体が書き換え不可能であることから、大量の不良在庫を抱えざるを得ないといったビジネス上の問題も招来していた。
【０００５】
さらに、特定の映像等だけについて需要が増大した場合には、該映像等を格納したマスクＲＯＭ媒体を新たに増産する必要があり、供給できるまでに時間がかかるといった問題があった。
【０００６】
一方、フラッシュメモリ等の電気的に書き換え可能な不揮発性半導体メモリを使用すれば、パッケージメディアとして完成した後に情報を電気的に書き込むことができるため製造時間も短くてすむ。
【０００７】
そしてまた、該メモリに格納する情報の書き換えが容易であることから、需要に応じて該不揮発性半導体メモリに情報を書き込むことができるため、上記のように在庫を抱える必要はなくなる。
【０００８】
しかしながら、このような不揮発性半導体メモリは、一般ユーザにおいても所定の方法によりデータの書き換えができるため、例えば該メモリに格納されたデータの改変が行われた後に不良が生じた場合には、製造者側に責任があるのか否かを特定することができないという問題がある。
【０００９】
また、上記のような不揮発性半導体メモリを使用すると、製造者以外の者に同様なコンテンツを作成する余地を与え、該コンテンツの著作権を無視した交換やコピー、海賊版業者の横行等を招来するといった問題も招来する。
【００１０】
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、異なる機能を選択的に実現できる半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の目的は、チップ上に形成され、電源投入時点からの所定期間内にチップの外部より所定の信号が供給されない場合には、所定期間の経過時に不揮発性メモリを非可逆的に書き込み禁止状態とするモード切り替え手段を備えたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１２】
このような手段によれば、不揮発性メモリに格納されたデータに対するセキュリティを高めることができると共に、所定期間内にチップ外部より所定の信号を供給することによって、選択的に書き換え可能状態とすることができる。
【００１３】
ここで、モード切り替え手段は、電源が投入されたことを検知する電源投入検出手段と、電源投入検出手段により電源の投入が検知された時点から、所定の期間を計時する計時手段と、計時手段により計時された所定の期間内に、所定の信号がチップの外部から供給されなかった場合には書き換え禁止信号を生成するモード設定手段と、モード設定手段により生成された書き換え禁止信号に応じて、不揮発性メモリへ供給されるライトイネーブル信号を非可逆的に不活性化する信号レベル固定手段とを含むものとすることができる。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。図１に示されるように、半導体記憶装置１はワンチップ上に形成され、モード切り替え部３と入出力コントローラ５、動作ロジックコントローラ７、制御回路９、高電圧発生回路１１、ロウアドレスバッファ１３、ロウアドレスデコーダ１５、アドレスレジスタ１７、カラムバッファ１９、カラムデコーダ２１、データレジスタ２３、センスアンプ２５、及びメモリセルアレイ２７を備える。
【００１６】
そして、モード切り替え部３は、パワーオン検出回路３１とタイマカウンタ３２、モード設定回路３３、WE信号固定部３４、ＮAND回路３５、反転回路３６を含む。
【００１７】
ここで、タイマカウンタ３２はパワーオン検出回路３１に接続され、モード設定回路３３はタイマカウンタ３２に接続されると共に、上記チップの外部から例えば８ビットのコード信号ＣＤ１〜ＣＤ８が供給される。また、ＷＥ信号固定部３４はモード設定回路３３に接続される。さらに、ＮＡＮＤ回路３５はＷＥ信号固定部３４に接続されると共に、上記チップの外部からライトイネーブル信号ＷＥが供給される。また、反転回路３６はＮＡＮＤ回路３５に接続される。
【００１８】
動作ロジックコントローラ７は反転回路３６に接続されると共に、該チップの外部から制御信号ＣＳが供給される。また、制御回路９は動作ロジックコントローラ７に接続され、高電圧発生回路１１は制御回路９に接続される。なお、高電圧発生回路１１により生成された高電圧は、ロウアドレスデコーダ１５とセンスアンプ２５及びメモリセルアレイ２７へ供給される。
【００１９】
一方、入出力コントローラ５にはアドレス、あるいはメモリセルアレイ２７へ書き込まれるデータが、例えば８ビットの入出力データＩＯ１〜ＩＯ８として該チップの外部から供給され、あるいは該アドレスあるいはメモリセルアレイ２７から読み出されたデータが、例えば８ビットの入出力データＩＯ１〜ＩＯ８として該チップの外へ出力されると共に、動作ロジックコントローラ７に接続される。
【００２０】
さらに、アドレスレジスタ１７は入出力コントローラ５に接続され、ロウアドレスバッファ１３及びカラムバッファ１９はアドレスレジスタ１７に接続される。
【００２１】
また、ロウアドレスデコーダ１５はロウアドレスバッファ１３に接続されると共に制御回路９に接続される。一方、カラムデコーダ２１はカラムバッファ１９に接続され、データレジスタ２３はカラムデコーダ２１及び入出力コントローラ５に接続され、センスアンプ２５はデータレジスタ２３に接続されると共に、共に制御回路９に接続される。そして、メモリセルアレイ２７はロウアドレスデコーダ１５及びセンスアンプ２５に接続される。
【００２２】
上記において、ＷＥ信号固定部３４は、例えば図２に示された回路により実現される。すなわち、ＷＥ信号固定部３４は、ＮチャネルＭＯＳトランジスタＴｒとフューズ４０、出力ノードＯＮ、及びプルダウン抵抗Ｒを含む。
【００２３】
ここで、ＮチャネルＭＯＳトランジスタＴｒは出力ノードＯＮと接地ノードとの間に接続され、ゲートはモード設定回路３３に接続される。また、フューズ４０は電源電圧ノードＶｃｃと出力ノードＯＮとの間に接続され、プルダウン抵抗Ｒは出力ノードＯＮと接地ノードとの間に接続される。そして、出力ノードＯＮはＮＡＮＤ回路３５の一方の入力端に接続される。
【００２４】
上記のような構成を有する半導体記憶装置は、外部から供給する信号を操作することにより、通常の書き換え可能な不揮発性メモリとして機能させ、あるいは非可逆的に書き換え機能を禁止して読み出し専用メモリとして機能させることもできるものであるが、以下において、この半導体記憶装置の動作を詳しく説明する。
【００２５】
まず、メモリセルアレイ２７に含まれた所定のメモリのアドレスと、該メモリに書き込まれるデータとが入出力データＩＯ１〜ＩＯ８として入出力コントローラ５へ供給され、該アドレスはアドレスレジスタ１７へ、該データはデータレジスタ２３へそれぞれ供給される。
【００２６】
ここで、該アドレスはアドレスレジスタ１７からカラムバッファ１９及びロウアドレスバッファ１３へ供給され、カラムデコーダ２１及びロウアドレスデコーダ１５により該アドレスに対応した所定のメモリセルが選択される。そして、該選択されたメモリセルへセンスアンプ２５で増幅された上記データが書き込まれる。
【００２７】
なお、上記のようなデータ書き込み動作においては、カラムデコーダ２１とデータレジスタ２３、センスアンプ２５、及びロウアドレスデコーダ１５がそれぞれ制御回路９により制御されるが、制御回路９は動作ロジックコントローラ７へ供給されるライトイネーブル信号ＷＥがハイレベルに活性化されている期間において、上記のようなデータ書き込み動作を実行する。なお、動作ロジックコントローラ７は、外部から供給される制御信号ＣＳに応じて、入出力コントローラ５及び制御回路９を制御する。
【００２８】
また、高電圧発生回路１１は、制御回路９による制御により電源電圧より高い電圧を生成し、ロウアドレスデコーダ１５とセンスアンプ２５、及びメモリセルアレイ２７へ供給する。
【００２９】
ここで、本発明の実施の形態に係る半導体装置においては、モード切り替え部３が以下のように上記ライトイネーブル信号ＷＥを制御する。まず、パワーオン検出回路３１が、生成されたパワーオンリセット信号を検知することによって、電源投入時点を検出する。
【００３０】
そして、タイマカウンタ３２はパワーオン検出回路３１により電源の投入が検知された時点から予め設定された所定の期間を計時して、該所定の期間の経過をモード設定回路３３へ通知する。このとき、モード設定回路３３は上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部から供給されなかった場合には、ハイレベルの書き換え禁止信号ＣＴを生成しＷＥ信号固定部３４へ供給する。
【００３１】
これにより、ＷＥ信号固定部３４に含まれたＮチャネルＭＯＳトランジスタＴｒがオンする。ここで、フューズ４０の抵抗値が数百Ω、プルダウン抵抗Ｒの抵抗値が数百ｋΩとされるのに対し、上記ＮチャネルＭＯＳトランジスタＴｒがオンしたときには出力ノードＯＮと接地ノード間の抵抗値が数十Ωとなるため、ＮチャネルＭＯＳトランジスタＴｒのオン時には電源電圧ノードＶｃｃと出力ノードＯＮ間に過大な電流が流れ、フューズ４０が切断される。
【００３２】
このようにして、モード設定回路３３により書き換え禁止信号ＣＴが生成され出力された場合には、ＷＥ信号固定部３４は出力ノードＯＮから非可逆的にロウレベルのライトイネーブル固定信号ＷＥＬをＮＡＮＤ回路３５へ供給する。
【００３３】
このとき、ＮＡＮＤ回路３５はチップ外部から供給されるライトイネーブル信号ＷＥの信号レベルによらず、定常的にハイレベルの信号を出力するようになる。
以上より、上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部より供給されなかった場合には、動作ロジックコントローラ７へ供給されるライトイネーブル信号ＷＥが非可逆的にロウレベルに不活性化され、データ書き換えが禁止される。なお、この場合には半導体記憶装置１はデータの読み出しのみが可能な状態とされる。
【００３４】
一方、上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部から供給された場合には、モード設定回路３３はハイレベルの書き換え禁止信号ＣＴを生成しないため、動作ロジックコントローラ７にはライトイネーブル信号ＷＥが供給され、半導体記憶装置１は通常のデータ書き換えが可能な状態とされる。
【００３５】
以上より、本発明の実施の形態に係る半導体記憶装置によれば、記憶させるデータの書き換えを行う場合には、チップ外部から所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８を入力する必要があると共に、該所定のコード信号ＣＤ１〜ＣＤ８が入力されることなく該所定の期間が経過すると自動的に書き換え機能が禁止されるため、第三者による書き換え方法の発見を困難にしてセキュリティを高めると共に、回路規模やコストを増大させることなくデータの書き換えも可能とした半導体記憶装置を提供することができる。
【００３６】
これにより例えば、半導体記憶装置１の製造者は、一般ユーザが使用する前の製品であれば自社の管理できる方法でデータの書き換えが可能なため、流通在庫を適正に保ち過剰在庫はデータを書き換えて再出荷が可能となる。
【００３７】
なお、上記において、電源の投入回数を記憶する不揮発性カウンタを上記チップ内に設け、記憶された回数が所定回数に達した場合には制限された時間内にチップ外部からコード信号を入力してもデータの書き換えが禁止されるようにすることによって、データの不正書き換えに対するセキュリティをさらに高めることもできる。
【００３８】
また、上記において、８ビットのコード信号ＣＤ１〜ＣＤ８は、電圧が時系列的に所定の変化をなす変化コード等にしても良い。この場合には、許可された者以外の者に対し、アナログ的な方法によりデータの書き換えを禁止することができる。
【００３９】
【発明の効果】
本発明に係る半導体記憶装置によれば、不揮発性メモリに格納されたデータに対するセキュリティを高めることができると共に、所定期間内にチップ外部より所定の信号を供給することにより選択的に書き換え可能状態とすることができるため、異なる機能を選択的に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示されたWE信号固定部の構成を示す回路図である。
【符号の説明】
１ 半導体記憶装置、３ モード切り替え部、５ 入出力コントローラ、７ 動作ロジックコントローラ、９ 制御回路、１１ 高電圧発生回路、１３ ロウアドレスバッファ、１５ ロウアドレスデコーダ、１７ アドレスレジスタ、１９カラムバッファ、２１ カラムデコーダ、２３ データレジスタ、２５ センスアンプ、２７ メモリセルアレイ、３１ パワーオン検出回路、３２ タイマカウンタ、３３ モード設定回路、３４ WE信号固定部、３５ ＮAND回路、３６ 反転回路、４０ フューズ、Ｔｒ NチャネルＭＯＳトランジスタ、Ｒ プルダウン抵抗、ＯＮ 出力ノード。
【発明の属する技術分野】
本発明は、不揮発性メモリを備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来より、映像や音声あるいはデータ情報など（以下、映像等と記す）が書き込まれた半導体メモリが、いわゆるパッケージメディアとして販売されているが、このパッケージメディアとしては主に価格の安いマスクＲＯＭ媒体が使用されている。
【０００３】
しかしながら、このような従来のパッケージメディアでは、特定コードの書き込みが半導体集積回路の製造工程におけるイオン注入や、下層メタル配線工程などにより実現されることから、一般的に完成まで２ヶ月以上の時間が必要とされるといった問題があった。
【０００４】
また、例えば生産量に比して実際の販売量が少なかった場合には、上記マスクＲＯＭ媒体が書き換え不可能であることから、大量の不良在庫を抱えざるを得ないといったビジネス上の問題も招来していた。
【０００５】
さらに、特定の映像等だけについて需要が増大した場合には、該映像等を格納したマスクＲＯＭ媒体を新たに増産する必要があり、供給できるまでに時間がかかるといった問題があった。
【０００６】
一方、フラッシュメモリ等の電気的に書き換え可能な不揮発性半導体メモリを使用すれば、パッケージメディアとして完成した後に情報を電気的に書き込むことができるため製造時間も短くてすむ。
【０００７】
そしてまた、該メモリに格納する情報の書き換えが容易であることから、需要に応じて該不揮発性半導体メモリに情報を書き込むことができるため、上記のように在庫を抱える必要はなくなる。
【０００８】
しかしながら、このような不揮発性半導体メモリは、一般ユーザにおいても所定の方法によりデータの書き換えができるため、例えば該メモリに格納されたデータの改変が行われた後に不良が生じた場合には、製造者側に責任があるのか否かを特定することができないという問題がある。
【０００９】
また、上記のような不揮発性半導体メモリを使用すると、製造者以外の者に同様なコンテンツを作成する余地を与え、該コンテンツの著作権を無視した交換やコピー、海賊版業者の横行等を招来するといった問題も招来する。
【００１０】
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、異なる機能を選択的に実現できる半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の目的は、チップ上に形成され、電源投入時点からの所定期間内にチップの外部より所定の信号が供給されない場合には、所定期間の経過時に不揮発性メモリを非可逆的に書き込み禁止状態とするモード切り替え手段を備えたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１２】
このような手段によれば、不揮発性メモリに格納されたデータに対するセキュリティを高めることができると共に、所定期間内にチップ外部より所定の信号を供給することによって、選択的に書き換え可能状態とすることができる。
【００１３】
ここで、モード切り替え手段は、電源が投入されたことを検知する電源投入検出手段と、電源投入検出手段により電源の投入が検知された時点から、所定の期間を計時する計時手段と、計時手段により計時された所定の期間内に、所定の信号がチップの外部から供給されなかった場合には書き換え禁止信号を生成するモード設定手段と、モード設定手段により生成された書き換え禁止信号に応じて、不揮発性メモリへ供給されるライトイネーブル信号を非可逆的に不活性化する信号レベル固定手段とを含むものとすることができる。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１５】
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。図１に示されるように、半導体記憶装置１はワンチップ上に形成され、モード切り替え部３と入出力コントローラ５、動作ロジックコントローラ７、制御回路９、高電圧発生回路１１、ロウアドレスバッファ１３、ロウアドレスデコーダ１５、アドレスレジスタ１７、カラムバッファ１９、カラムデコーダ２１、データレジスタ２３、センスアンプ２５、及びメモリセルアレイ２７を備える。
【００１６】
そして、モード切り替え部３は、パワーオン検出回路３１とタイマカウンタ３２、モード設定回路３３、WE信号固定部３４、ＮAND回路３５、反転回路３６を含む。
【００１７】
ここで、タイマカウンタ３２はパワーオン検出回路３１に接続され、モード設定回路３３はタイマカウンタ３２に接続されると共に、上記チップの外部から例えば８ビットのコード信号ＣＤ１〜ＣＤ８が供給される。また、ＷＥ信号固定部３４はモード設定回路３３に接続される。さらに、ＮＡＮＤ回路３５はＷＥ信号固定部３４に接続されると共に、上記チップの外部からライトイネーブル信号ＷＥが供給される。また、反転回路３６はＮＡＮＤ回路３５に接続される。
【００１８】
動作ロジックコントローラ７は反転回路３６に接続されると共に、該チップの外部から制御信号ＣＳが供給される。また、制御回路９は動作ロジックコントローラ７に接続され、高電圧発生回路１１は制御回路９に接続される。なお、高電圧発生回路１１により生成された高電圧は、ロウアドレスデコーダ１５とセンスアンプ２５及びメモリセルアレイ２７へ供給される。
【００１９】
一方、入出力コントローラ５にはアドレス、あるいはメモリセルアレイ２７へ書き込まれるデータが、例えば８ビットの入出力データＩＯ１〜ＩＯ８として該チップの外部から供給され、あるいは該アドレスあるいはメモリセルアレイ２７から読み出されたデータが、例えば８ビットの入出力データＩＯ１〜ＩＯ８として該チップの外へ出力されると共に、動作ロジックコントローラ７に接続される。
【００２０】
さらに、アドレスレジスタ１７は入出力コントローラ５に接続され、ロウアドレスバッファ１３及びカラムバッファ１９はアドレスレジスタ１７に接続される。
【００２１】
また、ロウアドレスデコーダ１５はロウアドレスバッファ１３に接続されると共に制御回路９に接続される。一方、カラムデコーダ２１はカラムバッファ１９に接続され、データレジスタ２３はカラムデコーダ２１及び入出力コントローラ５に接続され、センスアンプ２５はデータレジスタ２３に接続されると共に、共に制御回路９に接続される。そして、メモリセルアレイ２７はロウアドレスデコーダ１５及びセンスアンプ２５に接続される。
【００２２】
上記において、ＷＥ信号固定部３４は、例えば図２に示された回路により実現される。すなわち、ＷＥ信号固定部３４は、ＮチャネルＭＯＳトランジスタＴｒとフューズ４０、出力ノードＯＮ、及びプルダウン抵抗Ｒを含む。
【００２３】
ここで、ＮチャネルＭＯＳトランジスタＴｒは出力ノードＯＮと接地ノードとの間に接続され、ゲートはモード設定回路３３に接続される。また、フューズ４０は電源電圧ノードＶｃｃと出力ノードＯＮとの間に接続され、プルダウン抵抗Ｒは出力ノードＯＮと接地ノードとの間に接続される。そして、出力ノードＯＮはＮＡＮＤ回路３５の一方の入力端に接続される。
【００２４】
上記のような構成を有する半導体記憶装置は、外部から供給する信号を操作することにより、通常の書き換え可能な不揮発性メモリとして機能させ、あるいは非可逆的に書き換え機能を禁止して読み出し専用メモリとして機能させることもできるものであるが、以下において、この半導体記憶装置の動作を詳しく説明する。
【００２５】
まず、メモリセルアレイ２７に含まれた所定のメモリのアドレスと、該メモリに書き込まれるデータとが入出力データＩＯ１〜ＩＯ８として入出力コントローラ５へ供給され、該アドレスはアドレスレジスタ１７へ、該データはデータレジスタ２３へそれぞれ供給される。
【００２６】
ここで、該アドレスはアドレスレジスタ１７からカラムバッファ１９及びロウアドレスバッファ１３へ供給され、カラムデコーダ２１及びロウアドレスデコーダ１５により該アドレスに対応した所定のメモリセルが選択される。そして、該選択されたメモリセルへセンスアンプ２５で増幅された上記データが書き込まれる。
【００２７】
なお、上記のようなデータ書き込み動作においては、カラムデコーダ２１とデータレジスタ２３、センスアンプ２５、及びロウアドレスデコーダ１５がそれぞれ制御回路９により制御されるが、制御回路９は動作ロジックコントローラ７へ供給されるライトイネーブル信号ＷＥがハイレベルに活性化されている期間において、上記のようなデータ書き込み動作を実行する。なお、動作ロジックコントローラ７は、外部から供給される制御信号ＣＳに応じて、入出力コントローラ５及び制御回路９を制御する。
【００２８】
また、高電圧発生回路１１は、制御回路９による制御により電源電圧より高い電圧を生成し、ロウアドレスデコーダ１５とセンスアンプ２５、及びメモリセルアレイ２７へ供給する。
【００２９】
ここで、本発明の実施の形態に係る半導体装置においては、モード切り替え部３が以下のように上記ライトイネーブル信号ＷＥを制御する。まず、パワーオン検出回路３１が、生成されたパワーオンリセット信号を検知することによって、電源投入時点を検出する。
【００３０】
そして、タイマカウンタ３２はパワーオン検出回路３１により電源の投入が検知された時点から予め設定された所定の期間を計時して、該所定の期間の経過をモード設定回路３３へ通知する。このとき、モード設定回路３３は上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部から供給されなかった場合には、ハイレベルの書き換え禁止信号ＣＴを生成しＷＥ信号固定部３４へ供給する。
【００３１】
これにより、ＷＥ信号固定部３４に含まれたＮチャネルＭＯＳトランジスタＴｒがオンする。ここで、フューズ４０の抵抗値が数百Ω、プルダウン抵抗Ｒの抵抗値が数百ｋΩとされるのに対し、上記ＮチャネルＭＯＳトランジスタＴｒがオンしたときには出力ノードＯＮと接地ノード間の抵抗値が数十Ωとなるため、ＮチャネルＭＯＳトランジスタＴｒのオン時には電源電圧ノードＶｃｃと出力ノードＯＮ間に過大な電流が流れ、フューズ４０が切断される。
【００３２】
このようにして、モード設定回路３３により書き換え禁止信号ＣＴが生成され出力された場合には、ＷＥ信号固定部３４は出力ノードＯＮから非可逆的にロウレベルのライトイネーブル固定信号ＷＥＬをＮＡＮＤ回路３５へ供給する。
【００３３】
このとき、ＮＡＮＤ回路３５はチップ外部から供給されるライトイネーブル信号ＷＥの信号レベルによらず、定常的にハイレベルの信号を出力するようになる。
以上より、上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部より供給されなかった場合には、動作ロジックコントローラ７へ供給されるライトイネーブル信号ＷＥが非可逆的にロウレベルに不活性化され、データ書き換えが禁止される。なお、この場合には半導体記憶装置１はデータの読み出しのみが可能な状態とされる。
【００３４】
一方、上記所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８がチップ外部から供給された場合には、モード設定回路３３はハイレベルの書き換え禁止信号ＣＴを生成しないため、動作ロジックコントローラ７にはライトイネーブル信号ＷＥが供給され、半導体記憶装置１は通常のデータ書き換えが可能な状態とされる。
【００３５】
以上より、本発明の実施の形態に係る半導体記憶装置によれば、記憶させるデータの書き換えを行う場合には、チップ外部から所定の期間内に所定のコード信号ＣＤ１〜ＣＤ８を入力する必要があると共に、該所定のコード信号ＣＤ１〜ＣＤ８が入力されることなく該所定の期間が経過すると自動的に書き換え機能が禁止されるため、第三者による書き換え方法の発見を困難にしてセキュリティを高めると共に、回路規模やコストを増大させることなくデータの書き換えも可能とした半導体記憶装置を提供することができる。
【００３６】
これにより例えば、半導体記憶装置１の製造者は、一般ユーザが使用する前の製品であれば自社の管理できる方法でデータの書き換えが可能なため、流通在庫を適正に保ち過剰在庫はデータを書き換えて再出荷が可能となる。
【００３７】
なお、上記において、電源の投入回数を記憶する不揮発性カウンタを上記チップ内に設け、記憶された回数が所定回数に達した場合には制限された時間内にチップ外部からコード信号を入力してもデータの書き換えが禁止されるようにすることによって、データの不正書き換えに対するセキュリティをさらに高めることもできる。
【００３８】
また、上記において、８ビットのコード信号ＣＤ１〜ＣＤ８は、電圧が時系列的に所定の変化をなす変化コード等にしても良い。この場合には、許可された者以外の者に対し、アナログ的な方法によりデータの書き換えを禁止することができる。
【００３９】
【発明の効果】
本発明に係る半導体記憶装置によれば、不揮発性メモリに格納されたデータに対するセキュリティを高めることができると共に、所定期間内にチップ外部より所定の信号を供給することにより選択的に書き換え可能状態とすることができるため、異なる機能を選択的に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示されたWE信号固定部の構成を示す回路図である。
【符号の説明】
１ 半導体記憶装置、３ モード切り替え部、５ 入出力コントローラ、７ 動作ロジックコントローラ、９ 制御回路、１１ 高電圧発生回路、１３ ロウアドレスバッファ、１５ ロウアドレスデコーダ、１７ アドレスレジスタ、１９カラムバッファ、２１ カラムデコーダ、２３ データレジスタ、２５ センスアンプ、２７ メモリセルアレイ、３１ パワーオン検出回路、３２ タイマカウンタ、３３ モード設定回路、３４ WE信号固定部、３５ ＮAND回路、３６ 反転回路、４０ フューズ、Ｔｒ NチャネルＭＯＳトランジスタ、Ｒ プルダウン抵抗、ＯＮ 出力ノード。
Claims (4)
- データの書き換えが可能な不揮発性メモリが形成されたチップを含む半導体記憶装置であって、
前記チップ上に形成され、電源投入時点からの所定期間内に前記チップの外部より所定の信号が供給されない場合には、前記所定期間の経過時に前記不揮発性メモリを非可逆的に書き込み禁止状態とするとともに、その後はデータの読み出しのみが可能な状態とするモード切り替え手段を備えたことを特徴とする半導体記憶装置。 - 前記モード切り替え手段は、前記書き込み禁止状態とする前の状態で前記所定期間内に前記チップの外部より所定の信号が供給された場合には、前記不揮発性メモリをデータ書き換えが可能な状態に維持することを特徴とする半導体記憶装置。
- 前記モード切り替え手段は、
電源が投入されたことを検知する電源投入検出手段と、
前記電源投入検出手段により電源の投入が検知された時点から、前記所定の期間を計時する計時手段と、
前記計時手段により計時された前記所定の期間内に、前記所定の信号が前記チップの外部から供給されなかった場合には書き換え禁止信号を生成するモード設定手段と、
前記モード設定手段により生成された前記書き換え禁止信号に応じて、前記不揮発性メモリへ供給されるライトイネーブル信号を非可逆的に不活性化する信号レベル固定手段とを含む請求項１または２に記載の半導体記憶装置。 - 前記信号レベル固定手段は、
電源電圧ノードと接地ノードとの間に直列接続されたフューズ及び抵抗素子と、
前記フューズと前記抵抗素子との間の中間ノードと前記接地ノードとの間に前記抵抗素子と並列接続され、ゲートには前記書き換え禁止信号が供給されたトランジスタと、
前記中間ノードから出力される信号と前記ライトイネーブル信号とを入力して論理積を演算するＡＮＤ回路とを含む請求項３に記載の半導体記憶装置。
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