JP2003059283A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003059283A JP2003059283A JP2001244728A JP2001244728A JP2003059283A JP 2003059283 A JP2003059283 A JP 2003059283A JP 2001244728 A JP2001244728 A JP 2001244728A JP 2001244728 A JP2001244728 A JP 2001244728A JP 2003059283 A JP2003059283 A JP 2003059283A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
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Abstract
(57)【要約】
【課題】 異なる機能を選択的に実現できる半導体記憶
装置を提供する。 【解決手段】 データの書き換えが可能な不揮発性のメ
モリセルアレイ２７が形成されたチップを含む半導体記
憶装置であって、該チップの上に形成され、電源投入時
点からの所定期間内に該チップの外部より所定の信号が
供給されない場合には、該所定期間の経過時に該メモリ
セルアレイ２７を非可逆的に書き込み禁止状態とするモ
ード切り替え部３を備えたことを特徴とする半導体記憶
装置を提供する。
装置を提供する。 【解決手段】 データの書き換えが可能な不揮発性のメ
モリセルアレイ２７が形成されたチップを含む半導体記
憶装置であって、該チップの上に形成され、電源投入時
点からの所定期間内に該チップの外部より所定の信号が
供給されない場合には、該所定期間の経過時に該メモリ
セルアレイ２７を非可逆的に書き込み禁止状態とするモ
ード切り替え部３を備えたことを特徴とする半導体記憶
装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリを
備えた半導体記憶装置に関するものである。
備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来より、映像や音声あるいはデータ情
報など（以下、映像等と記す）が書き込まれた半導体メ
モリが、いわゆるパッケージメディアとして販売されて
いるが、このパッケージメディアとしては主に価格の安
いマスクＲＯＭ媒体が使用されている。
報など（以下、映像等と記す）が書き込まれた半導体メ
モリが、いわゆるパッケージメディアとして販売されて
いるが、このパッケージメディアとしては主に価格の安
いマスクＲＯＭ媒体が使用されている。
【０００３】しかしながら、このような従来のパッケー
ジメディアでは、特定コードの書き込みが半導体集積回
路の製造工程におけるイオン注入や、下層メタル配線工
程などにより実現されることから、一般的に完成まで２
ヶ月以上の時間が必要とされるといった問題があった。
ジメディアでは、特定コードの書き込みが半導体集積回
路の製造工程におけるイオン注入や、下層メタル配線工
程などにより実現されることから、一般的に完成まで２
ヶ月以上の時間が必要とされるといった問題があった。
【０００４】また、例えば生産量に比して実際の販売量
が少なかった場合には、上記マスクＲＯＭ媒体が書き換
え不可能であることから、大量の不良在庫を抱えざるを
得ないといったビジネス上の問題も招来していた。
が少なかった場合には、上記マスクＲＯＭ媒体が書き換
え不可能であることから、大量の不良在庫を抱えざるを
得ないといったビジネス上の問題も招来していた。
【０００５】さらに、特定の映像等だけについて需要が
増大した場合には、該映像等を格納したマスクＲＯＭ媒
体を新たに増産する必要があり、供給できるまでに時間
がかかるといった問題があった。
増大した場合には、該映像等を格納したマスクＲＯＭ媒
体を新たに増産する必要があり、供給できるまでに時間
がかかるといった問題があった。
【０００６】一方、フラッシュメモリ等の電気的に書き
換え可能な不揮発性半導体メモリを使用すれば、パッケ
ージメディアとして完成した後に情報を電気的に書き込
むことができるため製造時間も短くてすむ。
換え可能な不揮発性半導体メモリを使用すれば、パッケ
ージメディアとして完成した後に情報を電気的に書き込
むことができるため製造時間も短くてすむ。
【０００７】そしてまた、該メモリに格納する情報の書
き換えが容易であることから、需要に応じて該不揮発性
半導体メモリに情報を書き込むことができるため、上記
のように在庫を抱える必要はなくなる。
き換えが容易であることから、需要に応じて該不揮発性
半導体メモリに情報を書き込むことができるため、上記
のように在庫を抱える必要はなくなる。
【０００８】しかしながら、このような不揮発性半導体
メモリは、一般ユーザにおいても所定の方法によりデー
タの書き換えができるため、例えば該メモリに格納され
たデータの改変が行われた後に不良が生じた場合には、
製造者側に責任があるのか否かを特定することができな
いという問題がある。
メモリは、一般ユーザにおいても所定の方法によりデー
タの書き換えができるため、例えば該メモリに格納され
たデータの改変が行われた後に不良が生じた場合には、
製造者側に責任があるのか否かを特定することができな
いという問題がある。
【０００９】また、上記のような不揮発性半導体メモリ
を使用すると、製造者以外の者に同様なコンテンツを作
成する余地を与え、該コンテンツの著作権を無視した交
換やコピー、海賊版業者の横行等を招来するといった問
題も招来する。
を使用すると、製造者以外の者に同様なコンテンツを作
成する余地を与え、該コンテンツの著作権を無視した交
換やコピー、海賊版業者の横行等を招来するといった問
題も招来する。
【００１０】
【発明が解決しようとする課題】本発明は上記のような
問題を解消するためになされたもので、異なる機能を選
択的に実現できる半導体記憶装置を提供することを目的
とする。
問題を解消するためになされたもので、異なる機能を選
択的に実現できる半導体記憶装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の目的は、チップ
上に形成され、電源投入時点からの所定期間内にチップ
の外部より所定の信号が供給されない場合には、所定期
間の経過時に不揮発性メモリを非可逆的に書き込み禁止
状態とするモード切り替え手段を備えたことを特徴とす
る半導体記憶装置を提供することにより達成される。
上に形成され、電源投入時点からの所定期間内にチップ
の外部より所定の信号が供給されない場合には、所定期
間の経過時に不揮発性メモリを非可逆的に書き込み禁止
状態とするモード切り替え手段を備えたことを特徴とす
る半導体記憶装置を提供することにより達成される。
【００１２】このような手段によれば、不揮発性メモリ
に格納されたデータに対するセキュリティを高めること
ができると共に、所定期間内にチップ外部より所定の信
号を供給することによって、選択的に書き換え可能状態
とすることができる。
に格納されたデータに対するセキュリティを高めること
ができると共に、所定期間内にチップ外部より所定の信
号を供給することによって、選択的に書き換え可能状態
とすることができる。
【００１３】ここで、モード切り替え手段は、電源が投
入されたことを検知する電源投入検出手段と、電源投入
検出手段により電源の投入が検知された時点から、所定
の期間を計時する計時手段と、計時手段により計時され
た所定の期間内に、所定の信号がチップの外部から供給
されなかった場合には書き換え禁止信号を生成するモー
ド設定手段と、モード設定手段により生成された書き換
え禁止信号に応じて、不揮発性メモリへ供給されるライ
トイネーブル信号を非可逆的に不活性化する信号レベル
固定手段とを含むものとすることができる。
入されたことを検知する電源投入検出手段と、電源投入
検出手段により電源の投入が検知された時点から、所定
の期間を計時する計時手段と、計時手段により計時され
た所定の期間内に、所定の信号がチップの外部から供給
されなかった場合には書き換え禁止信号を生成するモー
ド設定手段と、モード設定手段により生成された書き換
え禁止信号に応じて、不揮発性メモリへ供給されるライ
トイネーブル信号を非可逆的に不活性化する信号レベル
固定手段とを含むものとすることができる。
【００１４】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
【００１５】図１は、本発明の実施の形態に係る半導体
記憶装置の構成を示すブロック図である。図１に示され
るように、半導体記憶装置１はワンチップ上に形成さ
れ、モード切り替え部３と入出力コントローラ５、動作
ロジックコントローラ７、制御回路９、高電圧発生回路
１１、ロウアドレスバッファ１３、ロウアドレスデコー
ダ１５、アドレスレジスタ１７、カラムバッファ１９、
カラムデコーダ２１、データレジスタ２３、センスアン
プ２５、及びメモリセルアレイ２７を備える。
記憶装置の構成を示すブロック図である。図１に示され
るように、半導体記憶装置１はワンチップ上に形成さ
れ、モード切り替え部３と入出力コントローラ５、動作
ロジックコントローラ７、制御回路９、高電圧発生回路
１１、ロウアドレスバッファ１３、ロウアドレスデコー
ダ１５、アドレスレジスタ１７、カラムバッファ１９、
カラムデコーダ２１、データレジスタ２３、センスアン
プ２５、及びメモリセルアレイ２７を備える。
【００１６】そして、モード切り替え部３は、パワーオ
ン検出回路３１とタイマカウンタ３２、モード設定回路
３３、WE信号固定部３４、ＮAND回路３５、反転回路３
６を含む。
ン検出回路３１とタイマカウンタ３２、モード設定回路
３３、WE信号固定部３４、ＮAND回路３５、反転回路３
６を含む。
【００１７】ここで、タイマカウンタ３２はパワーオン
検出回路３１に接続され、モード設定回路３３はタイマ
カウンタ３２に接続されると共に、上記チップの外部か
ら例えば８ビットのコード信号ＣＤ１〜ＣＤ８が供給さ
れる。また、ＷＥ信号固定部３４はモード設定回路３３
に接続される。さらに、ＮＡＮＤ回路３５はＷＥ信号固
定部３４に接続されると共に、上記チップの外部からラ
イトイネーブル信号ＷＥが供給される。また、反転回路
３６はＮＡＮＤ回路３５に接続される。
検出回路３１に接続され、モード設定回路３３はタイマ
カウンタ３２に接続されると共に、上記チップの外部か
ら例えば８ビットのコード信号ＣＤ１〜ＣＤ８が供給さ
れる。また、ＷＥ信号固定部３４はモード設定回路３３
に接続される。さらに、ＮＡＮＤ回路３５はＷＥ信号固
定部３４に接続されると共に、上記チップの外部からラ
イトイネーブル信号ＷＥが供給される。また、反転回路
３６はＮＡＮＤ回路３５に接続される。
【００１８】動作ロジックコントローラ７は反転回路３
６に接続されると共に、該チップの外部から制御信号Ｃ
Ｓが供給される。また、制御回路９は動作ロジックコン
トローラ７に接続され、高電圧発生回路１１は制御回路
９に接続される。なお、高電圧発生回路１１により生成
された高電圧は、ロウアドレスデコーダ１５とセンスア
ンプ２５及びメモリセルアレイ２７へ供給される。
６に接続されると共に、該チップの外部から制御信号Ｃ
Ｓが供給される。また、制御回路９は動作ロジックコン
トローラ７に接続され、高電圧発生回路１１は制御回路
９に接続される。なお、高電圧発生回路１１により生成
された高電圧は、ロウアドレスデコーダ１５とセンスア
ンプ２５及びメモリセルアレイ２７へ供給される。
【００１９】一方、入出力コントローラ５にはアドレ
ス、あるいはメモリセルアレイ２７へ書き込まれるデー
タが、例えば８ビットの入出力データＩＯ１〜ＩＯ８と
して該チップの外部から供給され、あるいは該アドレス
あるいはメモリセルアレイ２７から読み出されたデータ
が、例えば８ビットの入出力データＩＯ１〜ＩＯ８とし
て該チップの外へ出力されると共に、動作ロジックコン
トローラ７に接続される。
ス、あるいはメモリセルアレイ２７へ書き込まれるデー
タが、例えば８ビットの入出力データＩＯ１〜ＩＯ８と
して該チップの外部から供給され、あるいは該アドレス
あるいはメモリセルアレイ２７から読み出されたデータ
が、例えば８ビットの入出力データＩＯ１〜ＩＯ８とし
て該チップの外へ出力されると共に、動作ロジックコン
トローラ７に接続される。
【００２０】さらに、アドレスレジスタ１７は入出力コ
ントローラ５に接続され、ロウアドレスバッファ１３及
びカラムバッファ１９はアドレスレジスタ１７に接続さ
れる。
ントローラ５に接続され、ロウアドレスバッファ１３及
びカラムバッファ１９はアドレスレジスタ１７に接続さ
れる。
【００２１】また、ロウアドレスデコーダ１５はロウア
ドレスバッファ１３に接続されると共に制御回路９に接
続される。一方、カラムデコーダ２１はカラムバッファ
１９に接続され、データレジスタ２３はカラムデコーダ
２１及び入出力コントローラ５に接続され、センスアン
プ２５はデータレジスタ２３に接続されると共に、共に
制御回路９に接続される。そして、メモリセルアレイ２
７はロウアドレスデコーダ１５及びセンスアンプ２５に
接続される。
ドレスバッファ１３に接続されると共に制御回路９に接
続される。一方、カラムデコーダ２１はカラムバッファ
１９に接続され、データレジスタ２３はカラムデコーダ
２１及び入出力コントローラ５に接続され、センスアン
プ２５はデータレジスタ２３に接続されると共に、共に
制御回路９に接続される。そして、メモリセルアレイ２
７はロウアドレスデコーダ１５及びセンスアンプ２５に
接続される。
【００２２】上記において、ＷＥ信号固定部３４は、例
えば図２に示された回路により実現される。すなわち、
ＷＥ信号固定部３４は、ＮチャネルＭＯＳトランジスタ
Ｔｒとフューズ４０、出力ノードＯＮ、及びプルダウン
抵抗Ｒを含む。
えば図２に示された回路により実現される。すなわち、
ＷＥ信号固定部３４は、ＮチャネルＭＯＳトランジスタ
Ｔｒとフューズ４０、出力ノードＯＮ、及びプルダウン
抵抗Ｒを含む。
【００２３】ここで、ＮチャネルＭＯＳトランジスタＴ
ｒは出力ノードＯＮと接地ノードとの間に接続され、ゲ
ートはモード設定回路３３に接続される。また、フュー
ズ４０は電源電圧ノードＶｃｃと出力ノードＯＮとの間
に接続され、プルダウン抵抗Ｒは出力ノードＯＮと接地
ノードとの間に接続される。そして、出力ノードＯＮは
ＮＡＮＤ回路３５の一方の入力端に接続される。
ｒは出力ノードＯＮと接地ノードとの間に接続され、ゲ
ートはモード設定回路３３に接続される。また、フュー
ズ４０は電源電圧ノードＶｃｃと出力ノードＯＮとの間
に接続され、プルダウン抵抗Ｒは出力ノードＯＮと接地
ノードとの間に接続される。そして、出力ノードＯＮは
ＮＡＮＤ回路３５の一方の入力端に接続される。
【００２４】上記のような構成を有する半導体記憶装置
は、外部から供給する信号を操作することにより、通常
の書き換え可能な不揮発性メモリとして機能させ、ある
いは非可逆的に書き換え機能を禁止して読み出し専用メ
モリとして機能させることもできるものであるが、以下
において、この半導体記憶装置の動作を詳しく説明す
る。
は、外部から供給する信号を操作することにより、通常
の書き換え可能な不揮発性メモリとして機能させ、ある
いは非可逆的に書き換え機能を禁止して読み出し専用メ
モリとして機能させることもできるものであるが、以下
において、この半導体記憶装置の動作を詳しく説明す
る。
【００２５】まず、メモリセルアレイ２７に含まれた所
定のメモリのアドレスと、該メモリに書き込まれるデー
タとが入出力データＩＯ１〜ＩＯ８として入出力コント
ローラ５へ供給され、該アドレスはアドレスレジスタ１
７へ、該データはデータレジスタ２３へそれぞれ供給さ
れる。
定のメモリのアドレスと、該メモリに書き込まれるデー
タとが入出力データＩＯ１〜ＩＯ８として入出力コント
ローラ５へ供給され、該アドレスはアドレスレジスタ１
７へ、該データはデータレジスタ２３へそれぞれ供給さ
れる。
【００２６】ここで、該アドレスはアドレスレジスタ１
７からカラムバッファ１９及びロウアドレスバッファ１
３へ供給され、カラムデコーダ２１及びロウアドレスデ
コーダ１５により該アドレスに対応した所定のメモリセ
ルが選択される。そして、該選択されたメモリセルへセ
ンスアンプ２５で増幅された上記データが書き込まれ
る。
７からカラムバッファ１９及びロウアドレスバッファ１
３へ供給され、カラムデコーダ２１及びロウアドレスデ
コーダ１５により該アドレスに対応した所定のメモリセ
ルが選択される。そして、該選択されたメモリセルへセ
ンスアンプ２５で増幅された上記データが書き込まれ
る。
【００２７】なお、上記のようなデータ書き込み動作に
おいては、カラムデコーダ２１とデータレジスタ２３、
センスアンプ２５、及びロウアドレスデコーダ１５がそ
れぞれ制御回路９により制御されるが、制御回路９は動
作ロジックコントローラ７へ供給されるライトイネーブ
ル信号ＷＥがハイレベルに活性化されている期間におい
て、上記のようなデータ書き込み動作を実行する。な
お、動作ロジックコントローラ７は、外部から供給され
る制御信号ＣＳに応じて、入出力コントローラ５及び制
御回路９を制御する。
おいては、カラムデコーダ２１とデータレジスタ２３、
センスアンプ２５、及びロウアドレスデコーダ１５がそ
れぞれ制御回路９により制御されるが、制御回路９は動
作ロジックコントローラ７へ供給されるライトイネーブ
ル信号ＷＥがハイレベルに活性化されている期間におい
て、上記のようなデータ書き込み動作を実行する。な
お、動作ロジックコントローラ７は、外部から供給され
る制御信号ＣＳに応じて、入出力コントローラ５及び制
御回路９を制御する。
【００２８】また、高電圧発生回路１１は、制御回路９
による制御により電源電圧より高い電圧を生成し、ロウ
アドレスデコーダ１５とセンスアンプ２５、及びメモリ
セルアレイ２７へ供給する。
による制御により電源電圧より高い電圧を生成し、ロウ
アドレスデコーダ１５とセンスアンプ２５、及びメモリ
セルアレイ２７へ供給する。
【００２９】ここで、本発明の実施の形態に係る半導体
装置においては、モード切り替え部３が以下のように上
記ライトイネーブル信号ＷＥを制御する。まず、パワー
オン検出回路３１が、生成されたパワーオンリセット信
号を検知することによって、電源投入時点を検出する。
装置においては、モード切り替え部３が以下のように上
記ライトイネーブル信号ＷＥを制御する。まず、パワー
オン検出回路３１が、生成されたパワーオンリセット信
号を検知することによって、電源投入時点を検出する。
【００３０】そして、タイマカウンタ３２はパワーオン
検出回路３１により電源の投入が検知された時点から予
め設定された所定の期間を計時して、該所定の期間の経
過をモード設定回路３３へ通知する。このとき、モード
設定回路３３は上記所定の期間内に所定のコード信号Ｃ
Ｄ１〜ＣＤ８がチップ外部から供給されなかった場合に
は、ハイレベルの書き換え禁止信号ＣＴを生成しＷＥ信
号固定部３４へ供給する。
検出回路３１により電源の投入が検知された時点から予
め設定された所定の期間を計時して、該所定の期間の経
過をモード設定回路３３へ通知する。このとき、モード
設定回路３３は上記所定の期間内に所定のコード信号Ｃ
Ｄ１〜ＣＤ８がチップ外部から供給されなかった場合に
は、ハイレベルの書き換え禁止信号ＣＴを生成しＷＥ信
号固定部３４へ供給する。
【００３１】これにより、ＷＥ信号固定部３４に含まれ
たＮチャネルＭＯＳトランジスタＴｒがオンする。ここ
で、フューズ４０の抵抗値が数百Ω、プルダウン抵抗Ｒ
の抵抗値が数百ｋΩとされるのに対し、上記Ｎチャネル
ＭＯＳトランジスタＴｒがオンしたときには出力ノード
ＯＮと接地ノード間の抵抗値が数十Ωとなるため、Ｎチ
ャネルＭＯＳトランジスタＴｒのオン時には電源電圧ノ
ードＶｃｃと出力ノードＯＮ間に過大な電流が流れ、フ
ューズ４０が切断される。
たＮチャネルＭＯＳトランジスタＴｒがオンする。ここ
で、フューズ４０の抵抗値が数百Ω、プルダウン抵抗Ｒ
の抵抗値が数百ｋΩとされるのに対し、上記Ｎチャネル
ＭＯＳトランジスタＴｒがオンしたときには出力ノード
ＯＮと接地ノード間の抵抗値が数十Ωとなるため、Ｎチ
ャネルＭＯＳトランジスタＴｒのオン時には電源電圧ノ
ードＶｃｃと出力ノードＯＮ間に過大な電流が流れ、フ
ューズ４０が切断される。
【００３２】このようにして、モード設定回路３３によ
り書き換え禁止信号ＣＴが生成され出力された場合に
は、ＷＥ信号固定部３４は出力ノードＯＮから非可逆的
にロウレベルのライトイネーブル固定信号ＷＥＬをＮＡ
ＮＤ回路３５へ供給する。
り書き換え禁止信号ＣＴが生成され出力された場合に
は、ＷＥ信号固定部３４は出力ノードＯＮから非可逆的
にロウレベルのライトイネーブル固定信号ＷＥＬをＮＡ
ＮＤ回路３５へ供給する。
【００３３】このとき、ＮＡＮＤ回路３５はチップ外部
から供給されるライトイネーブル信号ＷＥの信号レベル
によらず、定常的にハイレベルの信号を出力するように
なる。以上より、上記所定の期間内に所定のコード信号
ＣＤ１〜ＣＤ８がチップ外部より供給されなかった場合
には、動作ロジックコントローラ７へ供給されるライト
イネーブル信号ＷＥが非可逆的にロウレベルに不活性化
され、データ書き換えが禁止される。なお、この場合に
は半導体記憶装置１はデータの読み出しのみが可能な状
態とされる。
から供給されるライトイネーブル信号ＷＥの信号レベル
によらず、定常的にハイレベルの信号を出力するように
なる。以上より、上記所定の期間内に所定のコード信号
ＣＤ１〜ＣＤ８がチップ外部より供給されなかった場合
には、動作ロジックコントローラ７へ供給されるライト
イネーブル信号ＷＥが非可逆的にロウレベルに不活性化
され、データ書き換えが禁止される。なお、この場合に
は半導体記憶装置１はデータの読み出しのみが可能な状
態とされる。
【００３４】一方、上記所定の期間内に所定のコード信
号ＣＤ１〜ＣＤ８がチップ外部から供給された場合に
は、モード設定回路３３はハイレベルの書き換え禁止信
号ＣＴを生成しないため、動作ロジックコントローラ７
にはライトイネーブル信号ＷＥが供給され、半導体記憶
装置１は通常のデータ書き換えが可能な状態とされる。
号ＣＤ１〜ＣＤ８がチップ外部から供給された場合に
は、モード設定回路３３はハイレベルの書き換え禁止信
号ＣＴを生成しないため、動作ロジックコントローラ７
にはライトイネーブル信号ＷＥが供給され、半導体記憶
装置１は通常のデータ書き換えが可能な状態とされる。
【００３５】以上より、本発明の実施の形態に係る半導
体記憶装置によれば、記憶させるデータの書き換えを行
う場合には、チップ外部から所定の期間内に所定のコー
ド信号ＣＤ１〜ＣＤ８を入力する必要があると共に、該
所定のコード信号ＣＤ１〜ＣＤ８が入力されることなく
該所定の期間が経過すると自動的に書き換え機能が禁止
されるため、第三者による書き換え方法の発見を困難に
してセキュリティを高めると共に、回路規模やコストを
増大させることなくデータの書き換えも可能とした半導
体記憶装置を提供することができる。
体記憶装置によれば、記憶させるデータの書き換えを行
う場合には、チップ外部から所定の期間内に所定のコー
ド信号ＣＤ１〜ＣＤ８を入力する必要があると共に、該
所定のコード信号ＣＤ１〜ＣＤ８が入力されることなく
該所定の期間が経過すると自動的に書き換え機能が禁止
されるため、第三者による書き換え方法の発見を困難に
してセキュリティを高めると共に、回路規模やコストを
増大させることなくデータの書き換えも可能とした半導
体記憶装置を提供することができる。
【００３６】これにより例えば、半導体記憶装置１の製
造者は、一般ユーザが使用する前の製品であれば自社の
管理できる方法でデータの書き換えが可能なため、流通
在庫を適正に保ち過剰在庫はデータを書き換えて再出荷
が可能となる。
造者は、一般ユーザが使用する前の製品であれば自社の
管理できる方法でデータの書き換えが可能なため、流通
在庫を適正に保ち過剰在庫はデータを書き換えて再出荷
が可能となる。
【００３７】なお、上記において、電源の投入回数を記
憶する不揮発性カウンタを上記チップ内に設け、記憶さ
れた回数が所定回数に達した場合には制限された時間内
にチップ外部からコード信号を入力してもデータの書き
換えが禁止されるようにすることによって、データの不
正書き換えに対するセキュリティをさらに高めることも
できる。
憶する不揮発性カウンタを上記チップ内に設け、記憶さ
れた回数が所定回数に達した場合には制限された時間内
にチップ外部からコード信号を入力してもデータの書き
換えが禁止されるようにすることによって、データの不
正書き換えに対するセキュリティをさらに高めることも
できる。
【００３８】また、上記において、８ビットのコード信
号ＣＤ１〜ＣＤ８は、電圧が時系列的に所定の変化をな
す変化コード等にしても良い。この場合には、許可され
た者以外の者に対し、アナログ的な方法によりデータの
書き換えを禁止することができる。
号ＣＤ１〜ＣＤ８は、電圧が時系列的に所定の変化をな
す変化コード等にしても良い。この場合には、許可され
た者以外の者に対し、アナログ的な方法によりデータの
書き換えを禁止することができる。
【００３９】
【発明の効果】本発明に係る半導体記憶装置によれば、
不揮発性メモリに格納されたデータに対するセキュリテ
ィを高めることができると共に、所定期間内にチップ外
部より所定の信号を供給することにより選択的に書き換
え可能状態とすることができるため、異なる機能を選択
的に実現することができる。
不揮発性メモリに格納されたデータに対するセキュリテ
ィを高めることができると共に、所定期間内にチップ外
部より所定の信号を供給することにより選択的に書き換
え可能状態とすることができるため、異なる機能を選択
的に実現することができる。
【図1】本発明の実施の形態に係る半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示されたWE信号固定部の構成を示す回路
図である。
図である。
１ 半導体記憶装置、３ モード切り替え部、５ 入出
力コントローラ、７ 動作ロジックコントローラ、９
制御回路、１１ 高電圧発生回路、１３ ロウアドレス
バッファ、１５ ロウアドレスデコーダ、１７ アドレ
スレジスタ、１９カラムバッファ、２１ カラムデコー
ダ、２３ データレジスタ、２５ センスアンプ、２７
メモリセルアレイ、３１ パワーオン検出回路、３２
タイマカウンタ、３３ モード設定回路、３４ WE信
号固定部、３５ ＮAND回路、３６ 反転回路、４０
フューズ、Ｔｒ NチャネルＭＯＳトランジスタ、Ｒ
プルダウン抵抗、ＯＮ 出力ノード。
力コントローラ、７ 動作ロジックコントローラ、９
制御回路、１１ 高電圧発生回路、１３ ロウアドレス
バッファ、１５ ロウアドレスデコーダ、１７ アドレ
スレジスタ、１９カラムバッファ、２１ カラムデコー
ダ、２３ データレジスタ、２５ センスアンプ、２７
メモリセルアレイ、３１ パワーオン検出回路、３２
タイマカウンタ、３３ モード設定回路、３４ WE信
号固定部、３５ ＮAND回路、３６ 反転回路、４０
フューズ、Ｔｒ NチャネルＭＯＳトランジスタ、Ｒ
プルダウン抵抗、ＯＮ 出力ノード。
Claims (3)
- 【請求項１】 データの書き換えが可能な不揮発性メモ
リが形成されたチップを含む半導体記憶装置であって、 前記チップ上に形成され、電源投入時点からの所定期間
内に前記チップの外部より所定の信号が供給されない場
合には、前記所定期間の経過時に前記不揮発性メモリを
非可逆的に書き込み禁止状態とするモード切り替え手段
を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記モード切り替え手段は、 電源が投入されたことを検知する電源投入検出手段と、 前記電源投入検出手段により電源の投入が検知された時
点から、前記所定の期間を計時する計時手段と、 前記計時手段により計時された前記所定の期間内に、前
記所定の信号が前記チップの外部から供給されなかった
場合には書き換え禁止信号を生成するモード設定手段
と、 前記モード設定手段により生成された前記書き換え禁止
信号に応じて、前記不揮発性メモリへ供給されるライト
イネーブル信号を非可逆的に不活性化する信号レベル固
定手段とを含む請求項１に記載の半導体記憶装置。 - 【請求項３】 前記信号レベル固定手段は、 電源電圧ノードと接地ノードとの間に直列接続されたフ
ューズ及び抵抗素子と、 前記フューズと前記抵抗素子との間の中間ノードと前記
接地ノードとの間に前記抵抗素子と並列接続され、ゲー
トには前記書き換え禁止信号が供給されたトランジスタ
と、 前記中間ノードから出力される信号と前記ライトイネー
ブル信号とを入力して論理積を演算するＡＮＤ回路とを
含む請求項２に記載の半導体記憶装置。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001244728A JP3843777B2 (ja) | 2001-08-10 | 2001-08-10 | 半導体記憶装置 |
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-
2002
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