JP2003059283A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003059283A JP2003059283A JP2001244728A JP2001244728A JP2003059283A JP 2003059283 A JP2003059283 A JP 2003059283A JP 2001244728 A JP2001244728 A JP 2001244728A JP 2001244728 A JP2001244728 A JP 2001244728A JP 2003059283 A JP2003059283 A JP 2003059283A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
Abstract
装置を提供する。 【解決手段】 データの書き換えが可能な不揮発性のメ
モリセルアレイ27が形成されたチップを含む半導体記
憶装置であって、該チップの上に形成され、電源投入時
点からの所定期間内に該チップの外部より所定の信号が
供給されない場合には、該所定期間の経過時に該メモリ
セルアレイ27を非可逆的に書き込み禁止状態とするモ
ード切り替え部3を備えたことを特徴とする半導体記憶
装置を提供する。
Description
備えた半導体記憶装置に関するものである。
報など(以下、映像等と記す)が書き込まれた半導体メ
モリが、いわゆるパッケージメディアとして販売されて
いるが、このパッケージメディアとしては主に価格の安
いマスクROM媒体が使用されている。
ジメディアでは、特定コードの書き込みが半導体集積回
路の製造工程におけるイオン注入や、下層メタル配線工
程などにより実現されることから、一般的に完成まで2
ヶ月以上の時間が必要とされるといった問題があった。
が少なかった場合には、上記マスクROM媒体が書き換
え不可能であることから、大量の不良在庫を抱えざるを
得ないといったビジネス上の問題も招来していた。
増大した場合には、該映像等を格納したマスクROM媒
体を新たに増産する必要があり、供給できるまでに時間
がかかるといった問題があった。
換え可能な不揮発性半導体メモリを使用すれば、パッケ
ージメディアとして完成した後に情報を電気的に書き込
むことができるため製造時間も短くてすむ。
き換えが容易であることから、需要に応じて該不揮発性
半導体メモリに情報を書き込むことができるため、上記
のように在庫を抱える必要はなくなる。
メモリは、一般ユーザにおいても所定の方法によりデー
タの書き換えができるため、例えば該メモリに格納され
たデータの改変が行われた後に不良が生じた場合には、
製造者側に責任があるのか否かを特定することができな
いという問題がある。
を使用すると、製造者以外の者に同様なコンテンツを作
成する余地を与え、該コンテンツの著作権を無視した交
換やコピー、海賊版業者の横行等を招来するといった問
題も招来する。
問題を解消するためになされたもので、異なる機能を選
択的に実現できる半導体記憶装置を提供することを目的
とする。
上に形成され、電源投入時点からの所定期間内にチップ
の外部より所定の信号が供給されない場合には、所定期
間の経過時に不揮発性メモリを非可逆的に書き込み禁止
状態とするモード切り替え手段を備えたことを特徴とす
る半導体記憶装置を提供することにより達成される。
に格納されたデータに対するセキュリティを高めること
ができると共に、所定期間内にチップ外部より所定の信
号を供給することによって、選択的に書き換え可能状態
とすることができる。
入されたことを検知する電源投入検出手段と、電源投入
検出手段により電源の投入が検知された時点から、所定
の期間を計時する計時手段と、計時手段により計時され
た所定の期間内に、所定の信号がチップの外部から供給
されなかった場合には書き換え禁止信号を生成するモー
ド設定手段と、モード設定手段により生成された書き換
え禁止信号に応じて、不揮発性メモリへ供給されるライ
トイネーブル信号を非可逆的に不活性化する信号レベル
固定手段とを含むものとすることができる。
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。
記憶装置の構成を示すブロック図である。図1に示され
るように、半導体記憶装置1はワンチップ上に形成さ
れ、モード切り替え部3と入出力コントローラ5、動作
ロジックコントローラ7、制御回路9、高電圧発生回路
11、ロウアドレスバッファ13、ロウアドレスデコー
ダ15、アドレスレジスタ17、カラムバッファ19、
カラムデコーダ21、データレジスタ23、センスアン
プ25、及びメモリセルアレイ27を備える。
ン検出回路31とタイマカウンタ32、モード設定回路
33、WE信号固定部34、NAND回路35、反転回路3
6を含む。
検出回路31に接続され、モード設定回路33はタイマ
カウンタ32に接続されると共に、上記チップの外部か
ら例えば8ビットのコード信号CD1〜CD8が供給さ
れる。また、WE信号固定部34はモード設定回路33
に接続される。さらに、NAND回路35はWE信号固
定部34に接続されると共に、上記チップの外部からラ
イトイネーブル信号WEが供給される。また、反転回路
36はNAND回路35に接続される。
6に接続されると共に、該チップの外部から制御信号C
Sが供給される。また、制御回路9は動作ロジックコン
トローラ7に接続され、高電圧発生回路11は制御回路
9に接続される。なお、高電圧発生回路11により生成
された高電圧は、ロウアドレスデコーダ15とセンスア
ンプ25及びメモリセルアレイ27へ供給される。
ス、あるいはメモリセルアレイ27へ書き込まれるデー
タが、例えば8ビットの入出力データIO1〜IO8と
して該チップの外部から供給され、あるいは該アドレス
あるいはメモリセルアレイ27から読み出されたデータ
が、例えば8ビットの入出力データIO1〜IO8とし
て該チップの外へ出力されると共に、動作ロジックコン
トローラ7に接続される。
ントローラ5に接続され、ロウアドレスバッファ13及
びカラムバッファ19はアドレスレジスタ17に接続さ
れる。
ドレスバッファ13に接続されると共に制御回路9に接
続される。一方、カラムデコーダ21はカラムバッファ
19に接続され、データレジスタ23はカラムデコーダ
21及び入出力コントローラ5に接続され、センスアン
プ25はデータレジスタ23に接続されると共に、共に
制御回路9に接続される。そして、メモリセルアレイ2
7はロウアドレスデコーダ15及びセンスアンプ25に
接続される。
えば図2に示された回路により実現される。すなわち、
WE信号固定部34は、NチャネルMOSトランジスタ
Trとフューズ40、出力ノードON、及びプルダウン
抵抗Rを含む。
rは出力ノードONと接地ノードとの間に接続され、ゲ
ートはモード設定回路33に接続される。また、フュー
ズ40は電源電圧ノードVccと出力ノードONとの間
に接続され、プルダウン抵抗Rは出力ノードONと接地
ノードとの間に接続される。そして、出力ノードONは
NAND回路35の一方の入力端に接続される。
は、外部から供給する信号を操作することにより、通常
の書き換え可能な不揮発性メモリとして機能させ、ある
いは非可逆的に書き換え機能を禁止して読み出し専用メ
モリとして機能させることもできるものであるが、以下
において、この半導体記憶装置の動作を詳しく説明す
る。
定のメモリのアドレスと、該メモリに書き込まれるデー
タとが入出力データIO1〜IO8として入出力コント
ローラ5へ供給され、該アドレスはアドレスレジスタ1
7へ、該データはデータレジスタ23へそれぞれ供給さ
れる。
7からカラムバッファ19及びロウアドレスバッファ1
3へ供給され、カラムデコーダ21及びロウアドレスデ
コーダ15により該アドレスに対応した所定のメモリセ
ルが選択される。そして、該選択されたメモリセルへセ
ンスアンプ25で増幅された上記データが書き込まれ
る。
おいては、カラムデコーダ21とデータレジスタ23、
センスアンプ25、及びロウアドレスデコーダ15がそ
れぞれ制御回路9により制御されるが、制御回路9は動
作ロジックコントローラ7へ供給されるライトイネーブ
ル信号WEがハイレベルに活性化されている期間におい
て、上記のようなデータ書き込み動作を実行する。な
お、動作ロジックコントローラ7は、外部から供給され
る制御信号CSに応じて、入出力コントローラ5及び制
御回路9を制御する。
による制御により電源電圧より高い電圧を生成し、ロウ
アドレスデコーダ15とセンスアンプ25、及びメモリ
セルアレイ27へ供給する。
装置においては、モード切り替え部3が以下のように上
記ライトイネーブル信号WEを制御する。まず、パワー
オン検出回路31が、生成されたパワーオンリセット信
号を検知することによって、電源投入時点を検出する。
検出回路31により電源の投入が検知された時点から予
め設定された所定の期間を計時して、該所定の期間の経
過をモード設定回路33へ通知する。このとき、モード
設定回路33は上記所定の期間内に所定のコード信号C
D1〜CD8がチップ外部から供給されなかった場合に
は、ハイレベルの書き換え禁止信号CTを生成しWE信
号固定部34へ供給する。
たNチャネルMOSトランジスタTrがオンする。ここ
で、フューズ40の抵抗値が数百Ω、プルダウン抵抗R
の抵抗値が数百kΩとされるのに対し、上記Nチャネル
MOSトランジスタTrがオンしたときには出力ノード
ONと接地ノード間の抵抗値が数十Ωとなるため、Nチ
ャネルMOSトランジスタTrのオン時には電源電圧ノ
ードVccと出力ノードON間に過大な電流が流れ、フ
ューズ40が切断される。
り書き換え禁止信号CTが生成され出力された場合に
は、WE信号固定部34は出力ノードONから非可逆的
にロウレベルのライトイネーブル固定信号WELをNA
ND回路35へ供給する。
から供給されるライトイネーブル信号WEの信号レベル
によらず、定常的にハイレベルの信号を出力するように
なる。以上より、上記所定の期間内に所定のコード信号
CD1〜CD8がチップ外部より供給されなかった場合
には、動作ロジックコントローラ7へ供給されるライト
イネーブル信号WEが非可逆的にロウレベルに不活性化
され、データ書き換えが禁止される。なお、この場合に
は半導体記憶装置1はデータの読み出しのみが可能な状
態とされる。
号CD1〜CD8がチップ外部から供給された場合に
は、モード設定回路33はハイレベルの書き換え禁止信
号CTを生成しないため、動作ロジックコントローラ7
にはライトイネーブル信号WEが供給され、半導体記憶
装置1は通常のデータ書き換えが可能な状態とされる。
体記憶装置によれば、記憶させるデータの書き換えを行
う場合には、チップ外部から所定の期間内に所定のコー
ド信号CD1〜CD8を入力する必要があると共に、該
所定のコード信号CD1〜CD8が入力されることなく
該所定の期間が経過すると自動的に書き換え機能が禁止
されるため、第三者による書き換え方法の発見を困難に
してセキュリティを高めると共に、回路規模やコストを
増大させることなくデータの書き換えも可能とした半導
体記憶装置を提供することができる。
造者は、一般ユーザが使用する前の製品であれば自社の
管理できる方法でデータの書き換えが可能なため、流通
在庫を適正に保ち過剰在庫はデータを書き換えて再出荷
が可能となる。
憶する不揮発性カウンタを上記チップ内に設け、記憶さ
れた回数が所定回数に達した場合には制限された時間内
にチップ外部からコード信号を入力してもデータの書き
換えが禁止されるようにすることによって、データの不
正書き換えに対するセキュリティをさらに高めることも
できる。
号CD1〜CD8は、電圧が時系列的に所定の変化をな
す変化コード等にしても良い。この場合には、許可され
た者以外の者に対し、アナログ的な方法によりデータの
書き換えを禁止することができる。
不揮発性メモリに格納されたデータに対するセキュリテ
ィを高めることができると共に、所定期間内にチップ外
部より所定の信号を供給することにより選択的に書き換
え可能状態とすることができるため、異なる機能を選択
的に実現することができる。
成を示すブロック図である。
図である。
力コントローラ、7 動作ロジックコントローラ、9
制御回路、11 高電圧発生回路、13 ロウアドレス
バッファ、15 ロウアドレスデコーダ、17 アドレ
スレジスタ、19カラムバッファ、21 カラムデコー
ダ、23 データレジスタ、25 センスアンプ、27
メモリセルアレイ、31 パワーオン検出回路、32
タイマカウンタ、33 モード設定回路、34 WE信
号固定部、35 NAND回路、36 反転回路、40
フューズ、Tr NチャネルMOSトランジスタ、R
プルダウン抵抗、ON 出力ノード。
Claims (3)
- 【請求項1】 データの書き換えが可能な不揮発性メモ
リが形成されたチップを含む半導体記憶装置であって、 前記チップ上に形成され、電源投入時点からの所定期間
内に前記チップの外部より所定の信号が供給されない場
合には、前記所定期間の経過時に前記不揮発性メモリを
非可逆的に書き込み禁止状態とするモード切り替え手段
を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記モード切り替え手段は、 電源が投入されたことを検知する電源投入検出手段と、 前記電源投入検出手段により電源の投入が検知された時
点から、前記所定の期間を計時する計時手段と、 前記計時手段により計時された前記所定の期間内に、前
記所定の信号が前記チップの外部から供給されなかった
場合には書き換え禁止信号を生成するモード設定手段
と、 前記モード設定手段により生成された前記書き換え禁止
信号に応じて、前記不揮発性メモリへ供給されるライト
イネーブル信号を非可逆的に不活性化する信号レベル固
定手段とを含む請求項1に記載の半導体記憶装置。 - 【請求項3】 前記信号レベル固定手段は、 電源電圧ノードと接地ノードとの間に直列接続されたフ
ューズ及び抵抗素子と、 前記フューズと前記抵抗素子との間の中間ノードと前記
接地ノードとの間に前記抵抗素子と並列接続され、ゲー
トには前記書き換え禁止信号が供給されたトランジスタ
と、 前記中間ノードから出力される信号と前記ライトイネー
ブル信号とを入力して論理積を演算するAND回路とを
含む請求項2に記載の半導体記憶装置。
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2001
- 2001-08-10 JP JP2001244728A patent/JP3843777B2/ja not_active Expired - Lifetime
-
2002
- 2002-08-12 US US10/216,240 patent/US6693839B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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