JP2005503633A - パワーオンまたはオンリセットハードウェアの安全特性を持つ安全なポリヒューズromおよびその方法 - Google Patents
パワーオンまたはオンリセットハードウェアの安全特性を持つ安全なポリヒューズromおよびその方法 Download PDFInfo
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Abstract
【解決手段】パワーオンまたはオンリセットのハードウェアの安全対策を持つ安全な1回だけプログラム可能な(OTP)サリサイド化(salicided)ポリヒューズアレイ(2×8)セルを提案する。サリサイド化ポリヒューズおよびMOSスイッチを含む基本構築セルに基づく安全なOTPは、安全でない大きなOTPアレイの構築ブロックと同様の物を利用する。これは、向上した多段トラックおよびラッチセンスアンプ、または比較器、基本メモリセル、書き込みおよび読み込みメカニズムのためのデコーダ、および同様の制御ブロックを含む。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、概して、1回だけプログラム可能なROM記憶素子に関し、特に安全なリードアクセスを持つ1回だけプログラム可能なROM素子に関する。
【0002】
【従来の技術】
集積回路を用いる多くの場合、ある種の電気的にプログラム可能な情報格納用の不揮発性メモリが必要とされる。現代の集積回路において電気的にプログラム可能なメモリへの要求が高まるのに応じるため、例えば、プログラム可能読み出し専用メモリ(PROM)、消去プログラム可能読み出し専用メモリ(EPROM)、電気的に消去プログラム可能読み出し専用メモリ(EPROM)、フィールドプログラム可能ゲートアレイ(FPGA)、およびヒューズ装置を含む、多数のよく知られたメモリ技術を利用することができる。
【0003】
【発明が解決しようとする課題】
ヒューズ素子、または(1回だけプログラム可能な)OTPヒューズ素子は多くの場合、導電性のサリサイド化(salicided)ポリシリコン線で形成されている。切れていない且つプログラムされていない状態においては、ヒューズは低いインピーダンスで通電する。ヒューズにプログラムするためにはおよそ20ミリアンペアの大きなプログラミング電流がサリサイド化ポリシリコン線に加えられるが、その結果サリサイド化ポリシリコン線が加熱され、高インピーダンス接続を起こし、サリサイド化ポリシリコン線が切れてしまう。当然、一度ヒューズが切れてしまえば、書き込まれたデータは消去可能でなくなる。
【0004】
これらの装置の各々に書き込まれ、格納されたデータは、データにアクセスするためのアドレス方式を実行すれば容易にアクセスすることができる。例えば、1×8OTPROMでは、起動するとすぐに、ROM内に格納された値が出力ポートに入ることになる。その結果、これらのどの記憶領域に書き込まれた安全なデータも安全でなくなる。
【0005】
従って、本発明の目的は、内部に格納されたデータへの安全なアクセスを提供する制御回路並びにヒューズ素子のアレイを有するヒューズメモリ装置を提供することであり、適切な制御回路の動作および安全アクセス確認なしにヒューズメモリ装置内から安全なデータにアクセスすることができないようにすることである。
【0006】
【課題を解決するための手段】
本発明によれば、
安全データ値を格納する安全データ記憶装置と、
出力ポートと、
第1のモードでは安全データ記憶装置に格納されている値以外の第1の既知の値を出力ポートに提供し、第2の他のモードでは安全データ記憶装置に格納されている値を出力ポートに提供する第1のモードおよび第2の他のモードで動作可能なデータ検索回路と、
を備える安全な1回だけプログラム可能な(OTP)ROMが提供される。
【0007】
また、本発明の他の側面によれば、
安全値を格納する1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法であって、
安全出力レジスタを供給するステップと、
装置をリセットするステップと、
安全出力レジスタ内に安全値以外の既知の値を格納するステップと、
安全読み込みオペレーションに基づいて、安全値を検索し、検索した安全値を安全出力レジスタにラッチするための安全読み込みオペレーションを行うステップと、
を備える方法が提供される。
【0008】
【発明の実施の形態】
以下、添付図面に従って本発明を説明する。
【0009】
リセットまたは起動の間、安全なおよびテスト出力レジスタはプログラムされた値に設定される。リセットがアサート停止される(またはチップが起動される)時、安全リニアパルス発生器が安全読み込み周期を開始し、通常の読み込み周期の制御をロックアウトする。安全読み込み周期の終了時、安全出力レジスタはOTPの安全ビットの値にラッチする。通常読み込み周期は、安全な読み込み周期が完了した後いつでも開始される。
【0010】
テストの目的で、通常読み込み周期はOTPの安全またはテストの部分を読み込み、その結果をテスト出力レジスタで出力する。
【0011】
図1は、安全な1回だけプログラム可能な(OTP)のトップレベルの設計を示している。これは、制御ブロック(A_control)1、ヒューズアレイおよびセンスアンプアレイ(A_array_sense_amp)2、8ビット安全出力レジスタ3、8ビットテスト出力レジスタ4、およびアナログブロック(A_analog_block)5を備える。アナログブロック5は、安全なOTPの一部としてヒューズアレイおよびセンスアンプアレイ2に読み込みおよび書き込み電流を供給する3つのバイアスジェネレータ6を含む。起動またはリセットオペレーションの後、安全出力レジスタ3は安全読み込みオペレーション回路によって使用され、安全テストレジスタ4はテストまたは安全ビットの確認のため、通常読み込みオペレーション回路によって使用される。
【0012】
図2は、制御ブロック1を示している。制御ブロック1は、ロウデコーダ(A_row_decoder)25、通常読み込みパルス発生器(A_normal_read_pulse_generator)26、リセットパルス発生器(A_reset_read_pulse_generator)27、3つの入力レジスタ22、23、24、テストレジスタストローブ(test_register_strobe)20、および安全レジスタストローブ(secure_register_strobe)21出力ストローブ信号を備える。3つの入力レジスタは、安全またはテストカラムアドレス信号22、ブロック選択信号24、および書き込み許可信号23をラッチするためのものである。ロウデコーダ25は出力ポート28を介してヒューズアレイおよびセンスアンプアレイ2にロウアドレスを供給し、ヒューズアレイおよびセンスアンプアレイ2内のカラムは出力ポート29の信号から決定される。通常読み込みパルス発生器26は通常読み込み周期を制御するためのものであり、リセットパルス発生器27は安全読み込み周期を制御するためのものである。安全読み込みの結果は安全出力レジスタに供給され、一方、通常読み込みオペレーションの結果はテスト出力レジスタに供給される。カラムデコーダ出力ポート29は読み込みまたは書き込みオペレーション周期の間に安全カラム(secure_column)29aまたはテストカラム(test_column)29bのいずれかを選択するためのものである。通常読み込みパルス発生器およびリセット読み込みパルス発生器の両方とも、イベントドリブンシフトレジスタである。イネイブルストローブ信号31上でロウ(low)からハイ(high)に変化すると、レジスタ22、23、24およびアドレス30へのすべての入力がラッチされる。
【0013】
制御ブロックは以下の3つの機能を行う。即ち、起動またはリセットのアサート停止後、安全読み込みオペレーションを行い、安全な読み込み周期が完了した後いつでも通常読み込みオペレーションを行い、いずれかのOTPヒューズに対して書き込みをする。安全レジスタストローブ21は安全出力レジスタ3に対して書き込みをし、テストレジスタストローブ20はテスト出力レジスタ4に対して書き込みをする。
【0014】
図3は制御ブロック1のロウデコーダコンポーネントを示し、これにおいて、ロウデコーダの機能は、書き込み周期の間のみヒューズアレイおよびセンスアンプアレイ2内のアレイのロウを選択するためのものである。
【0015】
図4は制御ブロック1の通常読み込みパルス発生器コンポーネント26を示している。通常読み込み周期で使用される時、読み込みリニアパルス発生器はテスト出力ストローブ信号20によってヒューズアレイおよびセンスアンプアレイ2を制御する。作動中、テスト出力レジスタは、安全またはテストデータをラッチする。読み込み周期後、通常読み込みパルス発生器はセンスアンプの出力信号をテストレジスタにストローブする。
【0016】
図5は制御ブロックのリセット読み込みパルス発生器のコンポーネントを示している。リセット読み込み周期で使用されるとき、リセット読み込みパルス発生器は安全出力ストローブ信号21によってヒューズアレイおよびセンスアンプアレイ2を制御する。安全読み込みオペレーション中、安全出力レジスタは、安全データをラッチする。読み込み周期後、リセット読み込みパルス発生器はヒューズアレイおよびセンスアンプアレイ2の出力信号を安全レジスタにストローブする。
【0017】
図6は、ヒューズアレイおよびセンスアンプアレイ2の一部としての2×8アレイ(A_2x8bit_array)61およびセンスアンプ(A_sense_amp)60を示している。各センスアンプは安全またはテストポリヒューズの状態(切れているか切れていないか)を感知し、感知した結果を出力レジスタに提供する。各ロウには1つのトラックおよびラッチセンスアンプ、および比較器が設けられている。OTPポリヒューズ素子の2×8安全アレイには、8つのセンスアンプがある。
【0018】
図7は、ヒューズアレイおよびセンスアンプアレイ2の一部を形成するOTPポリヒューズ素子74の2×8安全アレイを示し、これにおいて、8ビットの1つの安全カラム(secure_col)70は安全データを格納するものであり、8ビットの他のテストカラム(test_col)71はテストデータを格納するものである。
【0019】
図8は、図7の2×8安全アレイの単一ポリヒューズ素子形成部を示し、これはヒューズ素子80およびN−MOSトランジスタスイッチ81を備える。N−MOSトランジスタスイッチ81のゲートはカラム入力83に連結し、N−MOSトランジスタスイッチのソースはグラウンド84に連結し、N−MOSトランジスタのドレーンは抵抗80を介してロウ入力82に連結している。
【0020】
ヒューズ素子、または(1回だけプログラム可能な)OTPヒューズ素子は、多くの場合、導電性のサリサイド化ポリシリコン線から形成されている。切れていない且つプログラムされていない状態においては、ヒューズは低いインピーダンスで通電する。ヒューズにプログラムするためにはおよそ20ミリアンペアの大きなプログラミング電流がサリサイド化ポリシリコン線に加えられるが、その結果サリサイド化ポリシリコン線が加熱され、高インピーダンス接続を起こし、サリサイド化ポリシリコン線が切れてしまう。当然、一度ヒューズが切れてしまえば、書き込まれたデータは消去可能でなくなる。
【0021】
無論、本発明によるプログラム性を提供するため、他の1回だけプログラム可能な装置も有用である。
【0022】
リセットモード
図9は安全読み込みオペレーションを行うためのステップを示している。安全モードまたはプログラムされたモードにおいて、図1に示されるような回路のリセットまたは起動の間、テストレジスタ4の出力ポートおよび安全レジスタ3の出力ポートの両方がデフォルト値に設定され、ここではデフォルト値は「オフ」または「低い」または「0」である。または、異なるデフォルト値が設定される。安全なOTPのデフォルトモードは、安全モード、即ちプログラムされたモードである。安全モードでは、ビットがプログラムされている。無論、デフォルト値のビットは既に正しく設定されているため、デフォルト値以外のビットのみがプログラムされる必要がある。テストレジスタおよび安全レジスタを含むOTP出力ポートはデフォルト値に設定されているが、設計者はこのデフォルト値を用いて、安全なOTPによって提供されるオペレーションの安全モードにおいてキーオンチップデジタル安全ブロックをロックアウトすることができる。
【0023】
リセットのアサート停止またはチップの起動後、リセット信号が立ち上がると、安全リニアパルス発生器はOTPにおいて安全カラムの安全読み込み周期を開始する。この安全読み込み周期の間、制御ブロックへのすべての入力ポートes7a、bs7b、we7c、アドレス7dは、偶発的な通常読み込み周期が開始することを防止するためロックアウトされる。安全読み込みオペレーションが終了すると、安全パルス発生器はセンスアンプ値を安全出力レジスタへラッチし、今後の通常読み込み周期または書き込み周期をサポートするため、制御ブロック入力経路を開放する。
【0024】
通常読み込み周期
図10は安全OTPROMから通常読み込み周期を行うためのステップを示している。安全な読み込み周期が完了した後、制御ブロックへのすべての入力経路es7a、bs7b、we7c、アドレス7dが開放されて通常読み込みオペレーションを許可し、安全OTPの安全またはテストビットがテスト出力レジスタへ読み込まれることを可能にする。通常読み込みオペレーションがいったん開始されると、すべての8つのセンスアンプがポリヒューズビットの状態を解決している間偶発的な読み込みオペレーションを防止するため、通常読み込みパルス発生器は読み込み周期を持続させる制御ブロックへのすべての入力値es7a、bs7b、we7c、アドレス7dをロックアウトする。
【0025】
安全なOTPのリセットが通常読み込み周期の間いつでもアサートおよびアサート停止される場合、通常読み込み周期は中断され、安全な読み込みオペレーションが可能となる。リセット機能は、安全OTPの他のどの機能よりも優先される。
【0026】
書き込み周期−安全またはテストポリヒューズの切断
図11は安全OTPROMへの書き込み周期を行うためのステップを示している。安全な読み込み周期が完了した後、制御ブロックへのすべての入力経路es7a、bs7b、we7c、アドレス7dに対して、制御が開放されて安全およびテストヒューズへの書き込みが許可される。書き込み周期は、2×8安全ポリヒューズアレイから安全またはテストカラムのいずれかおよびロウのうちの1つを選択することによって開始される。選択したポリヒューズに書き込みをするためには、ヒューズを「切る」ために少なくとも所定の時間、所定の電流を上記ヒューズ80に供給する。書き込みオペレーションのための所定の電流はアナログブロック5に基づいている。
【0027】
書き込み周期が完了すると、書き込みオペレーションが成功したかを、通常の読み込みオペレーションを行ってテスト出力レジスタの値を確認することによってテストする。安全ビットが安全出力レジスタに書き込まれている場合、安全出力レジスタは、リセットのアサートおよびアサート停止またはチップの電源を切ってすぐに入れるまで更新されない。
【0028】
起動またはリセットの間、安全なOTPの安全出力レジスタはプログラムされた値に設定される。プログラムされた値は設計者によって用いられて、オンチップ設計の重要な機能をロックまたは無効にする。有利な点は、安全の目的で、いくつかの主要なデジタル機能が、リセットまたは起動モードの間ハッカーの妨害に対して免疫があることである。安全なOTPが起動する時および/またはリセットがアサート停止する時、制御ブロックは1つの安全読み込みオペレーションのみを行い、安全なOTPの安全ビットを安全出力レジスタの中に読み込む。これによって、安全なOTP内の格納された値に従っていくつかの主要なデジタル機能を1回開放することができる。
【0029】
例えば、OTPROMを用いてプロセッサの実行のために開始アドレスを保存する場合、デフォルト値が休止プロセッサ値に設定されて、完全な起動までプロセッサを中間状態に保持する。従って、ROMの起動およびプロセス実行にための第1アドレスのロードの前にプロセッサにアクセスすることが不可能となる。このようにして、セキュリティ上の問題が重大である1つのタイムフレームが回避される。
【0030】
本発明の精神および範囲から逸脱することなく多くの他の実施形態が想定される。
【図面の簡単な説明】
【図1】
安全なポリヒューズアレイ回路の線図である。
【図2】
安全なポリヒューズアレイ回路の制御ブロック形成部の線図である。
【図3】
安全なポリヒューズアレイ回路のロウデコーダ形成部の線図である。
【図4】
安全なポリヒューズアレイ回路の通常読み込みパルス発生器形成部の線図である。
【図5】
安全なポリヒューズアレイ回路のリセットパルス発生器形成部の線図である。
【図6】
安全なポリヒューズアレイ回路の2×8OTPROMアレイおよびセンスアンプ形成部の線図である。
【図7】
安全なポリヒューズアレイ回路の2×8安全アレイ形成部の線図である。
【図8】
安全なポリヒューズアレイ回路の単一ポリヒューズ素子形成部の線図である。
【図9】
安全なOTPROM上でリセット読み込み周期を行う方法のフローチャートである。
【図10】
安全なOTPROM上で通常読み込み周期を行う方法のフローチャートである。
【図11】
安全なOTPROM上で書き込み周期を行う方法のフローチャートである。
【符号の説明】
1 制御ブロック
2 ヒューズアレイおよびセンスアンプアレイ
3 8ビット安全出力レジスタ
4 8ビットテスト出力レジスタ
5 アナログブロック
6 バイアスジェネレータ
20 テストレジスタストローブ
21 安全レジスタストローブ
22〜24 入力レジスタ
25 ロウデコーダ
26 通常読み込みパルス発生器
27 リセットパルス発生器
28,29 出力ポート
30 アドレス
60 センスアンプ
61 2×8アレイ
70 安全カラム
71 テストカラム
74 OTPポリヒューズ素子
80 ヒューズ素子
81 N−MOSトランジスタスイッチ
Claims (14)
- 安全データ値を格納する安全データ記憶装置と、
出力ポートと、
第1のモードでは安全データ記憶装置に格納されている値以外の第1の既知の値を出力ポートに提供し、第2の他のモードでは安全データ記憶装置に格納されている値を出力ポートに提供する第1のモードおよび第2の他のモードで動作可能なデータ検索回路と、
を備える安全な1回だけプログラム可能な(OTP)ROM。 - 前記データ検索回路は装置に電力が与えられる直後に第1のモードに入る、請求項1に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 前記データ検索回路は、安全なデータ記憶装置内のデータへのデータアクセスが成功すると直ぐに前記第1のモードから前記第2のモードへ切り替えられる、請求項2に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 安全なポリヒューズ素子のアレイを有するアレイセンスアンプを備え、このポリヒューズ素子は前記安全データ記憶装置内にデータを格納する時に使用される、請求項3に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 前記安全データ記憶装置以外にデータを格納する時に使用されるテストポリヒューズ素子のアレイを有するアレイセンスアンプを備える、請求項4に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 各アレイはポリヒューズ素子の1×8アレイを備える、請求項5に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 前記データ検索回路は、オペレーションの第2の他のモードが前記安全データ記憶装置へのアクセスを提供することを可能にする制御ブロックを含む、請求項4に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 前記安全データ記憶装置内のデータの読み込みおよび格納を可能にするアレイセンスアンプに供給される2つのバイアス読み込み電圧および書き込み電流を調整するアナログ回路を含むプログラミング回路を備える、請求項1に記載の安全な1回だけプログラム可能な(OTP)ROM。
- オペレーションの第1のモードの既知の値およびオペレーションの第2の他のモードの前記安全データ記憶装置に格納されている値を保持する安全出力レジスタを備え、安全な1回だけプログラム可能な(OTP)ROMから検索されたデータは前記安全出力レジスタに格納されているデータである、請求項3に記載の安全な1回だけプログラム可能な(OTP)ROM。
- 安全値を格納する1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法であって、
安全出力レジスタを供給するステップと、
装置をリセットするステップと、
安全出力レジスタ内に安全値以外の既知の値を格納するステップと、
安全読み込みオペレーションに基づいて、安全値を検索し、検索した安全値を安全出力レジスタにラッチするための安全読み込みオペレーションを行うステップと、
を備える方法。 - 前記安全読み込みオペレーションは、その安全読み込みオペレーションを開始するための既知の特性を有するリニアパルスを発生するステップを含む、請求項10に記載の安全値を格納する1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法。
- 安全読み込みを行うステップは前記制御ブロックへの全ての入力をロックアウトするステップの後に行われ、前記安全読み込みを行うステップは前記制御ブロックへの全ての入力を開放するステップに続く、請求項11に記載の安全値を格納する1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法。
- 回路のイベントの予測起動シーケンスが完成して前記記憶装置から前記安全データを検索する外部コマンドを受信しないと直ぐに安全リニアパルスを発生するステップを備える、請求項12に記載の1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法。
- 回路のイベントの予測起動シーケンスが完成して記憶装置から安全データを検索する外部コマンドを受信しないと直ぐに安全リニアパルスを発生するステップを備える、請求項11に記載の1回だけプログラム可能な(OTP)ROM装置で安全読み込みを行う方法。
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