CN100353454C - 具有上电或复位硬件安全特性的安全多熔丝只读存储器及其方法 - Google Patents

Abstract

提议了一种具有上电或复位硬件安全特性的安全一次可编程(OTP)自校准硅化多熔丝阵列(2×8)单元。基于包括自校准硅化多熔丝和MOS开关的原始构件单元的安全OTP利用与更大的非安全OTP阵列的相同构件模块。它包括增强的多级跟踪&锁存读出放大器、或比较器，原始存储单元、用于写和读机制的译码器以及相似的控制模块。

Description

具有上电或复位硬件安全特性的安全多熔丝只读存储器及其方法

发明领域

本发明一般涉及一种一次可编程ROM(只读存储器)存储元件，更具体地说，涉及一种具有安全读访问的一次可编程ROM元件。

发明背景

大量集成电路应用需要某种电可编程非易失性存储器来存储信息。为了适应现代集成电路中不断增长的电可编程存储器要求，出现了若干众所周知的存储器技术，包括例如可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EPROM)、现场可编程门阵列(FPGA)以及熔丝器件。

熔丝元件或(一次可编程)OTP熔丝元件常常由导电自校准硅化(salicided)多晶硅线组成。在未熔断-未编程状态下，熔丝以低阻抗导通。为了对熔丝进行程序设计，将大约20mA的较大编程电流施加到自校准硅化多晶硅线上，导致自校准硅化多晶硅线发热，一旦自校准硅化多晶硅线熔断就引起高阻抗连接。当然，一旦熔丝熔断，写入数据则为不可擦除的了。

一旦为访问数据而执行了寻址方案，就可以容易地访问写入和存储在各个这些器件中的数据。例如，在1×8的OTP ROM上，一旦上电，输出端口就将保持存储在ROM中的值。因此，写入到任何这些存储单元中的安全数据就不安全了。

因此，本发明的一个目的是提供一种熔丝存储器件，它具有熔丝元件阵列以及控制电路，后者用于提供到该器件内的存储数据的安全访问，其中在没有适当的控制电路操作和安全访问验证的情况下，无法从熔丝存储器件访问安全数据。

发明概述

根据本发明，提供了一种安全一次可编程(OTP)ROM，其中包括：

-安全数据存储器，用于存储安全数据值；

-输出端口；以及

-数据检索电路，能够在第一模式和不同的第二模式下工作，以在第一模式下向输出端口提供不同于存储在安全数据存储器中的值的第一已知值，以及在不同的第二模式下向输出端口提供存储在安全数据存储器中的值。

根据本发明的另一方面，提供了一种在一次可编程(OTP)ROM器件上执行安全读出的方法，所述ROM器件具有存储于其中的安全值，所述方法包括以下步骤：

-提供安全输出寄存器；

-复位器件；

-在安全输出寄存器中存储不同于安全值的已知值；以及

-执行安全读操作，以检索安全值并依靠该安全读操作将检索的安全值锁存在安全输出寄存器中。

附图概述

现在将结合附图对本发明进行描述，其中：

图1是安全多熔丝阵列电路图。

图2是形成部分安全多熔丝阵列电路的控制模块的图。

图3是形成部分安全多熔丝阵列电路的行译码器的图。

图4是形成部分安全多熔丝阵列电路的正常读脉冲发生器的图。

图5是形成部分安全多熔丝阵列电路的复位脉冲发生器的图。

图6是形成部分安全多熔丝阵列电路的2×8 OTP ROM阵列和读出放大器的图。

图7是形成部分安全多熔丝阵列电路的2×8安全阵列的图。

图8是形成部分安全多熔丝阵列电路的单个多熔丝元件的图。

图9是在安全OTP ROM上执行复位读周期的方法的流程图。

图10是在安全OTP ROM上执行正常读周期的方法的流程图。

图11是在安全OTP ROM上执行写周期的方法的流程图。

本发明的详细描述

在复位或上电期间，安全和测试输出寄存器被设置为程序设计值。当复位被去断言(或者给芯片上电)时，安全线性脉冲发生器开始安全读周期并封锁正常读周期的控制。在安全读周期结束时，安全输出寄存器锁存OTP的安全比特的值。在完成了安全读周期之后的任何时间开始正常读周期。

出于测试目的，正常读周期读取OTP的安全或测试部分并输出测试输出寄存器上的结果。

图1说明了安全一次可编程(OTP)的高级设计。它包括控制模块1、熔丝阵列和读出放大器阵列2、8比特安全输出寄存器3、8比特测试输出寄存器4以及模拟模块5。模拟模块5包括3个偏压发生器6，它设置作为部分安全OTP的熔丝阵列和读出放大器阵列2的读电流和写电流。安全输出寄存器3在上电或复位操作之后由安全读操作电路使用，而安全测试寄存器4由正常读操作电路用于校验测试或安全比特。

图2说明了控制模块1。控制模块1包括行译码器25，正常读脉冲发生器26复位脉冲发生器27、三个输入寄存器22、23、24，测试寄存器选通20和安全寄存器选通21输出选通信号。三个输入寄存器用于锁存安全或测试列地址信号22，块选择信号24和写允许信号23。行译码器25通过输出端口28向熔丝阵列和读出放大器阵列2提供行地址，而熔丝阵列和读出放大器阵列2中的列根据输出端口29上的信号确定。正常读脉冲发生器26用于控制正常读周期而复位脉冲发生器27用于控制安全读周期。安全读取的结果被放置在安全输出寄存器中，而正常读操作的结果被放置在测试输出寄存器中。列译码器输出端口29用于在读或写操作周期期间选择安全列29a或测试列29b。正常读脉冲发生器和复位读脉冲发生器都是事件驱动移位寄存器。在允许选通信号31从低跃变为高之后，锁存所有到寄存器22、23、24和地址30的输入信号。

控制模块用于执行以下三项功能：在上电或复位去断言后执行安全读操作，在完成了安全读操作之后的任何时间执行正常读操作，以及写入任何OTP熔丝。安全寄存器选通21写入安全输出寄存器3而测试寄存器选通20写入测试输出寄存器4。

图3说明了控制模块1的行译码器部件25，其中行译码器的功能是仅在写周期期间选择熔丝阵列和读出放大器阵列2中的阵列的行。

图4说明了控制模块1的正常读脉冲发生器部件26。读线性脉冲发生器用于在正常读周期中经测试输出选通信号20控制熔丝阵列和读出放大器阵列2。操作中，测试输出寄存器锁存安全或测试数据。在读周期之后，正常读脉冲发生器将读出放大器的输出信号选通到测试寄存器中。

图5说明了控制模块的复位读脉冲发生器部件。复位读脉冲发生器用于在复位读周期中经安全输出选通信号21控制熔丝阵列和读出放大器阵列2。在安全读操作中，安全输出寄存器锁存安全数据。在读周期之后，复位读脉冲发生器将熔丝阵列和读出放大器阵列2的输出信号选通到安全寄存器中。

图6说明了作为部分熔丝阵列和读出放大器阵列2的2×8阵列61和读出放大器60。各个读出放大器读出安全或测试多熔丝状态(熔断或未熔断)并将读出结果提供给输出寄存器。为每行提供一个跟踪&锁存读出放大器和比较器。OTP多熔丝元件的2×8安全阵列有8个读出放大器。

图7说明了形成部分熔丝阵列和读出放大器阵列2的OTP多熔丝元件74的2×8安全阵列，其中8比特的一个安全列70用于存储安全数据而8比特的另一测试列71用于存储测试数据。

图8说明了形成部分图7的2×8安全阵列的单个多熔丝元件，它包括熔丝元件80和NMOS晶体管开关81。NMOS晶体管开关81的栅极连接到列输入83，NMOS晶体管开关的源极连接到地84，而NMOS晶体管开关的漏极通过电阻80连接到行输入82。

熔丝元件或(一次可编程)OTP熔丝元件常常由导电自校准硅化多晶硅线构成。在未熔断-未编程状态下，熔丝以低阻抗导通。为了对熔丝进行程序设计，将大约20mA的较大编程电流施加到自校准硅化多晶硅线上，导致自校准硅化多晶硅线发热，一旦自校准硅化多晶硅线熔断就引起高阻抗连接。当然，一旦熔丝熔断，写入数据则为不可擦除的了。

当然，其它一次可编程器件也适用于提供根据本发明的可编程序性。

复位模式

图9说明用于执行安全读操作的步骤。在安全模式或程序设计模式中，在对诸如图1所示电路进行复位或上电期间，测试寄存器4的输出端口和安全寄存器3的输出端口被设置为缺省值；这里的缺省值为“断开”或“低”或“0”。或者设置不同的缺省值。安全OTP的缺省模式是安全模式-程序设计模式。在安全模式中，对各个比特进行程序设计。当然，只有非缺省值的比特需要进行程序设计，因为具有缺省值的比特已经被正确地设置了。尽管包括测试寄存器和安全寄存器的OTP输出端口被设置为缺省值，但设计人员也可以利用此缺省值在安全OTP提供的安全模式操作中封锁关键的单芯片数字安全模块。

在复位被去断言、或者给芯片上电之后，在复位信号的上升沿，安全线性脉冲发生器开始OTP中安全列的安全读周期。在此安全读周期期间，到控制模块es 7a、bs 7b、we 7c、地址7d的所有输入端口都被锁住，以防止意外发生正常读周期的开始。在安全读操作结束时，安全脉冲发生器将读出放大器值锁存到安全输出寄存器中并解锁控制模块输入路径，以支持以后的正常读周期或写周期。

正常读周期

图10说明了从安全OTP ROM执行正常读周期的步骤。在安全读周期完成后，到控制模块es 7a、bs 7b、we 7c、地址7d的所有输入路径都被释放，以允许正常读操作能够将安全OTP的安全或测试比特读到测试输出寄存器中。一旦开始正常读操作，正常读脉冲发生器在读周期期间封锁到控制模块es 7a、bs 7b、we 7c、地址7d的所有输入值，以防止在所有8个读出放大器分析多熔丝比特的状态的时候出现意外读操作。

如果在正常读周期期间的任何时候安全OTP的复位被断言和去断言，则正常读周期被中断而允许安全读操作。复位功能的优先级超越了安全OTP的任何其它功能。

写周期-熔断安全或测试多熔丝

图11说明了用于执行到安全OTP ROM的写周期的步骤。在安全读周期完成后，到控制模块es 7a、bs 7b、we 7c、地址7d的所有输入路径、控制被释放，以允许写入安全和测试熔丝，通过从2×8安全多熔丝阵列选择安全或测试列和一行来开始写周期。为了向所选多熔丝写入，将预定电流送入熔丝80至少预定时间量，以便“熔断”熔丝。写操作的预定电流以模拟模块5为根据。

一旦完成了写周期，通过执行正常读操作并检查测试输出寄存器的值来测试写操作成功。如果将安全比特写入安全输出寄存器，则直到执行了芯片的复位断言和去断言或上电周期才更新安全输出寄存器。

在上电或复位安全OTP期间，安全输出寄存器被设置为程序设计值。程序设计值由设计人员用于锁住或禁止单芯片设计的关键特性。有利的做法是，出于安全目的，某些关键数字功能在复位或上电模式期间不受黑客干预的影响。当安全OTP在上电和/或复位被去断言时，控制模块只执行一个安全读操作，将安全OTP被安全比特读入安全输出寄存器中。这样做允许根据安全OTP中的存储值一次性解锁某种关键数字功能。

例如，当OTP ROM被用于存储处理器执行的开始地址时，缺省值被设置为暂停处理器值，从而将处理器保持在中间(limbo)未决满上电中。因此，不可能在ROM上电并加载了过程执行的第一地址之前访问处理器。因此避免了安全性考虑相当重要的一个时帧。

可以设想大量其它实施例，并不背离本发明的精神或范围。

Claims (14)

1.一种安全一次可编程ROM，它包括：

-安全数据存储器，用于存储安全数据值；

-输出端口：以及

-数据检索电路，它能够在第一模式和不同的第二模式下工作，以在所述第一模式下向所述输出端口提供不同于存储在所述安全数据存储器中的值的第一已知值，并且在所述不同的第二模式下向所述输出端口提供存储在所述安全数据存储器中的值，其中，在第一模式中，锁定存储在安全数据存储器中的值。

2.如权利要求1所述的安全一次可编程ROM，其特征在于在向所述器件供电后，所述数据检索电路处于所述第一模式。

3.如权利要求2所述的安全一次可编程ROM，其特征在于在对所述安全数据存储器中的数据进行成功数据访问后，所述数据检索电路从所述第一模式切换到所述第二模式。

4.如权利要求3所述的安全一次可编程ROM，其特征在于包括：

读出放大器阵列2，它具有安全多熔丝元件74阵列，所述多熔丝元件74用于存储所述安全数据存储器中的数据。

5.如权利要求4所述的安全一次可编程ROM，其特征在于包括：

读出放大器阵列2，它具有测试多熔丝元件阵列，用于存储非所述安全数据存储器中的数据。

6.如权利要求5所述的安全一次可编程ROM，其特征在于所述各阵列包括1×8阵列的多熔丝元件74。

7.如权利要求4所述的安全一次可编程ROM，其特征在于所述数据检索电路包括：

控制模块1，用于使所述不同的第二模式操作能够提供到所述安全数据存储器的访问。

8.如权利要求1所述的安全一次可编程ROM，其特征在于包括：

编程电路，它包括模拟电路，用于调整提供给所述读出放大器阵列2的两个偏置读电压和写电流，从而允许读取和存储在所述安全数据存储器中存储的数据。

9.如权利要求3所述的安全一次可编程ROM，其特征在于包括：

安全输出寄存器3，用于保持所述第一操作模式中的所述已知值以及所述不同的第二操作模式中所述安全数据存储器中存储的值，其中从所述安全一次可编程ROM检索到的数据是所述安全输出寄存器3中存储的数据。

10.一种执行在一次可编程ROM器件上的安全读的方法，所述器件具有存储于其中的安全值，所述方法包括以下步骤：

-提供安全输出寄存器3；

-复位所述器件；

-在所述安全输出寄存器3中存储不同于所述安全值的已知值；以及

-执行安全读操作，以检索所述安全值并依靠所述安全读操作将所述检索到的安全值锁存在所述安全输出寄存器3中，其中，在安全读擦作期间，锁定存储在所述器件中的安全值。

11.如权利要求10所述的执行在一次可编程ROM器件上的安全读的方法，其特征在于所述安全读操作包括以下步骤：生成具有已知特性的线性脉冲，用于开始所述安全读操作。

12.如权利要求11所述的执行在一次可编程ROM器件上的安全读的方法，其特征在于在执行安全读的所述步骤之前执行以下步骤：封锁到所述控制模块1的所有输入，并且其中在执行安全读的所述步骤之后执行以下步骤：解锁到所述控制模块1的所有输入。

13.如权利要求12所述的执行在一次可编程ROM器件上的安全读的方法，所述方法包括以下步骤：

在完成了所述电路的事件的预期上电序列并没有收到从所述存储器检索所述安全数据的外部命令时，生成所述安全线性脉冲。

14.如权利要求11所述的执行在一次可编程ROM器件上的安全读的方法，所述方法包括以下步骤：

在完成了所述电路的事件的预期上电序列并没有收到从所述存储器检索所述安全数据的外部命令时，生成所述安全线性脉冲。

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