JPS6177914A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6177914A JPS6177914A JP59198607A JP19860784A JPS6177914A JP S6177914 A JPS6177914 A JP S6177914A JP 59198607 A JP59198607 A JP 59198607A JP 19860784 A JP19860784 A JP 19860784A JP S6177914 A JPS6177914 A JP S6177914A
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- memory cell
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置等に用いられる半導体記憶装置に
関し、特に出力レジスタを付設したＰ［２０Ｍ（プログ
ラマブルリードオンリメモリ）を具備する半導体記憶装
置に関する。
関し、特に出力レジスタを付設したＰ［２０Ｍ（プログ
ラマブルリードオンリメモリ）を具備する半導体記憶装
置に関する。
出力レジスタ付ＰＲＯＭは、ＰＲＯＭの記憶内容が、ク
ロック信号により制御されて一旦出力レジスタに転送さ
れ、出力バノファを介して外部へ供給される。出力レジ
スタ付ＰＲＯ？Ｉを含む半導体記憶装置はアドレス入力
、チ・ノブイネーブル入力、クロック入力、プリセット
入力、およびクリア入力を受け、電源および接地端子か
ら電力の供給を受けて、記憶内容を出力する。このよう
な半導体記憶装置において記憶容量の増加を行う場合に
入出力信号を収容する端子の数が問題になる。例えば４
にビットの記憶容量を有する装置において２４ピンを有
するパフケージを用いれば、前述の入出力信号をすべて
収容することができるが、記憶容量を８にビットに増加
するとアドレス入力が１ビツト増加し、１つの端子を占
有するための端子が不足し、クリア入力またはプリセッ
ト入力のいずれかを省略しなければならない。このこと
は出力レジスタの内容をクリアしてすべてを論理「０」
にするかプリセットしてすべてを論理「１」にするかの
いずれかの機能を選択しなければならず、出力レジスタ
に或値を直接設定してメモリからの読み出しを省略して
プログラムの簡略化を図ること等ができないことになり
、装置の汎用性が失われる。
ロック信号により制御されて一旦出力レジスタに転送さ
れ、出力バノファを介して外部へ供給される。出力レジ
スタ付ＰＲＯ？Ｉを含む半導体記憶装置はアドレス入力
、チ・ノブイネーブル入力、クロック入力、プリセット
入力、およびクリア入力を受け、電源および接地端子か
ら電力の供給を受けて、記憶内容を出力する。このよう
な半導体記憶装置において記憶容量の増加を行う場合に
入出力信号を収容する端子の数が問題になる。例えば４
にビットの記憶容量を有する装置において２４ピンを有
するパフケージを用いれば、前述の入出力信号をすべて
収容することができるが、記憶容量を８にビットに増加
するとアドレス入力が１ビツト増加し、１つの端子を占
有するための端子が不足し、クリア入力またはプリセッ
ト入力のいずれかを省略しなければならない。このこと
は出力レジスタの内容をクリアしてすべてを論理「０」
にするかプリセットしてすべてを論理「１」にするかの
いずれかの機能を選択しなければならず、出力レジスタ
に或値を直接設定してメモリからの読み出しを省略して
プログラムの簡略化を図ること等ができないことになり
、装置の汎用性が失われる。
このため、従来この種の装置としては、第１２図または
第１３図に示されるような回路が用いられている。すな
わち、クリア入力およびブリセント入力の代りにイニシ
ャライズ入力（扉）を設け、ＰＲＯＭデータまたはイニ
シャルデータを該イニシャライズ入力信号を用いて出力
レジスタに設定するようにする。第１２図の例において
は、ＰＲＯＮデータをアドレス入力（Ａｏ＝Ａｚ）によ
ってマルチプレックスした後イニシャルデータ部分へ入
力し、それぞれのデータを出力させる。第１３図の例に
おいては、ＰＲＯＭデータと、別に設けたイニシャルデ
ータとをＩＮＩＴ入力およびアドレス入力（Ａｏ−Ａ２
）によりマルチプレクサして、ＰＲＯＭデータまたはイ
ニシャルデータを出力させる。
第１３図に示されるような回路が用いられている。すな
わち、クリア入力およびブリセント入力の代りにイニシ
ャライズ入力（扉）を設け、ＰＲＯＭデータまたはイニ
シャルデータを該イニシャライズ入力信号を用いて出力
レジスタに設定するようにする。第１２図の例において
は、ＰＲＯＮデータをアドレス入力（Ａｏ＝Ａｚ）によ
ってマルチプレックスした後イニシャルデータ部分へ入
力し、それぞれのデータを出力させる。第１３図の例に
おいては、ＰＲＯＭデータと、別に設けたイニシャルデ
ータとをＩＮＩＴ入力およびアドレス入力（Ａｏ−Ａ２
）によりマルチプレクサして、ＰＲＯＭデータまたはイ
ニシャルデータを出力させる。
上述の回路は入力端子数の不足は補うことができるが、
回路が複雑で高集積化および動作速度の高速化には不向
きであるという問題点を有する。
回路が複雑で高集積化および動作速度の高速化には不向
きであるという問題点を有する。
本発明が解決しようとする問題点は、記憶容量の増加に
伴う入力端子の不足による装置の汎用性の低下を避けよ
うとして生ずる回路の複雑化と処理速度の低下である。
伴う入力端子の不足による装置の汎用性の低下を避けよ
うとして生ずる回路の複雑化と処理速度の低下である。
従って、本発明の目的は、前述の従来形の装置における
問題点にかんがみ、イニシャルデータ用メモリセルを設
け、その出力をＰＲＯｒ出力のマルチプレクサを通さな
いで出力レジスタに加え、かつ該イニシャルデータ用メ
モリセルからの論理出力の出力レベルをＰＲＯＦＩ出力
レヘルとしベるものとするという着想に基づき、入力端
子の減少に伴う汎用性の低下を避けつつ、回路を簡単化
して高集積化を可能とし、かつ装置の高速動作を実現す
ることにある。
問題点にかんがみ、イニシャルデータ用メモリセルを設
け、その出力をＰＲＯｒ出力のマルチプレクサを通さな
いで出力レジスタに加え、かつ該イニシャルデータ用メ
モリセルからの論理出力の出力レベルをＰＲＯＦＩ出力
レヘルとしベるものとするという着想に基づき、入力端
子の減少に伴う汎用性の低下を避けつつ、回路を簡単化
して高集積化を可能とし、かつ装置の高速動作を実現す
ることにある。
Ｃ問題点を解決するための手段〕
本発明は、上記問題点を改善するための半導体記憶装置
を提供するもので、その手段は、出力レジスタを付設し
た１２０Ｍを具備する半導体記憶装置において、該出力
レジスタをそれぞれクリアまたはプリセットするための
クリア入力およびブリセント入力の代りに、イニシャラ
イズ入力および各ビットごとに書き込み可能なイニシャ
ルデータ用メモリセルを設け、該イニシャライズ入力が
与えられた時、該出力レジスタが該イニシャルデータ用
メモリセルの内容に従ってクリアまたはプリセットされ
るようにし、該イニシャルデータ用メモリセルの内容は
ｔ５ｐＲｏＭ書き込み用のプログラム回路からの書き込
みによって設定され、該イニシャルデータ用メモリセル
の出力はＨｐＲｏＭがらの出力とは分離して別個に該出
力レジスタに加えられ、該イニシャルデータ用メモリセ
ルがらの論理出力は信号レベルが該ＰＲＯＭからの出力
信号レベルと異なるようにしたことを特徴とする半導体
記憶装置。
を提供するもので、その手段は、出力レジスタを付設し
た１２０Ｍを具備する半導体記憶装置において、該出力
レジスタをそれぞれクリアまたはプリセットするための
クリア入力およびブリセント入力の代りに、イニシャラ
イズ入力および各ビットごとに書き込み可能なイニシャ
ルデータ用メモリセルを設け、該イニシャライズ入力が
与えられた時、該出力レジスタが該イニシャルデータ用
メモリセルの内容に従ってクリアまたはプリセットされ
るようにし、該イニシャルデータ用メモリセルの内容は
ｔ５ｐＲｏＭ書き込み用のプログラム回路からの書き込
みによって設定され、該イニシャルデータ用メモリセル
の出力はＨｐＲｏＭがらの出力とは分離して別個に該出
力レジスタに加えられ、該イニシャルデータ用メモリセ
ルがらの論理出力は信号レベルが該ＰＲＯＭからの出力
信号レベルと異なるようにしたことを特徴とする半導体
記憶装置。
によってなされる。
（作 用〕
本発明においては、イニシャライズ入力回路を設け、該
回路に付設して各ビットごとにイニシャルデータ用メモ
リセルを設け、イニシャライズ入力が与えられた時、イ
ニシャルデータ用メモリセルの内容に従ってプリセント
信号またはクリア信号が出力レジスタに加えられるよう
にする。そして出力レジスタ上に所望のデータを設定す
る。イニシャルデータ用メモリセルにはＰＲＯ？１に書
き込みを行うプログラム回路より書き込みができるよう
になっており、前述の所望のデー′夕は書き込みを行う
ことで設定できる。出力レジスタに対するイニシャルデ
ータ用メモリセルからの信号とＰＲＯＭからの信号は、
その論理出力に対して互いに異なった電圧レベルが与え
られており、筒車な回路で出力レジスタへ対するデータ
の設定が可能である。
回路に付設して各ビットごとにイニシャルデータ用メモ
リセルを設け、イニシャライズ入力が与えられた時、イ
ニシャルデータ用メモリセルの内容に従ってプリセント
信号またはクリア信号が出力レジスタに加えられるよう
にする。そして出力レジスタ上に所望のデータを設定す
る。イニシャルデータ用メモリセルにはＰＲＯ？１に書
き込みを行うプログラム回路より書き込みができるよう
になっており、前述の所望のデー′夕は書き込みを行う
ことで設定できる。出力レジスタに対するイニシャルデ
ータ用メモリセルからの信号とＰＲＯＭからの信号は、
その論理出力に対して互いに異なった電圧レベルが与え
られており、筒車な回路で出力レジスタへ対するデータ
の設定が可能である。
（実施例）
本発明の一実施例としての半導体記憶装置のブロック回
路図が第１図に示される。第１図の装置はアドレス信号
ＡｏｘＡｎを受けるアドレスパフファ１１．アドレスバ
ッファ１１とアドレスバスて接続されたデコーダトライ
バ１２、アドレスバッファＩＩからのアドレス信号を受
けるプログラム回路１３、デコーダドライバ１２および
プログラム回路１３と接続されたＰＲＯＭデータを格納
するメモリセル１４、アドレスバッファ１１とアドレス
バスて接続され七メモリセル１４の出力を受けるマルチ
プレクサ１５、イニシャライズ入力信号（ＩＮＩＴ）を
受けてマルチプレクサ１５からの信号を切換える切換器
１６、切換器１６の一方の出力を受けるマスタフリップ
フロップ（Ｆ／Ｆ）１７、クロック（ＣＬＫ ）信号に
よりマスタＦ／Ｆ１７からの信号を切換え転送する切換
器１８、切換器１８および切換５１６の他側の出力を受
けるスレーブフリップフロップ（Ｆ／Ｆ）１９、スレー
ブＦ／Ｆ１９からの出力を受ける出カバ７フア２０、出
カバソファ２０の出力を接続または遮断する切換器２１
、切換器２１を制御するための信号を作成するチップイ
ネーブル回路２２、およびプログラム回路１３に接続さ
れ、出力が切換器１６に供給されるイニシャルデータ用
のメモリセル２３を具備する。
路図が第１図に示される。第１図の装置はアドレス信号
ＡｏｘＡｎを受けるアドレスパフファ１１．アドレスバ
ッファ１１とアドレスバスて接続されたデコーダトライ
バ１２、アドレスバッファＩＩからのアドレス信号を受
けるプログラム回路１３、デコーダドライバ１２および
プログラム回路１３と接続されたＰＲＯＭデータを格納
するメモリセル１４、アドレスバッファ１１とアドレス
バスて接続され七メモリセル１４の出力を受けるマルチ
プレクサ１５、イニシャライズ入力信号（ＩＮＩＴ）を
受けてマルチプレクサ１５からの信号を切換える切換器
１６、切換器１６の一方の出力を受けるマスタフリップ
フロップ（Ｆ／Ｆ）１７、クロック（ＣＬＫ ）信号に
よりマスタＦ／Ｆ１７からの信号を切換え転送する切換
器１８、切換器１８および切換５１６の他側の出力を受
けるスレーブフリップフロップ（Ｆ／Ｆ）１９、スレー
ブＦ／Ｆ１９からの出力を受ける出カバ７フア２０、出
カバソファ２０の出力を接続または遮断する切換器２１
、切換器２１を制御するための信号を作成するチップイ
ネーブル回路２２、およびプログラム回路１３に接続さ
れ、出力が切換器１６に供給されるイニシャルデータ用
のメモリセル２３を具備する。
メモリセル１４からのデータは信号ＩＮＩＴが高レベル
（Ｈ）の時はアドレスに対応して選択するマルチプレク
サ１５、切換器１６、マスタＦ／Ｆ １７、切換器 １
８、スレーブＦ／Ｆ１９、出力ハノファ２０、および切
換器２１を介して出力（Ｑｏ〜Ｑ？ ）として外部へ供
給される。マスタＦ／Ｆ １７およびスレーブＦ／Ｆ１
９は出力レジスタを構成する。信号■ｎが低レベル（Ｌ
）の時は、切換器１６が切換えられて、メモリセルＺ３
のイニシャルデータがマスタＦ／ＦまたはスレーブＦ／
Ｆへ転送され、出力へフファ２０を介して出力される。
（Ｈ）の時はアドレスに対応して選択するマルチプレク
サ１５、切換器１６、マスタＦ／Ｆ １７、切換器 １
８、スレーブＦ／Ｆ１９、出力ハノファ２０、および切
換器２１を介して出力（Ｑｏ〜Ｑ？ ）として外部へ供
給される。マスタＦ／Ｆ １７およびスレーブＦ／Ｆ１
９は出力レジスタを構成する。信号■ｎが低レベル（Ｌ
）の時は、切換器１６が切換えられて、メモリセルＺ３
のイニシャルデータがマスタＦ／ＦまたはスレーブＦ／
Ｆへ転送され、出力へフファ２０を介して出力される。
メモリセル１４および２３はデータの書き込みを行うこ
とができる。この際は切換器２１を遮断しておき、出力
（Ｑｏ ＝ Ｑ７ ）端子より書き込み信号を印加しプ
ログラム回路１３を介してメモリセル１４または２３に
古き込みを行う。メモリセル１４または２３のいずれに
書き込みを行うかは、信号ＩＮＩＴにより選択される。
とができる。この際は切換器２１を遮断しておき、出力
（Ｑｏ ＝ Ｑ７ ）端子より書き込み信号を印加しプ
ログラム回路１３を介してメモリセル１４または２３に
古き込みを行う。メモリセル１４または２３のいずれに
書き込みを行うかは、信号ＩＮＩＴにより選択される。
第１図の半導体記１．２装置の部分的な詳細な回路図が
第２図に示される。第２図には１ビツトの出力レジスタ
およびその周辺の関連回路ならびに参照数字３１ないし
３３で示される論理回路および参照記号Ｍで示される１
ピントのイニシャルデータ用メモリセルが記載される。
第２図に示される。第２図には１ビツトの出力レジスタ
およびその周辺の関連回路ならびに参照数字３１ないし
３３で示される論理回路および参照記号Ｍで示される１
ピントのイニシャルデータ用メモリセルが記載される。
論理回路３１ 、３２ 。
および３３はメモリセルＭの内容および信号■葺に対応
して、切換器１６を制御する信号を作成する。
して、切換器１６を制御する信号を作成する。
ダイオードＤｉ 、 ０２ 、 Ｄ３ 、 Ｄ４ 、
Ｄ５ 、およびＤ６は切換器１６に相当し、メモリセル
１４からの出力（ＭＬ ｌ、 ＭＲ１）とメモリセル２
３からの出力（ＭＬ ２、ＭＲ２）をＦ／Ｆ回路へ接続
し制御可能とする。Ｆ／Ｉ”３５はマスタＦ／Ｆの一要
素であり、Ｆ／Ｆ３６はスレーブＦ／Ｆの一要素である
。鎖線で囲まれた回路はメモリセル２３に含まれる部分
である。
Ｄ５ 、およびＤ６は切換器１６に相当し、メモリセル
１４からの出力（ＭＬ ｌ、 ＭＲ１）とメモリセル２
３からの出力（ＭＬ ２、ＭＲ２）をＦ／Ｆ回路へ接続
し制御可能とする。Ｆ／Ｉ”３５はマスタＦ／Ｆの一要
素であり、Ｆ／Ｆ３６はスレーブＦ／Ｆの一要素である
。鎖線で囲まれた回路はメモリセル２３に含まれる部分
である。
第３図（Ａ）、（Ｂ）および第４図（、へ）。
（Ｂ）には上述の論理回路およびイニシャルデータ用メ
モリセルの部分のみを取り出し、その回路図を示すと共
に、その回路における真理値の図を併記する。第３図（
Ａ）はイニシャルデータ用メモリセルが書き込み前の場
合（Ｍで示す）であり、第４図（Ａ）はイニシャルデー
タ用メモリセルが書き込み後の場合（Ｍ’で示す）であ
る。イニシャルデータ用メモリセルはプログラム回路１
３から蒼き込みが行われるとメモリセルＭにおけるダイ
オードが導通状態になりメモリセルＭ′となる。
モリセルの部分のみを取り出し、その回路図を示すと共
に、その回路における真理値の図を併記する。第３図（
Ａ）はイニシャルデータ用メモリセルが書き込み前の場
合（Ｍで示す）であり、第４図（Ａ）はイニシャルデー
タ用メモリセルが書き込み後の場合（Ｍ’で示す）であ
る。イニシャルデータ用メモリセルはプログラム回路１
３から蒼き込みが行われるとメモリセルＭにおけるダイ
オードが導通状態になりメモリセルＭ′となる。
第３図（Ａ）のような論理回路、すなわちＮＡＮＤゲー
ト３１および３２を用いて、信号ＩＮＩＴをそれぞれ第
１の入力に印加し、ＮＡＮＤゲー）３１の第２の入力に
５ＡＮＤゲート３２の出力を加え、ＮＡＮＤゲート３２
の第２の入力にメモリセルＭを接続すると、信号１１Ｔ
の高レベル（Ｈ）または低レベル（Ｌ）に応じてＮＡＮ
Ｄゲート３１の出力（ｔｌＬ ２ ）およびＮＡＮＤゲ
ート３２の出力（ＭＲ２）には第３図（Ｂ）の真理値を
表わす図に示されるようなレベルの出力が得られる。す
なわち信号ＩＮＩＴが低レベルの時はＭＬ２出力は高レ
ベル、ＭＲ２出力も高レベルとなり、信号ＩＮＩＴか高
レベルの時はＭＬ２出力は高レベル、ＭＲ２出力は低レ
ベルとなる。
ト３１および３２を用いて、信号ＩＮＩＴをそれぞれ第
１の入力に印加し、ＮＡＮＤゲー）３１の第２の入力に
５ＡＮＤゲート３２の出力を加え、ＮＡＮＤゲート３２
の第２の入力にメモリセルＭを接続すると、信号１１Ｔ
の高レベル（Ｈ）または低レベル（Ｌ）に応じてＮＡＮ
Ｄゲート３１の出力（ｔｌＬ ２ ）およびＮＡＮＤゲ
ート３２の出力（ＭＲ２）には第３図（Ｂ）の真理値を
表わす図に示されるようなレベルの出力が得られる。す
なわち信号ＩＮＩＴが低レベルの時はＭＬ２出力は高レ
ベル、ＭＲ２出力も高レベルとなり、信号ＩＮＩＴか高
レベルの時はＭＬ２出力は高レベル、ＭＲ２出力は低レ
ベルとなる。
第４図（Ａ）の回路は、メモリセルＭの代りにメモリセ
ルＭ′が接続される以外は、第３図（Ａ）の回路と同一
である。この場合は第４図（Ｂ）に示される真理値を表
わす図のように、信号［ＮＩＴが低レベルの時は？ｌＬ
２出力は高レベル、？ＩＲ１出力も高レベルとなり、信
号ＩＮＩＴが高レベルの時はＭＬ２出力は低レベル、Ｍ
Ｒ２出力は高レベルとなる。
ルＭ′が接続される以外は、第３図（Ａ）の回路と同一
である。この場合は第４図（Ｂ）に示される真理値を表
わす図のように、信号［ＮＩＴが低レベルの時は？ｌＬ
２出力は高レベル、？ＩＲ１出力も高レベルとなり、信
号ＩＮＩＴが高レベルの時はＭＬ２出力は低レベル、Ｍ
Ｒ２出力は高レベルとなる。
第５図（Ａ）、（Ｂ）、（Ｃ）には第３図（Ａ）および
第４図（Ａ）の回路によってフリップフロップ回路３４
を駆動する場合の回路図が示され、その回路の真理値を
表わす図が第５図（Ｂ）。
第４図（Ａ）の回路によってフリップフロップ回路３４
を駆動する場合の回路図が示され、その回路の真理値を
表わす図が第５図（Ｂ）。
（Ｃ）に示される。このフリップフロップ回路３４は第
１図におけるマスタＦ／Ｆ１７とスレーブＦ／Ｆ１９を
組合せたものとなる。この回路は前段にインバータ回路
３３が設けられているのでインバータ入力においては信
号ＩＮＩＴで制御される。
１図におけるマスタＦ／Ｆ１７とスレーブＦ／Ｆ１９を
組合せたものとなる。この回路は前段にインバータ回路
３３が設けられているのでインバータ入力においては信
号ＩＮＩＴで制御される。
第５図（Ｂ）はメモリセルが書き込まれていない状態、
すなわちメモリセルＭが接続されている場合であり、第
５図（Ｃ）はメモリセルＭ′が接続されている場合であ
る。すなわち、メモリセルＭが接続されている時には、
信号■盲が低レベルであればフリップフロップ３４の出
力Ｑは低レベルとなり、信号ＩＮＩＴが高レベルの時は
、フリップフロップ３４のＤ入力が低レベルであれば、
クロック（ＣＬＫ ）信号の立上り（低レベルから高レ
ベル）で出力Ｑは低レベルとなる。信号［Ｎ［Ｔが高レ
ベルであってＤ入力が高レベルである時は、クロック信
号の立上りで出力Ｑは高レベルになる。メモリセルＭ′
が接続されている時には、信号…■が低レベルであれば
、出力Ｑは高レベルとなり、信号ＩＮ［Ｔが高レベルの
時は、メモリセルＭが接続されている時と同様である。
すなわちメモリセルＭが接続されている場合であり、第
５図（Ｃ）はメモリセルＭ′が接続されている場合であ
る。すなわち、メモリセルＭが接続されている時には、
信号■盲が低レベルであればフリップフロップ３４の出
力Ｑは低レベルとなり、信号ＩＮＩＴが高レベルの時は
、フリップフロップ３４のＤ入力が低レベルであれば、
クロック（ＣＬＫ ）信号の立上り（低レベルから高レ
ベル）で出力Ｑは低レベルとなる。信号［Ｎ［Ｔが高レ
ベルであってＤ入力が高レベルである時は、クロック信
号の立上りで出力Ｑは高レベルになる。メモリセルＭ′
が接続されている時には、信号…■が低レベルであれば
、出力Ｑは高レベルとなり、信号ＩＮ［Ｔが高レベルの
時は、メモリセルＭが接続されている時と同様である。
第１４図（Ａ）、（Ｂ）には第５図と同様な従来形装置
であってＰＲ５Ｔおよび「「入力をＩＮＩＴ入力に統合
しない場合における回路図とその真理値を表わす図を比
較のために示す。第５図（Ｂ）。
であってＰＲ５Ｔおよび「「入力をＩＮＩＴ入力に統合
しない場合における回路図とその真理値を表わす図を比
較のために示す。第５図（Ｂ）。
（Ｃ）および第６図（Ｂ）においてＸは任意のレベルを
示し、上向きの矢印は低レベルから高レベルへの立上り
を示す。
示し、上向きの矢印は低レベルから高レベルへの立上り
を示す。
第６図には、プログラム回路１３のブロック回路図が示
される。前述の出力Ｑｏ＝Ｑ７に印加された外部からの
書き込み信号は１ビツトずつを受持つプログラム回路の
各ブロックに、それぞれ供給される。書き込み信号は選
択回路４５および４６に並列に供給され、選択回路４６
においては、アドレス信号Ａｏ＝Ａｎを受けてビット線
ｂｉｔｏ〜ｂｉｔｎの１つを選択してＰＲＯＭデータメ
モリセル１４へ送出される。選択回路４５はその詳細な
回路図が第７図に示されるように、信号ＩＮＩＴが低レ
ベルとなると書き込み信号がイニシャルデータ用メモリ
セルへ供給される。信号面が低レベルの時は前述のアド
レス信号が阻止され選択回路４６は選択を行わず、書き
込み信号はＰＲＯＭデータメモリセルへは供給されない
。
される。前述の出力Ｑｏ＝Ｑ７に印加された外部からの
書き込み信号は１ビツトずつを受持つプログラム回路の
各ブロックに、それぞれ供給される。書き込み信号は選
択回路４５および４６に並列に供給され、選択回路４６
においては、アドレス信号Ａｏ＝Ａｎを受けてビット線
ｂｉｔｏ〜ｂｉｔｎの１つを選択してＰＲＯＭデータメ
モリセル１４へ送出される。選択回路４５はその詳細な
回路図が第７図に示されるように、信号ＩＮＩＴが低レ
ベルとなると書き込み信号がイニシャルデータ用メモリ
セルへ供給される。信号面が低レベルの時は前述のアド
レス信号が阻止され選択回路４６は選択を行わず、書き
込み信号はＰＲＯＭデータメモリセルへは供給されない
。
第８図には、イニシャルデータ用メモリセルＭの等価回
路図が左側に、断面図が右側に示される。
路図が左側に、断面図が右側に示される。
断面図に示されるように、このメモリセルＭは下側から
Ｐ型基板（Ｐ−Ｓｕｂ） 、 Ｎ” Ｆｉ 、 Ｎ型
エピタキシャル（Ｎ−Ｅｐｉ）層、Ｐ＋層、Ｎ＋層、の
各層によって構成される。参照記号ＳｖＧおよびＩＯＰ
は絶縁層を示す。電極５１はプログラム回路（ＰＲ）へ
接続され、電極５２は接地される。
Ｐ型基板（Ｐ−Ｓｕｂ） 、 Ｎ” Ｆｉ 、 Ｎ型
エピタキシャル（Ｎ−Ｅｐｉ）層、Ｐ＋層、Ｎ＋層、の
各層によって構成される。参照記号ＳｖＧおよびＩＯＰ
は絶縁層を示す。電極５１はプログラム回路（ＰＲ）へ
接続され、電極５２は接地される。
第９図にはＰＲＯＭデータメモリセルの第８図と同様な
図が示される。電極５３はプログラム回路からのビット
ライン（ＢＬ）が接続され、電極５４にはワードライン
（ＷＬ）が接続される。他はメモリセルＭと同様である
。
図が示される。電極５３はプログラム回路からのビット
ライン（ＢＬ）が接続され、電極５４にはワードライン
（ＷＬ）が接続される。他はメモリセルＭと同様である
。
第１０図には、第２図におけるＰＲＯＭデータメモリセ
ルからの出力を受けて信号ＭＬ １およびＭＲ１を出力
する回路の詳細が示される。この回路は回路図の下側に
示されるようにＰｌ？ＯＭデータのレベルの高低に対応
して信号ＭＬ １およびＭＲ１がそれぞれ１、２ Ｖの
電位となる。
ルからの出力を受けて信号ＭＬ １およびＭＲ１を出力
する回路の詳細が示される。この回路は回路図の下側に
示されるようにＰｌ？ＯＭデータのレベルの高低に対応
して信号ＭＬ １およびＭＲ１がそれぞれ１、２ Ｖの
電位となる。
第１１図には、第２図における論理回路３１〜３３の詳
細な回路図が示される。この回路は信号１１１ｆＴおよ
びイニシャルデータ用メモリセルがらの信号を受けて第
２図の論理回路に示される動作を行うが、その出力ＭＬ
２およびＭＲ２が第１Ｌ図の下段に示されるようにイ
ニシャルデータ用メモリセルの出力の高レベルおよび低
レベルに対応して信号ＭＲ２およびＭＬ ２がそれぞれ
０．４■の電位をとる。
細な回路図が示される。この回路は信号１１１ｆＴおよ
びイニシャルデータ用メモリセルがらの信号を受けて第
２図の論理回路に示される動作を行うが、その出力ＭＬ
２およびＭＲ２が第１Ｌ図の下段に示されるようにイ
ニシャルデータ用メモリセルの出力の高レベルおよび低
レベルに対応して信号ＭＲ２およびＭＬ ２がそれぞれ
０．４■の電位をとる。
このように前述のＭＬ １およびＭＲ１の信号レベルと
ＭＬ ２およびＭＲ２の信号レベルに電位差を持たせる
ことによって、切換器１６としての切換動作が簡単な回
路で容易に達成できる。
ＭＬ ２およびＭＲ２の信号レベルに電位差を持たせる
ことによって、切換器１６としての切換動作が簡単な回
路で容易に達成できる。
本実施例においてはＰＲ５Ｔ入力および丁入力の代りに
ＩＮＩＴ入力とイニシャルデータ用メモリセルを設け、
イニシャルデータ用メモリセルに全て「０」または全て
「１」を書き込むことで、ＰＲ３Ｔ信号または■「を受
けた場合と同等の機能を実行することができる。さらに
、イニシャルデータ用メモリセルの各ビットに任意のデ
ータを書き込めば、ＩＮＩＴ信号により出力レジスタに
所望のデータを設定することができる。その上、イニシ
ャルデータ用メモリセルはＰＲＯＭデータメモリセルと
電気回路的に分離して独立に設けられているから、その
出力がマルチプレクサ１５を経由せず、９ビツト中から
１ビツトを選択するという複雑な動作を行わないですむ
。また切換器としてのダイオード回路を制御する２つの
入力信号の電圧レベルに電位差を持たせることにより切
換器による選択を簡単な回路で容易に行うことができる
。なおイニシャルデータ用メモリセルとしては高密度が
可能で信頼性の高い接合短絡型が用いられる。
ＩＮＩＴ入力とイニシャルデータ用メモリセルを設け、
イニシャルデータ用メモリセルに全て「０」または全て
「１」を書き込むことで、ＰＲ３Ｔ信号または■「を受
けた場合と同等の機能を実行することができる。さらに
、イニシャルデータ用メモリセルの各ビットに任意のデ
ータを書き込めば、ＩＮＩＴ信号により出力レジスタに
所望のデータを設定することができる。その上、イニシ
ャルデータ用メモリセルはＰＲＯＭデータメモリセルと
電気回路的に分離して独立に設けられているから、その
出力がマルチプレクサ１５を経由せず、９ビツト中から
１ビツトを選択するという複雑な動作を行わないですむ
。また切換器としてのダイオード回路を制御する２つの
入力信号の電圧レベルに電位差を持たせることにより切
換器による選択を簡単な回路で容易に行うことができる
。なおイニシャルデータ用メモリセルとしては高密度が
可能で信頼性の高い接合短絡型が用いられる。
本発明によれば、半導体記憶装置の記憶容量が増大し、
そのため入力端子の割当て数が減少してプリセット入力
とクリア入力を１つに統合するようにしても、イニシャ
ルデータ用メモリセルの内容に従って、出力レジスタを
クリアおよびプリセットすることができ、さらに各ビッ
トごとに任意のデータを設定でき、それにより装置の汎
用性の低下を避けつつ、構成回路を簡単化して高ｓＭｉ
化および高速動作を実現することができる。
そのため入力端子の割当て数が減少してプリセット入力
とクリア入力を１つに統合するようにしても、イニシャ
ルデータ用メモリセルの内容に従って、出力レジスタを
クリアおよびプリセットすることができ、さらに各ビッ
トごとに任意のデータを設定でき、それにより装置の汎
用性の低下を避けつつ、構成回路を簡単化して高ｓＭｉ
化および高速動作を実現することができる。
第１図は本発明の一実施例としての半導体記憶装置のブ
ロック回路図、第２図は第１図の装置の部分的な詳細を
示す回路図、第３図（Ａ）は第２図の回路における論理
回路およびイニシャルデータ用メモリセルの部分の回路
図、第３図（Ｂ）は第３図（Ａ）の回路の真理値を示す
図、第４図（Ａ）はイニシャルデータ用メモリセルの状
態のみ異なる第３図（Ａ）と同様な図、第４図（Ｂ）は
第４図（Ａ）の回路の真理値を示す図、第５図（Ａ）は
第３図（Ａ）の回路とフリツプフロップとの接続を示す
回路図、第５図（Ｂ）および第５図（Ｃ）は第５図（Ａ
）の回路の真理値を示す図、第６図は第１図の装置にお
けるプログラム回路のブロック回路図、第７図は第６図
の回路の部分的な回路図、第８図は第１図の装置におけ
るイニシャルデータ用メモリセルの等価回路と断面構造
を示す図、第９図は第１図の装置におけるＰＲＯＭデー
タメモリセルの第８図と同様な図、第１０図および第１
１図は第２図の回路における部分的な回路およびその出
力レベルを示す図、第１２図は従来形の出力レジスフ付
ＰＲＯＭから構成される半導体記憶装置の一例を示すブ
ロック回路図、第１３図は第１２図と同様な装置の他の
一例を示すブロック回路図、および第１４図（Ａ）は従
来形の半導体記憶装置のさらに他の一例の第５図（Ａ）
と同様な回路図、および第１４図（Ｂ）は第１４図（Ａ
）の回路の真理値を示す図である。 １１・・・アドレスバッファ、 １２・・・デコーダドライバ、 １３・・・プログラム回路、 １４・・・ＰＲＯＭ−データメモリセル、１５・・・マ
ルチプレクサ、 １６・・・切換器、 １７・・・マスタＦ／Ｆ
、１８・・・切換器、 １９・・・スレーブＦ
／Ｆ 。 ２０・・・出カバソファ、 ２１・・・切換器、２２
・・・チップイネーブル回路、 ２３・・・イニシャルデータ用メモリセル、３１ 、３
２・・・ＮＡＮＤゲート、 ３３・・・インバータ、
３４・・・フリソブフロフブ、 ＤＩ 、 ０２ 、 Ｄ３ 、 Ｄ４ 、０５ 、 Ｄ
６・・・ダイオード、Ｍ・・・・・・書き込み前イニシ
ャルデータ用メモリセル、Ｍ′・・・書き込み後イニシ
ャルデータ用メモリセル。 ′＄３図 （Ａ） （Ｂ）第４図 （Ａ） （Ｂ）第５図 メモリセル 第１０図 第１１図 ＧＯＣ１１（１２Ｃ３Ｑｔ、 Ｇ５ Ｃ１６０７第
１３図 ０００１Ｑ２ Ｃ３０４Ｇ５ （１６Ｑ７７第１４ （Ａ） （Ｂ）
ロック回路図、第２図は第１図の装置の部分的な詳細を
示す回路図、第３図（Ａ）は第２図の回路における論理
回路およびイニシャルデータ用メモリセルの部分の回路
図、第３図（Ｂ）は第３図（Ａ）の回路の真理値を示す
図、第４図（Ａ）はイニシャルデータ用メモリセルの状
態のみ異なる第３図（Ａ）と同様な図、第４図（Ｂ）は
第４図（Ａ）の回路の真理値を示す図、第５図（Ａ）は
第３図（Ａ）の回路とフリツプフロップとの接続を示す
回路図、第５図（Ｂ）および第５図（Ｃ）は第５図（Ａ
）の回路の真理値を示す図、第６図は第１図の装置にお
けるプログラム回路のブロック回路図、第７図は第６図
の回路の部分的な回路図、第８図は第１図の装置におけ
るイニシャルデータ用メモリセルの等価回路と断面構造
を示す図、第９図は第１図の装置におけるＰＲＯＭデー
タメモリセルの第８図と同様な図、第１０図および第１
１図は第２図の回路における部分的な回路およびその出
力レベルを示す図、第１２図は従来形の出力レジスフ付
ＰＲＯＭから構成される半導体記憶装置の一例を示すブ
ロック回路図、第１３図は第１２図と同様な装置の他の
一例を示すブロック回路図、および第１４図（Ａ）は従
来形の半導体記憶装置のさらに他の一例の第５図（Ａ）
と同様な回路図、および第１４図（Ｂ）は第１４図（Ａ
）の回路の真理値を示す図である。 １１・・・アドレスバッファ、 １２・・・デコーダドライバ、 １３・・・プログラム回路、 １４・・・ＰＲＯＭ−データメモリセル、１５・・・マ
ルチプレクサ、 １６・・・切換器、 １７・・・マスタＦ／Ｆ
、１８・・・切換器、 １９・・・スレーブＦ
／Ｆ 。 ２０・・・出カバソファ、 ２１・・・切換器、２２
・・・チップイネーブル回路、 ２３・・・イニシャルデータ用メモリセル、３１ 、３
２・・・ＮＡＮＤゲート、 ３３・・・インバータ、
３４・・・フリソブフロフブ、 ＤＩ 、 ０２ 、 Ｄ３ 、 Ｄ４ 、０５ 、 Ｄ
６・・・ダイオード、Ｍ・・・・・・書き込み前イニシ
ャルデータ用メモリセル、Ｍ′・・・書き込み後イニシ
ャルデータ用メモリセル。 ′＄３図 （Ａ） （Ｂ）第４図 （Ａ） （Ｂ）第５図 メモリセル 第１０図 第１１図 ＧＯＣ１１（１２Ｃ３Ｑｔ、 Ｇ５ Ｃ１６０７第
１３図 ０００１Ｑ２ Ｃ３０４Ｇ５ （１６Ｑ７７第１４ （Ａ） （Ｂ）
Claims (1)
- 出力レジスタを付設したＰＲＯＭを具備する半導体記
憶装置において、該出力レジスタをそれぞれクリアまた
はプリセットするためのクリア入力およびプリセット入
力の代りに、イニシャライズ入力および各ビットごとに
書き込み可能なイニシャルデータ用メモリセルを設け、
該イニシャライズ入力が与えられた時、該出力レジスタ
が該イニシャルデータ用メモリセルの内容に従ってクリ
アまたはプリセットされるようにし、該イニシャルデー
タ用メモリセルの内容は該ＰＲＯＭ書き込み用のプログ
ラム回路からの書き込みによって設定され、該イニシャ
ルデータ用メモリセルの出力は該ＰＲＯＭからの出力と
は分離して別個に該出力レジスタに加えられ、該イニシ
ャルデータ用メモリセルからの論理出力は信号レベルが
該ＰＲＯＭからの出力信号レベルと異なるようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198607A JPS6177914A (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
| DE8585401802T DE3579654D1 (de) | 1984-09-25 | 1985-09-18 | Halbleiterspeicheranordnung mit erweiterter anpassungsfaehigkeit. |
| EP85401802A EP0177395B1 (en) | 1984-09-25 | 1985-09-18 | Semiconductor memory device with increased adaptability |
| US06/779,013 US4694431A (en) | 1984-09-25 | 1985-09-23 | Semiconductor memory device with increased adaptability |
| KR8507053A KR900000166B1 (en) | 1984-09-25 | 1985-09-25 | Semiconductor memory device promoted the adaptibility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198607A JPS6177914A (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177914A true JPS6177914A (ja) | 1986-04-21 |
Family
ID=16394003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198607A Pending JPS6177914A (ja) | 1984-09-25 | 1984-09-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4694431A (ja) |
| EP (1) | EP0177395B1 (ja) |
| JP (1) | JPS6177914A (ja) |
| KR (1) | KR900000166B1 (ja) |
| DE (1) | DE3579654D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4879680A (en) * | 1985-10-18 | 1989-11-07 | Texas Instruments Incorporated | Multi-slave master-slave flip-flop |
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US5230058A (en) * | 1989-12-05 | 1993-07-20 | Zilog, Inc. | IC chip having volatile memory cells simultaneously loaded with initialization data from uniquely associated non-volatile memory cells via switching transistors |
| US5270973A (en) * | 1990-08-06 | 1993-12-14 | Texas Instruments Incorporated | Video random access memory having a split register and a multiplexer |
| US5535367A (en) * | 1991-03-04 | 1996-07-09 | Motorola, Inc. | Demultiplexing initialization data to be transferred to memory through a plurality of registers with error detection data |
| US6445606B1 (en) * | 2001-05-10 | 2002-09-03 | Koninklijke Philips Electronics N.V. | Secure poly fuse ROM with a power-on or on-reset hardware security features and method therefor |
| JP2005503300A (ja) * | 2001-09-21 | 2005-02-03 | インジ エリッヒ プファイファ ゲーエムベーハ | ポンプ装置とともに媒体リザーバを備えた投与装置 |
| US7200743B1 (en) | 2002-09-30 | 2007-04-03 | Mindspeed Technologies, Inc. | Simultaneous initialization of a plurality of memory elements from among a plurality of initialization values |
| KR20150025782A (ko) * | 2013-08-30 | 2015-03-11 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 컴퓨터 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144348A (ja) * | 1974-05-09 | 1975-11-20 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55142475A (en) * | 1979-04-23 | 1980-11-07 | Fujitsu Ltd | Decoder circuit |
-
1984
- 1984-09-25 JP JP59198607A patent/JPS6177914A/ja active Pending
-
1985
- 1985-09-18 DE DE8585401802T patent/DE3579654D1/de not_active Expired - Fee Related
- 1985-09-18 EP EP85401802A patent/EP0177395B1/en not_active Expired - Lifetime
- 1985-09-23 US US06/779,013 patent/US4694431A/en not_active Expired - Fee Related
- 1985-09-25 KR KR8507053A patent/KR900000166B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144348A (ja) * | 1974-05-09 | 1975-11-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4694431A (en) | 1987-09-15 |
| KR900000166B1 (en) | 1990-01-23 |
| EP0177395B1 (en) | 1990-09-12 |
| KR860002827A (ko) | 1986-04-30 |
| EP0177395A2 (en) | 1986-04-09 |
| DE3579654D1 (de) | 1990-10-18 |
| EP0177395A3 (en) | 1988-07-06 |
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