JPH09153289A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】書込み専用ポートを有するデュアルポートＳＲ
ＡＭにより形成される半導体記憶装置のデータ書込み時
における低消費電力化を図る。 【解決手段】本発明の半導体記憶装置に含まれる１実施
形態のメモリセル１００は、１ビットの情報を記憶する
機能を有しており、６個のＮＭＯＳトランジスタ１０
１、１０２、１０５、１０６、１０７および１０８と、
５個のＰＭＯＳトランジスタ１０３、１０４、１０９、
１１０および１１１と、書込み用ワード線１２４_(k) 、
読出し用ワード線１２５_(k) 、書込み用データ線対１２
２_(k) ／１２３_(k) および読出し用デジット線対１２０
_(k) ／１２１_(k) とを備えて構成されており、ＮＭＯＳ
トランジスタ１０１および１０２と、ＰＭＯＳトランジ
スタ１０３および１０４とによりデータ保持部が形成さ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータ読込み用／データ書込み用のＳＲＡＭと
して形成される半導体記憶装置に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサ等の高集積
半導体装置においては、１チップの中に種々の回路が組
込まれているが、その中には、殆どの場合において、Ｓ
ＲＡＭ等の半導体記憶装置も組込まれている。更に、そ
のような高集積半導体装置においては、当該ＳＲＡＭ自
体の高速化に伴ない、読出し用ポートと書込み用ポート
とを、それぞれ個別に分けている場合が多く見受けられ
る。更に、読出し用ポートと書込み用ポートとを、それ
ぞれ１つずつ有するだけではなく、複数ポートずつ有し
ている場合も見受けられる。また、他方において、最近
においては、半導体装置の高集積化ならびに高速化に伴
う消費電力の増大が問題点としてクローズアップされて
きている。

【０００３】図６は、図８に示される従来の半導体記憶
装置において用いられている標準的なデュアルポートＳ
ＲＡＭのメモリセルの構成を示す回路図であり、当該半
導体記憶装置内の複数個のメモリセル４００の内の１個
を抽出して示している。図４に示されるメモリセル４０
０は１ビットの情報を記憶する機能を有しており、６個
のＮＭＯＳトランジスタ４０１、４０２、４０５、４０
６、４０７および４０８と、２個のＰＭＯＳトランジス
タ４０３および４０４と、書込み用ワード線４１
３_(k) 、読出し用ワード線４１４_(k) 、書込み用データ
線対４１１_(k) ／４１２_(k) および読出し用デジット線
対４０９_(k) ／４１０_(k) とを備えて構成される。

【０００４】ＮＭＯＳトランジスタ４０１とＰＭＯＳト
ランジスタ４０３とはＣＭＯＳ接続されて、インバータ
として構成される。即ち、ＮＭＯＳトランジスタ４０１
とＰＭＯＳトランジスタ４０３のゲートどうしが接続さ
れて、インバータ入力端として形成され、ドレインどう
しが接続されてインバータ出力端として形成される。ま
た、これらのＮＭＯＳトランジスタ４０１とＰＭＯＳト
ランジスタ４０３のソースは、それぞれ対応する接地点
および電源に接続されてインバータが構成される。同様
に、ＮＭＯＳトランジスタ４０２とＰＭＯＳトランジス
タ４０４もＣＭＯＳ接続されて、インバータとして構成
される。これらの２つのインバータの入力端と出力端と
は相互に接続されており、端子４１５には、ＮＭＯＳト
ランジスタ４０１およびＰＭＯＳトランジスタ４０３の
ドレインと、ＮＭＯＳトラジスタ４０２およびＰＭＯＳ
トランジスタ４０４のゲートが接続され、端子４０６に
はＮＭＯＳトランジスタ４０２およびＰＭＯＳトランジ
スタ４０４のドレインと、ＮＭＯＳトラジスタ４０１お
よびＰＭＯＳトランジスタ４０３のゲートが接続されて
いる。これらの２つのＮＭＯＳトランジスタ４０１およ
び４０２と、２つのＰＭＯＳトランジスタ４０３および
４０４とにより、データ保持部が形成されている。即
ち、これらの２つのインバータによりループが形成され
ているために、正のフィ−ドバック機構によりメモリ値
が保持される。

【０００５】端子４１５と、書込み用データ線対４１１
_(k) ／４１２_(k) の一方の書込み用データ線４１１_(k)
との間には、ＮＭＯＳトランジスタ４０７が接続されて
おり、端子４１６と、書込み用データ線対４１１_(k) ／
４１２_(k) のもう一方の書込み用データ線４１２_(k) と
の間には、ＮＭＯＳトランジスタ４０８が接続されてい
る。そして、ＮＭＯＳトランジスタ４０７および４０８
のゲートは書込み用ワード線４１３_(k) に接続される。
また、端子４１５と、読出し用デジット線対４０９_(k)
／４１０_(k) の一方の読出し用デジット線４０９_(k) と
の間には、ＮＭＯＳトランジスタ４０５が接続されてお
り、端子４１６と、読出し用デジット線対４０９_(k) ／
４１０_(k) のもう一方の読出し用デジット線４１０_(k)
との間には、ＮＭＯＳトランジスタ４０６が接続されて
いる。そして、ＮＭＯＳトランジスタ４０５および４０
６のゲートは読出し用ワード線４１４_(k) に接続され
る。なお、読出し用デジット線対４０９_(k) ／４１０
_(k) および書込み用データ線対４１１_(k) ／４１２_(k)
が、それぞれ対の２本の線として存在しているのは、差
動によりデータの入出力を行うことによって高速化を図
るためである。

【０００６】次に、従来のメモリセルの実施形態の動作
について説明する。始めに読出し時の動作について説明
する。データの読出し動作が行われるか否かは、読出し
用ワード線４１４_(k) が低レベルの状態にあるか、また
は高レベルの状態にあるかによって決められる。読出し
用ワード線４１４_(k) が高レベルの場合には、ＮＭＯＳ
トランジスタ４０５および４０６はＯＮの状態となり、
端子４１５と読出し用デジット線４０９_(k) は電気的に
接続され、また端子４１６と読出し用デジット線４１０
_(k) も電気的に接続されて、端子４１５と端子４１６の
電位は、それぞれ読出し用デジット線４０９_(k) および
４１０_(k) に伝達され、読出し動作が開始される。ま
た、読出し用ワード線４１４_(k) が低レベルの場合に
は、ＮＭＯＳトランジスタ４０５および４０６はＯＦＦ
の状態となり、端子４１５と読出し用デジット線４０９
_(k) 、および端子４１６と読出し用デジット線４１０
_(k) は、共に電気的に接続されない状態となる。従っ
て、読出し動作は行われない。

【０００７】次に、書込み時の動作について説明する。
書込み動作は、書込み用ワード線４１３_(k) を介して制
御される。まず、書込み用ワード線４１３_(k) が低レベ
ルの場合には、ＮＭＯＳトランジスタ４０７および４０
８はＯＦＦの状態となっており、端子４１５および４１
６は、それぞれ対応する書込み用データ線４１１_(k)お
よび４１２_(k) に接続されることはなく、データ保持状
態となる。次に、書込み用ワード線４１３_(k) が高レベ
ルの場合には、ＮＭＯＳトランジスタ４０７および４０
８は共にＯＮの状態となり、端子４１５および４１６
は、それぞれ対応する書込み用データ線４１１_(k) およ
び４１２_(k) に対し電気的に接続されて、書込み用デー
タ線４１１_(k) および４１２_(k) の値が、それぞれ対応
する端子４１５および４１６に伝達されて書込みが行わ
れる。即ち、仮に、端子４１５が低レベルで、書込み用
データ線４１１_(k) が高レベルの状態にあるものとする
と、端子４１６は高レベルとなり、書込み用データ線４
１２_(k) には低レベルが付与される。この際、書込み用
データ線４１１_(k) および４１２_(k) を駆動する回路素
子として、ＮＭＯＳトランジスタ４０１および４０２、
ＰＭＯＳトランジスタ４０３および４０４よりも電流駆
動能力の大きいものを用いることにより、強制的に端子
４１５を高レベルに反転させ、また端子４１６を低レベ
ルに反転させて書込みが行われる。

【０００８】図８は、図６に示される従来のメモリセル
を用いた半導体記憶装置の構成を示すブロック図であ
る。図８において、メモリセルとしては、ｎ×ｍ個のメ
モリセル４００が設けられており、ｎワード×ｍデジッ
ト構成により半導体記憶装置が構成されている。ここに
おいて、１ワードとは、図８において横１列に並べられ
たメモリセル４００の配列を云い、１デジットとは、図
８において縦１列に並べられたメモリセル４００の配列
を云う。本半導体記憶装置には、ｎ本の読出し用ワード
線４１４₍₀₎ 、４１４₍₁₎ 、………、４１４_(n-1) と、
ｎ本の書込み用ワード線４１３₍₀₎ 、４１３₍₁₎ 、……
…、４１３_(n-1) が設けられており、１ワードのメモリ
セル４００においては、同一の読出し用ワード線と同一
の書込み用ワード線とが共有されている。また、この半
導体記憶装置においては、ｍ対の読出し用デジット線対
４０９₍₀₎ ／４１０₍₀₎ 、４０９₍₁₎ ／４１０₍₁₎ 、…
……、４０９_(m-1) ／４１０_(m-1) 、およびｍ対の書込
み用デジット線対４１１₍₀₎／４１２₍₀₎ 、４１１₍₁₎
／４１２₍₁₎ 、………、４１１_(m-1) ／４１２_(m-1)が
備えられている。１デジットのメモリセル４００に対し
ては、同一の読出し用デジット線と同一の書込み用デジ
ット線とが共有されている。

【０００９】読出し用行アドレスデコーダ６０１におい
ては、活性化指示信号５１４と、読出し用行アドレス６
０６₍₀₎ 、６０６₍₁₎ 、………、６０６_(i-1) の入力を
受けて、そのデコード出力は、読出し用ワード線４１４
₍₀₎ 、４１４₍₁₎ 、………、４１４_(n-1) に出力され
て、それぞれ対応するメモリセル４００に入力される。
活性化指示信号５１４により非活性化を指示された場合
には、何れの読出し用ワード線も全て低レベルに設定さ
れ、また活性化指示信号５１４により、活性化を指示さ
れた場合には、読出し用行アドレス６０６₍₀₎ 、６０６
₍₁₎ 、………、６０６_(i-1) により指定される読出し用
ワード線の１本が高レベルに設定される。

【００１０】また、書込み用行アドレスデコーダ６０２
においては、活性化指示信号５１４と、書込み指示信号
６１０および書込み用行アドレス６０８₍₀₎ 、６０６
₍₁₎ 、………、６０８_(i-1) の入力を受けて、そのデコ
ード出力は、書込み用ワード線４１３₍₀₎ 、４１
３₍₁₎ 、………、４１３_(n-1) に出力されて、それぞれ
対応するメモリセル４００に入力される。活性化指示信
号５１４により非活性化が指示された場合、または書込
み指示信号６１０により非書込みを指示された場合に
は、何れの書込み用ワード線も低レベルに設定され、活
性化指示信号５１４により、活性化を指示され、書込み
指示信号６１０により書込みが指示された場合には、書
込み用行アドレス６０８₍₀₎ 、６０６₍₁₎ 、………、６
０８_(i-1) により指定される書込み用ワード線の１本が
高レベルに設定される。

【００１１】読出し用列アドレスデコーダ６０３におい
ては、活性化指示信号５１４と、読出し用列アドレス６
０７₍₀₎ 、６０７₍₁₎ 、………、６０７_(j-1) の入力を
受けて、そのデコード出力は、読出し用列選択線５１６
₍₀₎ 、５１６₍₁₎ 、………、５１６_(m-1) に出力され
て、データ制御回路６０５に入力される。活性化指示信
号５１４により非活性化が指示された場合には、何れの
読出し用列選択線５１６₍₀₎ 、５１６₍₁₎ 、………、５
１６_(m-1) も低レベルに設定され、活性化指示信号５１
４により活性化を指示された場合には、読出し用列アド
レス６０７₍₀₎ 、６０７₍₁₎ 、………、６０７_(j-1) に
より指定される読出し用列選択線の１本が高レベルに設
定される。書込み用列アドレスデコーダ６０４において
は、活性化指示信号５１４と書込み指示信号６１０およ
び書込み用列アドレス６０９₍₀₎ 、６０９₍₁₎ 、……
…、６０９_(j-1) の入力を受けて、そのデコード出力
は、書込み用列選択線５１５₍₀₎ 、５１５₍₁₎ 、……
…、５１５_(m-1) に出力されて、データ制御回路６０５
に入力される。活性化指示信号５１４により非活性化が
指示された場合、および書込み指示信号６１０により非
書込みが指示された場合には、何れの書込み用列選択線
５１５₍₀₎ 、５１５₍₁₎ 、………、５１５_(m-1) も低レ
ベルに設定される。また、活性化指示信号５１４により
活性化が指示され、書込み指示信号６１０により書込み
が指示された場合には、書込み用列アドレス６０
９₍₀₎ 、６０９₍₁₎ 、………、６０９_(j-1) により指定
される書込み用列選択線の１本が高レベルに設定され
る。

【００１２】一方、データ制御回路６０５に対しては、
メモリセル４００からの読出し用デジット線対４０９
₍₀₎ ／４１０₍₀₎ 、４０９₍₁₎ ／４１０₍₁₎ 、………、
４０９_(m-1) ／４１０_(m-1) および書込み用デ−タ線対
４１１₍₀₎ ／４１２₍₀₎ 、４１１₍₁₎ ／４１２₍₁₎ 、…
……、４１１_(m-1) ／４１２_(m-1) と、読出し用列アド
レスデコーダ６０３からの読出し用列選択線５１
６₍₀₎ 、５１６₍₁₎ 、………、５１６_(m-1) および書込
み用列アドレスデコーダ６０４からの書込み用列選択線
５１５₍₀₎ 、５１５₍₁₎ 、………、５１５_(m-1) とが接
続されている。

【００１３】データ書込み時においては、書込みデータ
５１８の入力を受けて、当該データは、書込み用デ−タ
線対４１１₍₀₎ ／４１２₍₀₎ 、４１１₍₁₎ ／４１
２₍₁₎ 、………、４１１_(m-1) ／４１２_(m-1) において
選択された書込み用デ−タ線対を介してメモリセル４０
０に入力されて書込みが行われ、またデータ読出し時に
おいては、メモリセル４００より読出し用デジット線対
４０９₍₀₎ ／４１０₍₀₎ 、４０９₍₁₎ ／４１０₍₁₎ 、…
……、４０９_(m-1) ／４１０_(m-1) において選択された
読出し用デジット線対を介して出力されるデータが、読
出しデータ５１７として出力される。

【００１４】図７は、データ制御回路の１例を示す図で
あり、プリチャージ回路５００は、ＰＭＯＳトランジス
タ５０１および５０２により構成されている。これらの
ＰＭＯＳトランジスタ５０１および５０２のゲートには
活性化指示信号５１４が接続され、ソースには電源が接
続されており、ドレインにはそれぞれ読出し用デジット
線４０９₍₀₎ および４１０₍₀₎ が接続されている。図７
において、活性化指示信号５１４により非活性化が指示
された場合には、ＰＭＯＳトランジスタ５０１および５
０２はＯＮの状態となり、プリチャージ回路５００によ
り、読出し用デジット線対４０９₍₀₎ ／４１０₍₀₎ に対
してプリチャージが行われる。このプリチャージ回路５
００は、ｍ対の読出し用デジット線対４０９₍₀₎ ／４１
０₍₀₎ 、４０９₍₁₎ ／４１０₍₁₎ 、………、４０９
_(m-1) ／４１０_(m-1) のそれぞれに対応して設けられて
いる。なお、このプリチャージ回路５００は、読出し用
デジット線対４０９₍₀₎ ／４１０₍₀₎ が差動にて動作す
るために、予め当該読出し用デジット線対４０９₍₀₎ ／
４１０₍₀₎ の電位差がない状態にして、メモリセル５０
０から読出されるデータが、すばやくデジット線対に出
力されるようにするために設けられている回路である。

【００１５】ＰＭＯＳトランジスタ５０３および５０４
は、データ書込み時における書込み用デジット線選択用
の回路を構成しており、ｍ対の書込み用デジット線対４
１１₍₀₎ ／４１２₍₀₎ 、４１１₍₁₎ ／４１２₍₁₎ 、……
…、４１１_(m-1) ／４１２_(m-1) のそれぞれに対応して
設けられている。ＰＭＯＳトランジスタ５０３および５
０４のゲートには、それぞれに対応する書込み用列選択
線５１５₍₀₎ 、５１５₍₁₎ 、………、５１５_(m-1) が接
続されており、また、書込みデータ５１２および５１３
と、書込み用デジット線対４１１₍₀₎ ／４１２₍₀₎ 、４
１１₍₁₎ ／４１２₍₁₎ 、………、４１１_(m-1) ／４１２
_(m-1) も、対応するＰＭＯＳトランジスタ５０３および
５０４に接続されている。今、書込み用列選択線５１５
₍₀₎ 、５１５₍₁₎ 、………、５１５_(m-1) の内の１つの
書込み用列選択線５１５_(k) が高レベルになったものと
すると、当該書込み用列選択線５１５_(k) に接続されて
いるＮＭＯＳトランジスタ５０３および５０４がＯＮの
状態となり、書込みデータ５１２および５１３と、対応
する書込み用デジット線対４１１_(k) ／４１２_(k)が電
気的に接続されて、これらの書込みデータ５１２および
５１３は、それぞれ対応する書込み用デジット線４１１
_(k) および４１２_(k) に入力され、図６に示されるメモ
リセル４００に入力されて書込まれる。しかし、他の書
込み用デジット線対に対しては、それぞれ対応するＮＭ
ＯＳトランジスタ５０３および５０４がＯＦＦの状態と
なっているので、書込みデータ５１２および５１３が与
えられることはない。なお、インバータ５０８および５
０９は、半導体記憶装置に対する書込みデータ５１８の
入力を受けて、書込みデータ５１２および書込みデータ
５１３として分配出力する駆動回路である。

【００１６】また、ＮＭＯＳトランジスタ５０５および
５０６は、データ読出し時における読出し用デジット線
選択用の回路を構成しており、ｍ対の読出し用デジット
線対４０９₍₀₎ ／４１０₍₀₎ 、４０９₍₁₎ ／４１
０₍₁₎ 、………、４０９_(m-1) ／４１０_(m-1) のそれぞ
れに対応して設けられている。ＰＭＯＳトランジスタ５
０５および５０６のゲートには、それぞれ対応する読出
し用列選択線５１６₍₀₎ 、５１６₍₁₎ 、………、５１６
_(m-1) が接続されており、また、読出しデータ５１０お
よび５１１と、読出し用デジット線対４０９₍₀₎ ／４１
０₍₀₎ 、４０９₍₁₎ ／４１０₍₁₎ 、………、４０９
_(m-1) ／４１０_(m-1) も、対応するＰＭＯＳトランジス
タ５０５および５０６に接続されている。今、読出し用
列選択線５１６₍₀₎、５１６₍₁₎ 、………、５１６
_(m-1) の内の１つの読出し用列選択線５１６_(k)が高レ
ベルになったものとすると、当該読出し用列選択線５１
６_(k) に接続されているＮＭＯＳトランジスタ５０５お
よび５０６がＯＮの状態となり、対応する読出し用デジ
ット線対４０９_(k) ／４１０_(k) は、センスアンプ回路
５０７に対して電気的に接続される状態となり、読出し
用デジット線対４０９_(k) ／４１０_(k) を介して出力さ
れる読出しデータ５１０および５１１は、センスアンプ
回路５０７に入力される。しかし、他の読出し用デジッ
ト線対からは、対応するＮＭＯＳトランジスタ５０６お
よび５０７がＯＦＦの状態となっているので、読出しデ
ータ５１０および５１１が出力されることはない。セン
スアンプ回路５０７においては、図４に示されるメモリ
セル４００からの読出しデータ５１０および５１１の入
力を受けて処理され、当該半導体記憶装置の読出しデー
タ５１７として外部に出力される。

【００１７】上記の従来例においては、データの読出し
時および書込み時において、選択の対象となっていない
読出し用デジット線対に対しても、高レベルに設定され
た読出し用ワード線に接続されているメモリセルにより
充放電が行われるために、読出し／書込みに関係のない
無為の電力が消費されるという問題がある。この充放電
を抑制して低消費電力化を図ったメモリセルの例が、特
開平５ー１０９２８３号公報に開示されている。この従
来例は、図９に示されるように、読出し用のポートと、
書込み用のポートが分離されておらず、シングルポート
のＳＲＡＭとして形成されている。また本従来例の技術
を、読出し用のポートと書込み用のポートとを分離して
形成されるデュアルポート型に適用したメモルセルの例
が図１０に示され、更に、デュアルポート型の書込み用
ポートにのみに適用したメモリセルの例が図１１に示さ
れる。

【００１８】図９においては、メモリセル７００は、６
個のＮＭＯＳトランジスタ７０１、７０２、７０５、７
０６、７０７および７０８と、抵抗７０３および７０４
と、読出し／書込み兼用ワード線７１１とを備えてお
り、ＮＭＯＳトランジスタ７０１および７０２と、抵抗
７０３および７０４とによりデータ保持部が形成され、
所謂高抵抗型のメモリセルとして構成されている。この
メモリセル７００は、前述の従来例において説明したＣ
ＭＯＳ型と呼ばれるメモリセルとしてもよい。このメモ
リセル７００はシングルポートであるため、読出し／書
込み兼用ワード線７１１が設けられている。また、この
読出し／書込み兼用ワード線７１１に直交する読出し／
書込み兼用デジット線対７１２／７１３とともに、当該
読出し／書込み兼用デジット線対７１２／７１３に平行
して、本従来例の特徴とする列選択線７１４が設けられ
ている。前記データ保持部と読出し／書込み兼用デジッ
ト線対７１２／７１３との間には、読出し／書込み兼用
ワード線７１１によりスイッチング動作を行うＮＭＯＳ
トランジスタ７０５および７０６と、列選択線７１４に
よりスイッチング動作を行うＮＭＯＳトランジスタ７０
７および７０８が接続されている。従って、前述の従来
例においては、ワード線７１１が選択されただけで、デ
ータ保持部からデジット線対に対して充放電が行われて
いたのに対して、本従来例においては、列選択線７１４
も選択されないと、データ保持部からデジット線対に対
する充放電が行われない。このように１ビットに対応す
るメモリセルを構成することにより、複数デジットを持
つ場合において、選択対象外のデジットにおけるデ−タ
保持部からのデジット線対に対する充放電を排除し、消
費電力の低減が図られている。

【００１９】次に、図１０においては、当該メモリセル
８００は、１０個のＮＭＯＳトランジスタ ８０１、８
０２、８０５、８０６、８０７、８０８、８０９、８１
０、８１１および８１２と、抵抗８０３および８０４
と、書込み用ワード線８１５、読出し用ワード線８１
６、書込み用データ線対８１７／８１８、読出し用デジ
ット線対８１９／８２０と、書込み用列選択線８２１お
よび読出し用列選択線８２２とを備えており、ＮＭＯＳ
トランジスタ８０１および８０２と、抵抗８０３および
８０４とによりデータ保持部が形成されている。データ
読出し時には、読出し用ワード線８１６と読出し用列選
択線８２２が選択されて高レベルに設定され、データ保
持部に保持されているメモリ値が、読出し用デジット線
対８１９／８２０に出力されて読出しが行われる。従っ
て、読出し用ワード線８１６が選択されても、読出し用
列選択線８２２が選択されない場合には、データ保持部
からの読出し用デジット線対８１９／８２０に対する放
電が行われず、選択外のデジット線対に対する充放電は
回避され、選択外のデジットによる無為の電力消費が抑
制されている。同様に、データ書込み時には、書込み用
ワード線８１５と書込み用列選択線８２１が選択されて
高レベルに設定され、書込み用デジット線対８１７／８
１８より、強制的にデータ保持部に対してデータの書込
みが行われる。従って、書込み用ワード線８１５が選択
されても、書込み用列選択線８２１が選択されない場合
には、データ保持部に対するデータの書込みが行われな
いだけではなく、データ保持部から書込み用デジット線
対８１７／８１８に対する充放電が行われず、選択外の
デジット線対による無為の電力消費が抑制されている。
しかしながら、このメモリセル８００の場合には、ＮＭ
ＯＳトランジスタの素子数が非常に多くなるとともに、
配線チャネルも、デジット方向に最低６本分必要となっ
て、半導体記憶装置のチップ面積が増大する傾向とな
り、メモリ容量を増やすことが不可能になるという問題
がある。

【００２０】また、図１１は、図９に示されるメモリセ
ルの技術をデュアルポート型の書込み用ポートにのみに
適用したメモリセルの例である。図１１においては、当
該メモリセル９００は、８個のＮＭＯＳトランジスタ９
０１、９０２、９０５、９０６、９０７、９０８、９０
９および９１０と、抵抗９０３および９０４と、書込み
用ワード線９１３、読出し用ワード線９１４、書込み用
データ線対９１５／９１６、読出し用デジット線対９１
７／９１８と、書込み用列選択線９１９とを備えてお
り、ＮＭＯＳトランジスタ９０１および９０２と、抵抗
９０３および９０４とによりデータ保持部が形成されて
いる。データ読出し時には、読出し用ワード線９１４が
選択されて高レベルに設定され、データ保持部に保持さ
れているメモリ値が、読出し用デジット線対９１７／９
１８に出力されて読出しが行われる。この場合には、読
出し用ワード線９１４が高レベルに設定されるために、
データ保持部から読出し用デジット線対８１９／８２０
に対する放電が行われ、選択外のデジットにおいても充
放電による電力消費が発生する。またデータ書込み時に
は、書込み用ワード線９１３と書込み用列選択線９１９
が選択されて高レベルに設定され、書込み用デジット線
対９１５／９１６より、強制的にデータ保持部に対して
データの書込みが行われる。従って、書込み用ワード線
９１３が選択されても、書込み用列選択線９１４が選択
されない場合には、データ保持部に対するデータの書込
みが行われないだけではなく、データ保持部から書込み
用デジット線対９１５／９１６に対する充放電が行われ
ず、選択外のデジット線対による無為の電力消費が抑制
される。

【００２１】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、メモリセルに対応するデータの読
出し時およびデータの書込み時において、読出し／書込
みの対象外の他の複数のメモリセルに対応するデ−タ線
対においても充放電が発生して、無為の消費電力が増大
するという欠点がある。

【００２２】またその消費電力の低減策として、特開平
５ー１０９２８３号公報において、データの読出し時お
よびデータの書込み時において、対象外の他の複数のメ
モリセルに対応するデ−タ線対の充放電を抑制すること
により、無為の消費電力を低減するメモリセルが提案さ
れているが、当該開示例を、図１０に示されるように、
読出し用ポートと書込み用ポートとに分離したデュアル
ポート型のメモリセルに適用する場合には、当該メモリ
セルを構成する回路素子数ならびに配線チャネル数が増
大する傾向となり、これにより半導体記憶装置のチップ
面積が拡大化して、半導体記憶装置の高集積化の障害と
なるとともに、当該半導体記憶装置のメモリ容量を増や
すことのネックになるという欠点がある。

【００２３】更に、メモリセルを構成する回路素子数の
低減を意図して、前記開示例を、図９に示されるよう
に、デュアルポート型のメモリセルにおいて、書込み用
ポートのみに適用する場合においては、メモリセル上に
列選択線を配線する必要があり、これにより配線チャネ
ルが増大するとともに、データ読出し時においては、対
象外の他の複数のメモリセルに対応するデ−タ線対にお
いても充放電が発生して、無為の消費電力が増大すると
いう欠点がある。

【００２４】本発明の目的は、半導体記憶装置のデータ
書込み時に、選択対象外のメモリセルの書込み用データ
線対に対して発生する充放電を排除することにより、デ
ジット方向に新たな配線チャネルを設けることなく、無
為に発生する消費電力を削減することのできる半導体記
憶装置を提供することにある。

【００２５】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、ｎワード×ｍデジット構成として配列されるデ
ュアルポートＳＲＡＭのメモリセルを含み、データ読出
し時には、データ読出し対象のメモリセルにおいて、所
定の読出し用行アドレスにより選択される読出し用ワー
ド線に設定される所定レベル値を介して、所定の読出し
用列アドレスにより選択される１対の読出し用デジット
線と当該メモリセル内のデータ保持部とを接続すること
により、当該データ保持部に保持されているメモリ・デ
ータを読出し、データ書込み時には、データ書込み対象
のメモリセルにおいて、所定の書込み用行アドレスによ
り選択される書込み用ワード線に設定される所定レベル
値を介して、所定の書込み用列アドレスにより選択され
る１対の書込み用データ線と当該メモリセル内のデータ
保持部とを接続することにより、当該１対の書込み用デ
ータ線を介して入力される所定の書込みデータを前記デ
ータ保持部に書込むように機能する半導体記憶装置にお
いて、前記デュアルポートＳＲＡＭのメモリセルとし
て、データの書込み時に、データ書込み対象のメモリセ
ルと前記書込み用ワード線を共有する他のメモリセル内
において、当該メモリセル内のデータ保持部と当該メモ
リセルに接続される１対の書込み用データ線との間に充
放電が発生しないように回路構成されるメモリセルを備
えるとともに、データの読出し時に、前記読出し列アド
レスにより、データ読出し対象のメモリセルに接続され
る１対の読出し用デジット線を選択して、当該読出しデ
ータを外部に出力するとともに、データの書込み時に
は、前記書込み用列アドレスにより、データ書込み対象
のメモリセルに接続される１対の書込み用データ線を選
択して、当該書込みデータをメモリセルに伝達するデー
タ制御回路内に、少なくとも前記ｎワード×ｍデジット
構成として配列されるメモリセルのそれぞれ接続される
読出し用デジット線対および書込み用データ線対に対し
て、それぞれ個別にプリチャージ回路を備えることを特
徴としている。

【００２６】なお、前記第１の発明において、前記メモ
リセルは、前記メモリセルが、ゲートが前記１対の書込
み用データ線のそれぞれの書込み用データ線に個別に接
続され、他の電極が相互接続されて、前記書込み用ワー
ド線と所定の第１の端子との間のスイッチ素子として機
能する第１および第２のＰＭＯＳトランジスタと、ソー
スが前記第１の端子に接続され、ドレインが接地点に接
続されて、ゲ−トが前記書込み用ワード線に接続される
第３のＰＭＯＳトランジスタと、ゲートが前記第１の端
子に接続され、前記１対の書込み用データ線の一方の書
込み用データ線と所定の第２の端子との間のスイッチ素
子として機能する第１のＮＭＯＳトランジスタと、ゲー
トが前記読出し用ワード線に接続され、前記１対の読出
し用デジット線の一方の読出し用デジット線と前記第２
の端子との間のスイッチ素子として機能する第２のＮＭ
ＯＳトランジスタと、ゲートが前記第１の端子に接続さ
れ、前記１対の書込み用データ線のもう一方の書込み用
データ線と所定の第３の端子との間のスイッチ素子とし
て機能する第３のＮＭＯＳトランジスタと、ゲートが前
記読出し用ワード線に接続され、前記１対の読出し用デ
ジット線のもう一方の読出し用デジット線と前記第３の
端子との間のスイッチ素子として機能する第４のＮＭＯ
Ｓトランジスタと、ソースが所定の電源に接続され、ゲ
ートが前記第３の端子に接続されて、ドレインが前記第
２の端子に接続される第４のＰＭＯＳトランジスタと、
ドレインが前記第２の端子に接続され、ゲートが前記第
３の端子に接続されて、ソースが接地点に接続される第
５のＮＭＯＳトランジスタと、ソースが所定の電源に接
続され、ゲートが前記第２の端子に接続されて、ドレイ
ンが前記第３の端子に接続される第５のＰＭＯＳトラン
ジスタと、ドレインが前記第３の端子に接続され、ゲー
トが前記第２の端子に接続されて、ソースが接地点に接
続される第６のＮＭＯＳトランジスタとを備えて構成
し、前記第４および第５のＰＭＯＳトランジスタと前記
第５および第６のＮＭＯＳトランジスタにより、当該メ
モリセルのデータ保持部を形成するようにしてもよい。

【００２７】また第２の発明の半導体記憶装置は、ｎ
（正整数）ワード×ｍ（正整数）デジット構成として配
列されるＳＲＡＭのメモリセルを含み、データ読出し時
またはデータ書込み時には、データ読出し対象またはデ
ータ書込み対象のメモリセルにおいて、所定の行アドレ
スにより選択されるワード線に設定される所定レベル値
を介して、所定の列アドレスにより選択される１対のデ
ジット線と当該メモリセル内のデータ保持部とを接続す
ることにより、データ読出し時には、当該データ保持部
に保持されているメモリ・データを読出し、データ書込
み時には、その際に選択されるデジット線対にデータ書
込み用ドライバを接続し、メモリセル内のデータ保持部
のデータを強制的に決定させるように機能する半導体記
憶装置において、前記ＳＲＡＭのメモリセルとして、デ
ータ読出し対象またはデータ書込み対象のメモリセルと
前記ワード線を共有する他のメモリセル内において、当
該メモリセル内のデータ保持部と当該メモリセルに接続
される一対のデジット線との間に充放電が発生しないよ
うに構成されるメモリセルを備え、少なくともｎワード
×ｍデジット構成として配列されるメモリセルのそれぞ
れに接続されるデジット線対に対して、それぞれ個別に
プリチャージ回路を備え、前記プリチャージ回路におい
て、データ読出し時またはデータ書込み時に、列アドレ
スにより選択されるデジット線対と、当該列アドレスに
より選択されないデジット線対に対して、それぞれ異な
るレベルにプリチャージを行うことを特徴としている。

【００２８】なお、前記第２の発明において、前記メモ
リセルは、ゲートが前記１対のデジット線のそれぞれの
デジット線に個別に接続され、他の電極が相互接続され
て、前記ワード線と所定の第１の端子との間のスイッチ
素子として機能する第１および第２のＰＭＯＳトランジ
スタと、ソースが前記第１の端子に接続され、ドレイン
が接地点に接続されて、ゲ−トが前記ワード線に接続さ
れる第３のＰＭＯＳトランジスタと、ゲートが前記第１
の端子に接続され、前記１対のデジット線の一方のデジ
ット線と所定の第２の端子との間のスイッチ素子として
機能する第１のＮＭＯＳトランジスタと、ゲートが前記
第１の端子に接続され、前記１対のデジット線のもう一
方のデジット線と所定の第３の端子との間のスイッチ素
子として機能する第２のＮＭＯＳトランジスタと、ソー
スが所定の電源に接続され、ゲートが前記第３の端子に
接続されて、ドレインが前記第２の端子に接続される第
４のＰＭＯＳトランジスタと、ドレインが前記第２の端
子に接続され、ゲートが前記第３の端子に接続されて、
ソースが接地点に接続される第３のＮＭＯＳトランジス
タと、ソースが所定の電源に接続され、ゲートが前記第
２の端子に接続されて、ドレインが前記第３の端子に接
続される第５のＰＭＯＳトランジスタと、ドレインが前
記第３の端子に接続され、ゲートが前記第２の端子に接
続されて、ソースが接地点に接続される第４のＮＭＯＳ
トランジスタとを備えて構成するとともに、前記プリチ
ャージ回路は、ゲートにプリチャージ用同期信号とデジ
ット非選択信号のＮＡＮＤ出力信号が入力され、ソース
が所定の電源に接続されて、ドレインが前記一対のデジ
ット線対のそれぞれのデジット線に個別に接続される第
６および第７のＰＭＯＳトランジスタと、ゲートにプリ
チャージ用同期信号とデジット選択信号のＡＮＤ出力信
号が入力され、ドレインが接地点に接続されて、ソース
が前記一対のデジット線対のそれぞれのデジット線に個
別に接続される第５および第６のＮＭＯＳトランジスタ
とを備えて構成してもよい。

【００２９】

【発明の実施の形態】次に、第１の発明について図面を
参照して説明する。

【００３０】図１は、第１の発明におけるメモリセルの
１実施形態を示す回路図である。図１に示されるよう
に、本実施形態のメモリセル１００は１ビットの情報を
記憶する機能を有しており、６個のＮＭＯＳトランジス
タ１０１、１０２、１０５、１０６、１０７および１０
８と、５個のＰＭＯＳトランジスタ１０３、１０４、１
０９、１１０および１１１と、書込み用ワード線１２４
_(k) 、読出し用ワード線１２５_(k) 、書込み用データ線
対１２２_(k) ／１２３_(k) および読出し用デジット線対
１２０_(k) ／１２１_(k) とを備えて構成されており、Ｎ
ＭＯＳトランジスタ１０１および１０２と、ＰＭＯＳト
ランジスタ１０３および１０４とによりデータ保持部が
形成されている。図４のメモリセル４００との対比によ
り明らかなように、本実施形態においては、前記データ
保持部と書込み用データ線対１２２_(k) ／１２３_(k) と
の間に挿入され、スイッチ素子として作用するＮＭＯＳ
トランジスタ１０５および１０６のゲートと、書き込み
用ワード線１２４_(k) との間に接続されるＰＭＯＳトラ
ンジスタ１１０および１１１と、ＮＭＯＳトランジスタ
１０５および１０６のゲートと接地点との間に接続され
るＰＭＯＳトランジスタ１０９とが新たに付加されてお
り、ＰＭＯＳトランジスタ１１０および１１１のゲート
は、それぞれ対応する書込み用データ線対１２２_(k) ／
１２３_(k) の一方の書込み用データ線に接続され、ＰＭ
ＯＳトランジスタ１０９のゲートは書込み用ワード線１
２４_(k) に接続されている。

【００３１】以下においては、図１のメモリセル、図２
のデータ制御回路および図３に示される半導体記憶装置
について動作説明を行うが、データ読出し時の動作につ
いては、従来のメモリセルを含む半導体記憶装置の場合
と同様であり、重複を避けるためにその動作説明は省略
し、データ書込み時の動作についてのみ説明するものと
する。また、動作の細部についても、従来例の場合と共
通する部分の説明については同様の理由により説明を簡
略化するものとする。

【００３２】図１において、データ書込み時の動作は、
書込み用ワード線１２４_(k) と書込み用データ線対１２
２_(k) ／１２３_(k) により制御されて行われる。即ち、
書込み用ワード線１２４_(k) が選択されて高レベルに設
定され、差動的に動作する書込み用データ線対１２２
_(k) ／１２３_(k) にデータが入力されて、一方が高レベ
ルとなり、他方が低レベルの状態となって、始めてメモ
リセル１００に対するデータ書込みが行われる。なお、
このメモリセル１００においては、書込み用データ線対
１２２_(k) ／１２３_(k) に対しても、プリチャージが行
われることが前提となっているので、書込みを開始する
前の書込み用データ線対１２２_(k) ／１２３_(k) と、書
込みを行わないデジットに対応する他の書込み用データ
線対とが、双方ともに高レベルに設定されており、これ
により、ＰＭＯＳトランジスタ１１０および１１１はＯ
ＦＦの状態となっている。

【００３３】この状態において、今、端子１２６を高レ
ベル、端子１２７を低レベルに設定し、書込み用データ
線１２２_(k) を低レベル、書込み用データ線１２３_(k)
を高レベルに設定したものとすると、書込み用データ線
１２２_(k) がＯＮの状態となり、その際に書込み用ワー
ド線１２４を高レベルに設定すると、端子１２８も高レ
ベルとなり、ＮＭＯＳトランジスタ１０５および１０６
も同時にＯＮの状態となる。これにより、端子１２６と
書込み用データ線１２２_(k) が電気的に接続され、端子
１２７と書込み用データ線１２３_(k) も電気的に接続さ
れて、電流駆動能力の大きいデータ線側の値がメモリセ
ルの値として書込まれる。即ち、端子１２６は低レベル
となって端子１２７が高レベルになり、その後におい
て、書込み用ワード線１２４が低レベルに設定される。
これにより、ＰＭＯＳトランジスタ１０９はＯＮの状態
となり、端子１２８のレベルが低レベルに引き下げられ
て、ＮＭＯＳトランジスタ１０５および１０６は共にＯ
ＦＦの状態となり、データの書込みが終了する。

【００３４】図３は、上記のメモリセル１００を用いて
構成される本発明の半導体記憶装置の構成を示すブロッ
ク図である。本半導体記憶装置は、ｎ×ｍ個のメモリセ
ル１００と、読出し用行アドレスデコーダ３０１と、書
込み用行アドレスデコーダ３０２と、読出し用列アドレ
スデコーダ３０３と、書込み用列アドレスデコーダ３０
４と、データ制御回路３０５とを備えており、ｎワード
×ｍデジット構成による半導体記憶装置として形成され
ている。その構成自体は、前述の図６に示される半導体
記憶装置の構成内容と同一であるが、本半導体記憶装置
においては、用いられているメモリセル１００の構成内
容と、データ制御回路３０５の構成内容と、その動作機
能において、従来の半導体記憶装置とは異なっている。

【００３５】図３に示されるように、本半導体記憶装置
において、ｎ×ｍ個のメモリセル１００と、読出し用行
アドレスデコーダ３０１および書込み用行アドレスデコ
ーダ３０２との間には、それぞれｎ本の読出し用ワード
線１２５₍₀₎ 、１２５₍₁₎ 、………、１２５_(n-1) と、
ｎ本の書込み用ワード線１２４₍₀₎ 、１２４₍₁₎ 、……
…、１２４_(n-1) が設けられており、１ワードのメモリ
セル１００においては、同一の読出し用ワード線と同一
の書込み用ワード線とが共有されている。また、この半
導体記憶装置においては、ｎ×ｍ個のメモリセル１００
とデータ制御回路３０５との間には、読出し用デジット
線対１２０₍₀₎ ／１２１₍₀₎ 、１２０₍₁₎ ／１２
１₍₁₎ 、………、１２０_(m-1) ／１２１_(m-1) 、および
書込み用デ−タ線対１２２_{(0) ／}１２３₍₀₎ 、１２２
₍₁₎ ／１２３₍₁₎ 、………、１２２_(m-1) ／１２３
_(m-1) が設けられており、１デジットのメモリセル１０
０に対しては、同一の読出し用デジット線と同一の書込
み用デ−タ線とが共有されている。更に、データ制御回
路３０５と、読出し用列アドレスデコーダ３０３および
書込み用列アドレスデコーダ３０４との間には、それぞ
れｍ本の読出し用列選択線２１４₍₀₎ 、２１４₍₁₎ 、…
……、２１４_(m-1) およびｍ本の書込み用列選択線２１
３₍₀₎ 、２１３₍₁₎ 、………、２１３_(m-1) が設けられ
ている。

【００３６】また、図２は、当該半導体記憶装置に含ま
れるデータ制御回路の１実施形態を示す図であり、それ
ぞれＰＭＯＳトランジスタ２０２、２０３およびＰＭＯ
Ｓトランジスタ２０４、２０５を含み、各デジットのメ
モリセル１００に共有される書込み用のプリチャージ回
路２００および読出し用のプリチャージ回路２０１と、
同じく各デジットのメモリセル１００に共有され、デー
タ書込み時に、書込み用デ−タ線選択用の回路を構成す
るＮＭＯＳトランジスタ２０６および２０７と、各デジ
ットのメモリセル１００に共有され、データ読出し時
に、読出し用デジット線選択用の回路を構成するＮＭＯ
Ｓトランジスタ２０８および２０９と、ＮＭＯＳトラン
ジスタ２０８および２０９を介して読出されるデータを
受けて、外部に出力するセンスアンプ回路２１０と、デ
ータ書込み時に、書込みデータ２２０を、選択された書
込み用データ線対１２２_(k) ／１２３_(k) に分配するイ
ンバータ２１１および２１２とを備えて構成される。当
該データ制御回路の１実施形態の、図７に示される従来
例との相違点は、読出し用デジット線対１２０₍₀₎ ／１
２１₍₀₎ 、１２０₍₁₎ ／１２１₍₁₎ 、………、１２０
_(m-1) ／１２１_(m-1) に対する読出し用のプリチャージ
回路２０１に加えて、新たに、書込み用デ−タ線対１２
２_{(0) ／}１２３₍₀₎ 、１２２₍₁₎ ／１２３₍₁₎ 、……
…、１２２_(m-1) ／１２３_(m-1) に対して、書込み用の
プリチャージ回路２００が付加されていることである。
それ以外の回路構成については、従来例の場合と同様で
ある。この書込み用のプリチャージ回路２００の付加に
より、活性化指示信号２２１により非活性化が指示され
た場合には、プリチャージ回路２００内のＰＭＯＳトラ
ンジスタ２０２および２０３はＯＮの状態となり、書込
み用デ−タ線対１２２_{(0) ／}１２３₍₀₎ 、１２２₍₁₎ ／
１２３₍₁₎ 、………、１２２_(m-1) ／１２３_(m-1) は高
レベルに設定される。

【００３７】次に、図１、図２および図３を参照して、
メモリセルの１実施形態ならびにデータ制御回路の１実
施形態を含む第１の発明の半導体記憶装置の動作につい
て説明する。なお、データ読出し時の動作については、
前述の従来例の場合と同様であるので、重複を避けるた
めにその説明は省略する。

【００３８】まず、非活性時の状態設定について説明す
る。活性化／非活性化は、活性化指示信号２２１により
規定されるが、本発明においては、活性化指示信号２２
１により非活性化が指示された場合には、読出し用のプ
リチャージ回路２０１とともに、新たに付加された書込
み用のプリチャージ回路２００も同時に動作し、読出し
用デジット線対１２０₍₀₎ ／１２１₍₀₎ 、１２０₍₁₎ ／
１２１₍₁₎ 、………、１２０_(m-1) ／１２１_(m-1) に加
えて、書込み用デ−タ線対１２２_{(0) ／}１２３₍₀₎ 、１
２２₍₁₎ ／１２３₍₁₎ 、………、１２２_(m-1) ／１２３
_(m-1) のレベルも高レベルに設定される。

【００３９】データの書込み時には、活性化指示信号２
２１により活性化が指示され、且つ書込み指示信号３１
０の指示を受けて始めて書込み動作が行われる。たとえ
活性化指示信号２２１により活性化が指示された状態に
おいても、書込み指示信号３１０による指示がない場合
には書込み動作は行われることがなく、書込み用行アド
レスデコーダ３０２および書込み用列アドレスデコーダ
３０４は、非活性化指示を受けている状態と同様の状態
に置かれている。活性化指示信号２２１による活性化の
指示があり、更に書込み指示信号３１０による指示があ
る場合には、書込み用行アドレスデコーダ３０２によ
り、書込み用行アドレス３０８₍₀₎ 〜３０８_(i-1) によ
り指定される書込み用ワード線１２４_(k) １本が高レベ
ルに設定されるとともに、書込み用列アドレスデコーダ
３０４により、書込み用列アドレス３０９₍₀₎ 〜３０９
_(j-1) により指定される書込み用列選択線２１３_(k) １
本が高レベルに設定される。その際に、データ制御回路
３０５においては、高レベルの書込み用列選択線２１３
_(k) にゲート接続されている、書込み用デ−タ線選択用
の回路を構成するＮＭＯＳトランジスタ２０６および２
０７がＯＮの状態となり、インバータ２１１および２１
２により反転され分配出力される書込みデータ２１７お
よび２１８は、対応するｋ列のメモリセル１００に接続
される書込み用データ線対１２２_(k) ／１２３_(k) に伝
達される。この場合に、その他の書込み用データ線対
は、書込み動作実施前において行われたプリチャージ動
作により、高レベルに設定されている。

【００４０】また、書込み用行アドレスデコーダ３０２
により指定された書込み用ワード線１２４_(k) を介して
入力される高レベルを受け、またデータ制御回路３０５
より、書込み用データ線対１２２_(k) ／１２３_(k) を介
して入力される書込みデータを受けて、対応するメモリ
セル１００においては、そのメモリ値が、当該書込みデ
ータに変えられて保持される。その際、従来例のメモリ
セル４００の場合には、高レベルの書込み用ワード線４
１３_(k) に接続され、且つ書込み用データ線対４１１
_(k) ／４１２_(k) 以外の書込み用データ線対に接続され
ているメモリセル４００においては、当該書込み用デー
タ線対とデータ保持部との間に接続されている２個のＮ
ＭＯＳトランジスタがＯＮの状態となり、当該書込み用
データ線対の値が現在のメモリ値に変えられるために電
流の消費が発生するが、本発明においては、高レベルに
設定されている書込み用ワード線１２４_(k) に接続さ
れ、且つ書込み用データ線対１２２_(k) ／１２３_(k) 以
外の書込み用データ線対に接続されているメモリセル１
００においては、当該書込み用データ線対の双方の書込
み用データ線が高レベルに設定されているために、書込
み用データ線対とデータ保持部との間に接続されている
ＮＭＯＳトランジスタはＯＦＦの状態に維持されてお
り、電流の消費は発生しない。また、書込みデータ２１
７および２１８を与えられた書込み用データ線対１２２
_(k) ／１２３_(k) に接続されていても、書込み用ワード
線が低レベルの状態にあるメモリセル１００において
は、当該書込み用ワード線が低レベルの状態にあるた
め、当該書込み用データ線対１２２_(k) ／１２３_(k) と
データ保持部と間に接続されているＮＭＯＳトランジス
タはＯＦＦの状態に維持されており、電流の消費は発生
しない。また、選択されたデジット以外の書込み用デー
タ線対においては、電荷の充放電が行われていないため
に、次の非活性化時の動作におけるプリチャージ動作時
においても、既に高レベルに設定されているために充放
電が行われず、従って電流の消費も発生しない。そし
て、書込み用行アドレスデコーダ３０２により、高レベ
ルに設定されている書込み用ワード線１２４_(k) が低レ
ベルになると、書込み動作は終了する。その際に、図１
に示されるメモリセル１００において、端子１２８に高
レベルが残留していたとしても、ＰＭＯＳトランジスタ
１０９がＯＮの状態となって端子１２８のレベルが低レ
ベルに引き下げられるために、次回以降において、この
メモリセル１００が選択されない場合において、誤動作
により当該メモリセル１００にデータが書込まれること
はない。

【００４１】次に、第２の発明について図面を参照して
説明する。

【００４２】図４は、第２の発明におけるメモリセルな
らびにプリチャージ回路の１実施形態を示す回路図であ
る。図４に示されるように、本実施形態のメモリセル
は、メモリセル１０００₍₁₎ とメモリセル１０００₍₂₎
により形成されており、メモリセル１０００₍₁₎ は、４
個のＮＭＯＳトランジスタ１００１、１００２、１００
５および１００６と、５個のＰＭＯＳトランジスタ１０
０３、１００４、１００９、１０１０および１０１１
と、書込み用ワード線１０２４_(k) 、読出し用ワード線
１２５_(k) および書込み用データ線対１０２２_(k) ／１
０２３_(k) とを備えて構成され、ＮＭＯＳトランジスタ
１００１および１００２と、ＰＭＯＳトランジスタ１０
０３および１００４とによりデータ保持部が形成されて
いる。なお、メモリセル１０００₍₂₎ の内部構成は、上
述のメモリセル１０００₍₁₎ と同一構成であるが、記載
が省略されても動作説明の一般性が失われないので省略
されている。また、図４に示される一対のメモリセル
は、前述の図１に示されるメモリセル１００を、そのま
まシングルポートのＳＲＡＭのメモリセルに置換えたも
のである。即ち、図１のメモリセル１００は、デュアル
ポートのメモリセルであり、書込み用のポートと読出し
用のポートが個別に設けられているが、図４のメモリセ
ル１０００₍₁₎ および１０００₍₂₎ においては、書込み
用と読出し用に兼用されるシングルポートのみが設けら
れている。従って、データ線対およびデジット線対と、
書込み用と読出し用とに分離されておらず、両者に対し
て兼用されるデジット線対１０２２_(k) ／１０２３_(k)
にみが設けられている。このことはワード線についても
同様であり、１本のワード線１０２４_(k) のみが設けら
れている。

【００４３】また、本実施形態のプリチャージ回路１０
５０は、図４に示されるように、２個のＮＭＯＳトラン
ジスタ１０３２および１０３３と、２個のＰＭＯＳトラ
ンジスタ１０３０および１０３１とを備えて構成されて
いる。ＰＭＯＳトランジスタ１０３０および１０３１
は、ソースが所定の電源に共通接続され、ドレインがそ
れぞれデジット線対１０２２_(k) ／１０２３_(k) に接続
されて、ゲートにはＮＡＮＤ回路１０３４のＮＡＮＤ出
力信号１０３９が入力されている。また、ＮＭＯＳトラ
ンジスタ１０３２および１０３３は、ドレインが接地点
に共通接続され、ソースがそれぞれデジット線対１０２
２_(k) ／１０２３_(k) に接続されて、ゲートにはＡＮＤ
回路１０３５のＡＮＤ出力信号１０４０が入力されてい
る。上記のＮＡＮＤ回路１０３４には、プリチャージ用
同期信号１０３６とデジット選択否定信号１０３７が入
力されており、ＡＮＤ回路１０３５に対しては、プリチ
ャージ用同期信号１０３６とデジット選択信号１０３８
が入力されている。また、図５（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）およ
び（ｉ）は 、図４に示されるメモリセルおよびプリチ
ャージ回路の動作タイミング図である。以下、図４およ
び図５を参照して、これらのメモリセルおよびプリチャ
ージ回路の動作について説明する。なお、説明を簡明に
するために、注目するメモリセルに接続されているワー
ド線１０２４_(k) は、各サイクルとも選択されているも
のとする。また、動作説明は、注目するメモリセルが選
択されている選択デジットのサイクルと、注目するメモ
リセルとは異なるデジットにあるメモリセルが選択され
ている非選択デジットのサイクルとに分けて説明するも
のとする。

【００４４】最初に、選択デジットのサイクルについて
説明する。図５においては、読出し時が２番目のサイク
ルであり、書込み時が５番目のサイクルの状態が示され
ている。まず、選択デジットのサイクルにおいてデジッ
ト選択信号が決定される。即ち、サイクルにおいてデジ
ット選択信号が決定される。即ち、選択デジットのサイ
クルにおいてはデジット選択信号１０３８は高レベルで
入力され、デジット非選択信号１０３７は低レベルにて
入力される。また、プリチャージ用同期信号１０３６は
パルス信号として入力されており、デジット選択信号１
０３８が高レベルの間においては、ＡＮＤ回路１０３５
のＡＮＤ出力信号１０４０としては、プリチャージ用同
期信号１０３６に対応するパルス信号が出力されて、Ｎ
ＭＯＳトランジスタ１０３２および１０３３のゲートに
入力される。これにより、ＮＭＯＳトランジスタ１０３
２および１０３３はパルス入力のタイミングにおいてＯ
Ｎの状態となって、デジット線対１０２２_(k) ／１０２
３_(k) の電位は低レベルに引下げられ、メモリセル１０
００₍₁₎ 内のＰＭＯＳトランジスタ１０１０および１０
１１はＯＮの状態となる。なお、この時点においては、
ＮＡＮＤ回路１０３４のＮＡＮＤ出力信号１０３９は高
レベルのままの状態に保持されており、プリチャージ回
路１０５０内のＰＭＯＳトランジスタ１０３０および１
０３１はＯＦＦのままの状態となっている。ここまでの
動作については、データ読出し時の場合とデータ書込み
時の場合において同様である。

【００４５】次に、プリチャージ用同期信号１０３６が
低レベルに転移すると、書込み時には、デジット線対１
０２２_(k) ／１０２３_(k) に書込みデータが印加され
る。図５に示されるように、これにより、デジット線１
０２３_(k) は高レベルになるが、ＰＭＯＳトランジスタ
１０１０および１０１１の内の一方、図５の動作タイミ
ング図においては、ＰＭＯＳトランジスタ１０１１がＯ
ＦＦするが、もう一方のＰＭＯＳトランジスタ１０１０
はＯＮの状態のままである。他方において、データの読
出し時においては、このような動作が行われることはな
く、デジット線対１０２２_(k) ／１０２３_(k) は共に低
レベルのままの状態となっている。その後において、ワ
ード線１０２４_(k) は高レベルとなり、ＰＭＯＳトラン
ジスタ１０１０がＯＮの状態となっているために端子１
０２８も高レベルとなって、ＮＭＯＳトランジスタ１０
０５および１００６がＯＮし、デジット線対１０２２
_(k) ／１０２３_(k) と、メモリセル１０００₍₁₎ 内のデ
ータ保持部の端子１０２６および１０２７とが、それぞ
れ電気的に接続される状態となる。これにより、データ
書込み時には、デジット線対１０２２_(k) ／１０２３
_(k) のレベルが、メモリセル１０００₍₁₎ のデータ保持
部の端子１０２６および１０２７に対して強制的に与え
られて、データ書込みが行われる。また、データ読出し
時には、逆に、メモリセル保持部の端子１０２６および
１０２７のレベルが、デジット線対１０２２_(k) ／１０
２３_(k) に伝達され、センスアンプ等を経由して外部に
読出される。その後、ワード線１０２４_(k) が低レベル
に戻り、端子１０２８のレベルも低レベルになり、書込
み動作および読出し動作が全て終了する。なお、その際
には、ＰＭＯＳトランジスタ１００９もＯＮの状態とな
り、端子１０２８は低レベルに移行する。

【００４６】次に、非選択デジットのサイクルについて
説明する。図５においては、読出し時のタイミングが１
番目と３番目のサイクルであり、書込み時のタイミング
が４番目と６番目のサイクルとなっているが、読出し時
の動作と書込み時の動作とは同様である。まず、サイク
ルにおいて、前述の選択デジットのサイクルの場合と同
様に、デジット選択信号が決定される。しかし、非選択
デジットのサイクルにおいては、選択デジットの場合と
は逆に、デジット選択信号１０３８が低レベルで入力さ
れ、デジット非選択信号１０３７は高レベルにて入力さ
れる。また、プリチャージ用同期信号１０３６はパルス
信号として入力されており、デジット選択信号１０３８
が高レベルの間においては、ＮＡＮＤ回路１０３４のＮ
ＡＮＤ出力信号１０３９は低レベルとなり、ＰＭＯＳト
ランジスタ１０３０および１０３１がＯＮの状態となっ
て、デジット線対１０２２_(k) ／１０２３_(k) の電位が
引上げられ、メモリセル１０００₍₁₎ 内のＰＭＯＳトラ
ンジスタ１０１０および１０１１はＯＦＦの状態とな
る。なお、その際には、ＡＮＤ回路１０３５のＡＮＤ出
力信号１０４０は低レベルのままの状態に保持されてお
り、プリチャージ回路１０５０内のＮＭＯＳトランジス
タ１０３２および１０３３はＯＦＦのままの状態となっ
ている。

【００４７】次に、プリチャージ用同期信号１０３６が
低レベルに転移し、ワード線１０２４_(k) が高レベルに
なっても、ＰＭＯＳトランジスタ１０１０および１０１
１がＯＦＦの状態となっているために、ワード線１０２
４_(k) の電位レベルは端子１０２８に伝達されることな
く、端子１０２７は低レベルのままの状態となってい
る。これにより、デジット線対１０２２_(k) ／１０２３
_(k) と、メモリセル１０００_(k) のデータ保持部の端子
１０２６および１０２７との間は電気的に断絶される状
態となっている。従って、通常のメモリセルにおいいて
発生する、メモリセルからデジット線対に対する充放電
は、本実施形態においては発生しない。その後、ワード
線１０２４_(k) が低レベルに戻り、このサイクルは終了
する。また、この時に、デジット線対１０２２_(k) ／１
０２３_(k) の電位は、両方ともに高レベルの状態になっ
ており、次のサイクルが、再度非選択デジットのサイク
ルになるような場合には、プリチャージ動作によるデジ
ット線対１０２２_(k) ／１０２３_(k) に対する充電は、
このデジット線対１０２２_(k) ／１０２３_(k) の電位レ
ベルが既に高レベルになっているために発生することは
ない。

【００４８】以上、説明したように、第２の発明によれ
ば、選択デジットのサイクルにおけるデジット線対に対
する充放電は、当該デジット線対の電位レベルが高レベ
ルから低レベルに変わり、そして書込みデータまたは読
出しデータという具合に電位レベルが変化するために、
消費電流は増大するものの、非選択デジットのサイクル
においては、デジット線対のレベルは、一度高レベルに
なると非選択デジットのサイクルである限り高レベルの
状態のままに保持されており、当該デジット線対に対す
る充放電は殆ど発生しない。従って、ＳＲＡＭ全体とし
て見ると、データ２ビット当りに複数、それも２よりも
多いデジットを有するＳＲＡＭにおいては、１つのサイ
クルにおいて発生するデジット線対に対する充放電は、
選択サイクルにあるデジットと、その１つ前のサイクル
が選択サイクルであったデジットの２つのデジット線対
のみであり、また、特に選択サイクルのデジットの前の
サイクルも選択デジットである場合には、１つのデジッ
ト線対のみとなり、消費電流の低減化を図ることができ
る。

【００４９】

【発明の効果】以上説明したように、第１の発明は、書
込み専用ポートを有するデュアルポートＳＲＡＭにより
形成される半導体記憶装置に適用されて、前記書込み専
用ポートからのデータ書込み時に、当該書込みの対象外
のデジットのデータ線対に対応するメモリセルにおける
データ保持部からの電荷の流入／流出を防止することに
より、無為の消費電力を抑制することができるという効
果がある。

【００５０】また、選択対象のメモリセルに対応するデ
ジット選択線をデジット上において配線することが不要
であり、配線チャネルネックにより半導体チップサイズ
が肥大化するという問題を排除することができるという
効果がある。

【００５１】更に、第２の発明は、書込み専用ポートを
有する多ポート型ＳＲＡＭのみならず、書込み／読出し
兼用ポートのみを有するＳＲＡＭにおいても、書込み／
読出しを行わないデジットにおけるデジット線対に対す
るメモリセルのデータ保持部からの電荷の流入／流出を
防止することが可能となり、これにより低消費電力のＳ
ＡＲＭを実現することができるという効果がある。

【００５２】また、デジット選択線をデジット上に配線
することが不要となり、配線チャネル・ネックが排除さ
れて、チップ・サイズを圧縮化することができるという
効果がある。

【図面の簡単な説明】

【図１】第１の発明の１実施形態に含まれるメモリセル
の構成を示す回路図である。

【図２】前記１実施形態に含まれるデータ制御回路の構
成を示すブロック図である。

【図３】本発明の１実施形態のシステム構成を示すブロ
ック図である。

【図４】第２の発明の１実施形態に含まれるメモリセル
およびプリチャージ回路の構成を示す回路図である。

【図５】第２の発明の１実施形態に含まれるメモリセル
およびプリチャージ回路の動作タイミング図である。

【図６】従来例に含まれるメモリセルの構成を示す回路
図である。

【図７】従来例に含まれるデータ制御回路の構成を示す
ブロック図である。

【図８】従来例のシステム構成を示すブロック図であ
る。

【図９】他の従来例に含まれるメモリセルの構成を示す
回路図である。

【図１０】他の従来例に含まれるメモリセルの構成を示
す回路図である。

【図１１】他の従来例に含まれるメモリセルの構成を示
す回路図である。

【符号の説明】

１００、４００、７００、８００、９００、１０００
_(k) 、１０００_(k)メモリセル １０１、１０２、１０５〜１０８、２０６〜２０９、４
０１、４０２、４０５〜４０８、５０３〜５０６、７０
１、７０２、７０５〜７０８、８０１、８０２、８０５
〜８１２、９０１、９０２、９０５〜９１０、１００
１、１００２、１００５、１００６、１０３２、１０３
３ ＮＭＯＳトランジスタ １０３、１０４、１０９〜１１１、２０２〜２０５、４
０３、４０４、５０１、５０２、１００３、１００４、
１００９、１０１０、１０１１、１０３０、１０３１
ＰＭＯＳトランジスタ １２０_(k) ／１２１_(k) 、４０９_(k) ／４１０_(k) 、８
１９／８２０、９１７／９１８ 読出し用デジット線
対 １２０₍₀₎ 〜１２０_(m-1)-、１２１₍₀₎ 〜１２
１_(m-1) 、４０９₍₀₎ 〜４０９_(m-1) 、４１０₍0₎ 〜４
１０_(m-1) 読出し用デジット線 １２２_(k) ／１２３_(k) 、４１１_(k) ／４１２_(k) 、８
１７／８１８、９１５／９１６ 書込み用データ線対 １２２₍₀₎ 〜１２２_(m-1) 、１２３₍₀₎ 〜１２
３_(m-1) 、４１１₍₀₎ 〜４１１_(m-1) 、４１２₍0₎ 〜４
１２_(m-1) 書込み用デジット線 １２４_(k) 、１２４₍₀₎ 〜１２４_(n-1) 、４１３_(k) 、
４１３₍₀₎ 〜４１３_(n-1) 、８１５、９１３ 書込み
用ワード線 １２５_(k) 、１２５₍₀₎ 〜１２５_(n-1) 、４１４_(k) 、
４１３₍₀₎ 〜４１３_(n-1) 、８１６、９１４ 読出し
用ワード線 １２６〜１２８、４１５、４１６、７０９、７１０、８
１３、８１４、９１１、９１２、１０２６〜１０２８
端子 ２００、２０１、５００、１０５０ プリチャージ回
路 ２１０、５０７ センスアンプ回路 ２１１、２１２、５０８、５０９ インバータ ２１３₍₀₎ 〜２１３_(m-1) 、５１５₍₀₎ 〜５１５_(m-1)
書込み用列選択線 ２１４₍₀₎ 〜２１４_(m-1) 、５１６₍₀₎ 〜５１６_(m-1)
読出し用列選択線 ２１５、２１６、２１９、５１０、５１１、５１７
読出しデ−タ ２１７、２１８、２２０、５１２、５１３、５１８
書込みデータ ２２１、５１４ 活性化指示信号 ３０１、６０１ 読出し用行アドレスデコーダ ３０２、６０２ 書込み用行アドレスデコーダ ３０３、６０３ 読出し用列アドレスデコーダ ３０４、６０４ 書込み用列アドレスデコーダ ３０５、６０５ データ制御回路 ３０６₍₀₎ 〜３０６_(i-1) 、６０６₍₀₎ 〜６０６_(i-1)
読出し用行アドレス ３０７₍₀₎ 〜３０６_(j-1) 、６０７₍₀₎ 〜６０６_(j-1)
読出し用列アドレス ３０８₍₀₎ 〜３０８_(i-1) 、６０８₍₀₎ 〜６０８_(i-1)
書込み用行アドレス ３０９₍₀₎ 〜３０９_(j-1) 、６０９₍₀₎ 〜６０９_(j-1)
書込み用列アドレス ３１０、６１０ 書込み指示信号 ７０３、７０４、８０３、８０４、９０３、９０４
抵抗 ７１１ 読出し／書込み兼用ワード線 ７１２／７１３ 読出し／書込み兼用デジット線対 ７１４ 列選択線 ８２１ 書込み用列選択線 ８２２ 読出し用列選択線 １０２２_(k) ／１０２３_(k) デジット線対 １０２４_(k) ワード線 １０３４ ＮＡＮＤ回路 １０３５ ＡＮＤ回路 １０３６ プリチャージ用同期信号 １０３７ デジット非選択信号 １０３８ デジット選択信号 １０３９ ＮＡＮＤ出力信号 １０４０ ＡＮＤ出力信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｎ（正整数）ワード×ｍ（正整数）デジ
   ット構成として配列されるデュアルポートＳＲＡＭのメ
   モリセルを含み、データ読出し時には、データ読出し対
   象のメモリセルにおいて、所定の読出し用行アドレスに
   より選択される読出し用ワード線に設定される所定レベ
   ル値を介して、所定の読出し用列アドレスにより選択さ
   れる１対の読出し用デジット線と当該メモリセル内のデ
   ータ保持部とを接続することにより、当該データ保持部
   に保持されているメモリ・データを読出し、データ書込
   み時には、データ書込み対象のメモリセルにおいて、所
   定の書込み用行アドレスにより選択される書込み用ワー
   ド線に設定される所定レベル値を介して、所定の書込み
   用列アドレスにより選択される１対の書込み用データ線
   と当該メモリセル内のデータ保持部とを接続することに
   より、当該１対の書込み用データ線を介して入力される
   所定の書込みデータを前記データ保持部に書込むように
   機能する半導体記憶装置において、 前記デュアルポートＳＲＡＭのメモリセルとして、デー
   タの書込み時に、データ書込み対象のメモリセルと前記
   書込み用ワード線を共有する他のメモリセル内におい
   て、当該メモリセル内のデータ保持部と当該メモリセル
   に接続される１対の書込み用データ線との間に充放電が
   発生しないように回路構成されるメモリセルを備え、 データの読出し時に、前記読出し列アドレスにより、デ
   ータ読出し対象のメモリセルに接続される１対の読出し
   用デジット線を選択して、当該読出しデータを外部に出
   力するとともに、データの書込み時には、前記書込み用
   列アドレスにより、データ書込み対象のメモリセルに接
   続される１対の書込み用データ線を選択して、当該書込
   みデータをメモリセルに伝達するデータ制御回路内に、
   少なくとも前記ｎワード×ｍデジット構成として配列さ
   れるメモリセルのそれぞれ接続される読出し用デジット
   線対および書込み用データ線対に対して、個別にプリチ
   ャージ回路を備えることを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルが、ゲートが前記１対の
   書込み用データ線のそれぞれの書込み用データ線に個別
   に接続され、他の電極が相互接続されて、前記書込み用
   ワード線と所定の第１の端子との間のスイッチ素子とし
   て機能する第１および第２のＰＭＯＳトランジスタと、 ソースが前記第１の端子に接続され、ドレインが接地点
   に接続されて、ゲ−トが前記書込み用ワード線に接続さ
   れる第３のＰＭＯＳトランジスタと、 ゲートが前記第１の端子に接続され、前記１対の書込み
   用データ線の一方の書込み用データ線と所定の第２の端
   子との間のスイッチ素子として機能する第１のＮＭＯＳ
   トランジスタと、 ゲートが前記読出し用ワード線に接続され、前記１対の
   読出し用デジット線の一方の読出し用デジット線と前記
   第２の端子との間のスイッチ素子として機能する第２の
   ＮＭＯＳトランジスタと、 ゲートが前記第１の端子に接続され、前記１対の書込み
   用データ線のもう一方の書込み用データ線と所定の第３
   の端子との間のスイッチ素子として機能する第３のＮＭ
   ＯＳトランジスタと、 ゲートが前記読出し用ワード線に接続され、前記１対の
   読出し用デジット線のもう一方の読出し用デジット線と
   前記第３の端子との間のスイッチ素子として機能する第
   ４のＮＭＯＳトランジスタと、 ソースが所定の電源に接続され、ゲートが前記第３の端
   子に接続されて、ドレインが前記第２の端子に接続され
   る第４のＰＭＯＳトランジスタと、 ドレインが前記第２の端子に接続され、ゲートが前記第
   ３の端子に接続されて、ソースが接地点に接続される第
   ５のＮＭＯＳトランジスタと、 ソースが所定の電源に接続され、ゲートが前記第２の端
   子に接続されて、ドレインが前記第３の端子に接続され
   る第５のＰＭＯＳトランジスタと、 ドレインが前記第３の端子に接続され、ゲートが前記第
   ２の端子に接続されて、ソースが接地点に接続される第
   ６のＮＭＯＳトランジスタと、 を備えて構成され、前記第４および第５のＰＭＯＳトラ
   ンジスタと前記第５および第６のＮＭＯＳトランジスタ
   により、当該メモリセルのデータ保持部が形成されるこ
   とを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 ｎ（正整数）ワード×ｍ（正整数）デジ
   ット構成として配列されるＳＲＡＭのメモリセルを含
   み、データ読出し時またはデータ書込み時には、データ
   読出し対象またはデータ書込み対象のメモリセルにおい
   て、所定の行アドレスにより選択されるワード線に設定
   される所定レベル値を介して、所定の列アドレスにより
   選択される１対のデジット線と当該メモリセル内のデー
   タ保持部とを接続することにより、データ読出し時に
   は、当該データ保持部に保持されているメモリ・データ
   を読出し、データ書込み時には、その際に選択されるデ
   ジット線対にデータ書込み用ドライバを接続し、メモリ
   セル内のデータ保持部のデータを強制的に決定させるよ
   うに機能する半導体記憶装置において、 前記ＳＲＡＭのメモリセルとして、データ読出し対象ま
   たはデータ書込み対象のメモリセルと前記ワード線を共
   有する他のメモリセル内において、当該メモリセル内の
   データ保持部と当該メモリセルに接続される一対のデジ
   ット線との間に充放電が発生しないように構成されるメ
   モリセルを備え、 少なくともｎワード×ｍデジット構成として配列される
   メモリセルのそれぞれに接続されるデジット線対に対し
   て、それぞれ個別にプリチャージ回路を備え、 前記プリチャージ回路において、データ読出し時または
   データ書込み時に、列アドレスにより選択されるデジッ
   ト線対と、当該列アドレスにより選択されないデジット
   線対に対して、それぞれ異なるレベルにプリチャージを
   行うことを特徴とする半導体記憶装置。
4. 【請求項４】 前記メモリセルが、ゲートが前記１対の
   デジット線のそれぞれのデジット線に個別に接続され、
   他の電極が相互接続されて、前記ワード線と所定の第１
   の端子との間のスイッチ素子として機能する第１および
   第２のＰＭＯＳトランジスタと、 ソースが前記第１の端子に接続され、ドレインが接地点
   に接続されて、ゲ−トが前記ワード線に接続される第３
   のＰＭＯＳトランジスタと、 ゲートが前記第１の端子に接続され、前記１対のデジッ
   ト線の一方のデジット線と所定の第２の端子との間のス
   イッチ素子として機能する第１のＮＭＯＳトランジスタ
   と、 ゲートが前記第１の端子に接続され、前記１対のデジッ
   ト線のもう一方のデジット線と所定の第３の端子との間
   のスイッチ素子として機能する第２のＮＭＯＳトランジ
   スタと、 ソースが所定の電源に接続され、ゲートが前記第３の端
   子に接続されて、ドレインが前記第２の端子に接続され
   る第４のＰＭＯＳトランジスタと、 ドレインが前記第２の端子に接続され、ゲートが前記第
   ３の端子に接続されて、ソースが接地点に接続される第
   ３のＮＭＯＳトランジスタと、 ソースが所定の電源に接続され、ゲートが前記第２の端
   子に接続されて、ドレインが前記第３の端子に接続され
   る第５のＰＭＯＳトランジスタと、 ドレインが前記第３の端子に接続され、ゲートが前記第
   ２の端子に接続されて、ソースが接地点に接続される第
   ４のＮＭＯＳトランジスタと、 を備えて構成され、 前記プリチャージ回路が、ゲートにプリチャージ用同期
   信号とデジット非選択信号のＮＡＮＤ出力信号が入力さ
   れ、ソースが所定の電源に接続されて、ドレインが前記
   一対のデジット線対のそれぞれのデジット線に個別に接
   続される第６および第７のＰＭＯＳトランジスタと、 ゲートにプリチャージ用同期信号とデジット選択信号の
   ＡＮＤ出力信号が入力され、ドレインが接地点に接続さ
   れて、ソースが前記一対のデジット線対のそれぞれのデ
   ジット線に個別に接続される第５および第６のＮＭＯＳ
   トランジスタと、 を備えて構成される請求項３記載の半導体記憶装置。