JP6602430B2 - 異なるセルを有するランダムコード発生器および関連する制御方法 - Google Patents
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Description
ローチャートである。この実施形態の制御方法は、図5Bまたは図5CのステップS410の後に実行される。選択差動セルの記憶状態が読み出し/書き込み回路440によって判定され、1ビットのランダムコードとして使用された後(ステップS410)、読み出し/書き込み回路440により判定された記憶状態に従って、記憶状態が書き込みバッファ510から選択差動セルにプログラムされる(ステップS510)。
Claims (16)
- ノードに電源電圧を供給する電源回路と、
複数の差動セルを備える差動セルアレイであって、各差動セルが2つのサブセルを備え、前記差動セルアレイの第1の端子が制御線を介して前記ノードに接続され、前記差動セルアレイの第2の端子がワード線に接続され、前記差動セルアレイの第3の端子が第1のビット線に接続され、前記差動セルアレイの第4の端子が第2のビット線に接続された、差動セルアレイと、
前記ノードのノード電圧を検出するために前記ノードに接続された電圧検出器と、
前記第1のビット線および前記第2のビット線に接続された読み出し/書き込み回路と、
前記ワード線、前記電源回路、前記電圧検出器および前記読み出し/書き込み回路に接続された制御回路と
を備える、ランダムコード発生器であって、
登録の間に、前記電源回路は前記制御線に前記電源電圧を供給し、前記読み出し/書き込み回路は前記第1のビット線および前記第2のビット線にグランド電圧を供給し、前記制御回路は前記ワード線に選択電圧を供給して前記差動セルアレイの選択差動セルを登録し、その結果、前記2つのサブセルのうちの一方がオン状態にプログラムされ、前記2つのサブセルのうちの他方がプログラム禁止されてオフ状態になり、
前記読み出し/書き込み回路は、前記選択差動セルの記憶状態を判定し、前記選択差動セルの前記記憶状態に応じてランダムコードのビットを決定する、ランダムコード発生器。 - 前記電源回路は、
前記電源電圧を出力する電圧源と、
スイッチおよびコンデンサを備える充電回路であって、前記スイッチの第1の端子は前記電源電圧を受け取り、前記スイッチの第2の端子は前記ノードに接続され、前記コンデンサは前記ノードに接続され、前記ノードは前記制御線に接続されている、充電回路と
を備え、
前記登録の間、前記スイッチは短時間閉じられて、その後、開かれ、その結果、前記電源電圧が前記コンデンサに充電されて前記制御線に供給される、請求項1に記載のランダムコード発生器。 - 前記ノード電圧の下降勾配が所定の下降勾配以下である場合、前記スイッチは再び短時間閉じられて、その後開かれ、その結果、前記電源電圧は再び前記コンデンサに充電される、請求項2に記載のランダムコード発生器。
- 前記電源回路は電流制限回路であり、前記ノードに送られる電流は前記電流制限回路によって予め設定された電流範囲に固定される、請求項1に記載のランダムコード発生器。
- 前記選択差動セルは、
少なくとも1つの第1の選択トランジスタと少なくとも1つの第1のフローティングゲートトランジスタとを備える第1のサブセルであって、前記少なくとも1つの第1の選択トランジスタのソース端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第1の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第1の選択トランジスタのドレイン端子が前記少なくとも1つの第1のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも1つの第1のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第3の端子に接続され、前記少なくとも1つの第1のフローティングゲートトランジスタのゲート端子がフローティング状態である、第1のサブセルと、
少なくとも1つの第2の選択トランジスタと少なくとも1つの第2のフローティングゲートトランジスタとを備える第2のサブセルであって、前記少なくとも1つの第2の選択トランジスタのソース端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第2の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第2の選択トランジスタのドレイン端子が前記少なくとも1つの第2のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも1つの第2のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第4の端子に接続され、前記少なくとも1つの第2のフローティングゲートトランジスタのゲート端子がフローティング状態である、第2のサブセルと
を備え、
前記第1のサブセル内の前記少なくとも1つの第1の選択トランジスタおよび前記少なくとも1つの第1のフローティングゲートトランジスタの数と、前記第2のサブセル内の前記少なくとも1つの第2の選択トランジスタおよび前記少なくとも1つの第2のフローティングゲートトランジスタの数は等しい、請求項1に記載のランダムコード発生器。 - 前記選択差動セルは、
少なくとも1つの第1の選択トランジスタと少なくとも1つの第1のアンチヒューズトランジスタとを備える第1のサブセルであって、前記少なくとも1つの第1の選択トランジスタのソース端子が前記差動セルアレイの前記第3の端子に接続され、前記少なくとも1つの第1の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第1の選択トランジスタのドレイン端子が前記少なくとも1つの第1のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも1つの第1のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第1のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第1のサブセルと、
少なくとも1つの第2の選択トランジスタと少なくとも1つの第2のアンチヒューズトランジスタとを備える第2のサブセルであって、前記少なくとも1つの第2の選択トランジスタのソース端子が前記差動セルアレイの前記第4の端子に接続され、前記少なくとも1つの第2の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第2の選択トランジスタのドレイン端子が前記少なくとも1つの第2のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも1つの第2のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第2のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第2のサブセルと
を備え、
前記第1のサブセル内の前記少なくとも1つの第1の選択トランジスタおよび前記少なくとも1つの第1のアンチヒューズトランジスタの数と、前記第2のサブセル内の前記少なくとも1つの第2の選択トランジスタおよび前記少なくとも1つの第2のアンチヒューズトランジスタの数は等しい、請求項1に記載のランダムコード発生器。
- 前記ノード電圧が所定の電圧よりも低い場合に、前記制御回路は、前記読み出し/書き込み回路を制御して前記選択差動セルの前記記憶状態を判定する、請求項1に記載のランダムコード発生器。
- 前記ランダムコード発生器は、書き込みバッファをさらに備え、前記書き込みバッファは、前記制御回路、前記読み出し/書き込み回路、前記第1のビット線および前記第2のビット線に接続され、前記読み出し/書き込み回路が前記選択差動セルの前記記憶状態を判定した後、前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする、請求項1に記載のランダムコード発生器。
- 前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする間、前記電源回路は、前記制御線に前記電源電圧を安定的に供給する、請求項8に記載のランダムコード発生器。
- 差動セルアレイと、コンデンサと、電圧検出器と、読み出し/書き込み回路と、制御回路とを備えるランダムコード発生器であり、前記差動セルアレイは複数の差動セルを備え、各々の前記差動セルは2つのサブセルを備え、前記差動セルアレイの第1の端子は制御線に接続され、前記差動セルアレイの第2の端子はワード線に接続され、前記差動セルアレイの第3の端子は第1のビット線に接続され、前記差動セルアレイの第4の端子は第2のビット線に接続され、前記コンデンサはノードに接続され、前記ノードは前記制御線に接続され、前記電圧検出器は前記ノードのノード電圧を検出するために前記ノードに接続され、前記読み出し/書き込み回路は前記第1のビット線および前記第2のビット線に接続され、前記制御回路は前記ワード線、前記電圧検出器および前記読み出し/書き込み回路に接続されている、ランダムコード発生器の制御方法であって、
(a)前記コンデンサを電源電圧に充電するステップと、
(b)前記コンデンサの前記電源電圧に応じて、前記差動セルアレイの選択差動セルを登録するステップと、
(c)前記ノードの前記ノード電圧が所定電圧より低い場合に、前記読み出し/書き込み回路が前記選択差動セルの記憶状態を判定し、前記選択差動セルの前記記憶状態に応じて1ビットのランダムコードを決定する、制御方法。 - 前記制御方法は、前記ステップ(c)の前に、
前記ノード電圧の下降勾配が所定の下降勾配以下である場合に、前記ステップ(a)を再度実行するステップと、
前記ノード電圧の前記下降勾配が前記所定の下降勾配よりも大きい場合に、前記ステップ(c)を実行するステップと
を含む、請求項10に記載の制御方法。 - 前記ステップ(b)において、前記コンデンサから前記制御線に前記電源電圧が供給され、前記第1のビット線および前記第2のビット線にグランド電圧が供給され、前記ワード線に選択電圧が供給され、その結果、前記2つのサブセルのうちの一方がオン状態にプログラムされ、前記2つのサブセルのうちの他方がプログラム禁止されてオフ状態になる、請求項10に記載の制御方法。
- 前記ランダムコード発生器は、書き込みバッファをさらに備え、前記書き込みバッファは、前記制御回路、前記読み出し/書き込み回路、前記第1のビット線および前記第2のビット線に接続され、前記読み出し/書き込み回路が前記選択差動セルの前記記憶状態を判定した後に、前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする、請求項10に記載の制御方法。
- 前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする間、前記制御線に前記電源電圧が安定的に供給される、請求項13に記載の制御方法。
- 前記選択差動セルは、
少なくとも1つの第1の選択トランジスタと少なくとも1つの第1のフローティングゲートトランジスタとを備える第1のサブセルであって、前記少なくとも1つの第1の選択トランジスタのソース端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第1の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第1の選択トランジスタのドレイン端子が前記少なくとも1つの第1のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも1つの第1のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第3の端子に接続され、前記少なくとも1つの第1のフローティングゲートトランジスタのゲート端子がフローティング状態である、第1のサブセルと、
少なくとも1つの第2の選択トランジスタと少なくとも1つの第2のフローティングゲートトランジスタとを備える第2のサブセルであって、前記少なくとも1つの第2の選択トランジスタのソース端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第2の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第2の選択トランジスタのドレイン端子が前記少なくとも1つの第2のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも1つの第2のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第4の端子に接続され、前記少なくとも1つの第2のフローティングゲートトランジスタのゲート端子がフローティング状態である、第2のサブセルと
を備え、
前記第1のサブセル内の前記少なくとも1つの第1の選択トランジスタおよび前記少なくとも1つの第1のフローティングゲートトランジスタの数と、前記第2のサブセル内の前記少なくとも1つの第2の選択トランジスタおよび前記少なくとも1つの第2のフローティングゲートトランジスタの数は等しい、請求項10に記載の制御方法。 - 前記選択差動セルは、
少なくとも1つの第1の選択トランジスタと少なくとも1つの第1のアンチヒューズトランジスタとを備える第1のサブセルであって、前記少なくとも1つの第1の選択トランジスタのソース端子が前記差動セルアレイの前記第3の端子に接続され、前記少なくとも1つの第1の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第1の選択トランジスタのドレイン端子が前記少なくとも1つの第1のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも1つの第1のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第1のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第1のサブセルと、
少なくとも1つの第2の選択トランジスタと少なくとも1つの第2のアンチヒューズトランジスタとを備える第2のサブセルであって、前記少なくとも1つの第2の選択トランジスタのソース端子が前記差動セルアレイの前記第4の端子に接続され、前記少なくとも1つの第2の選択トランジスタのゲート端子が前記差動セルアレイの前記第2の端子に接続され、前記少なくとも1つの第2の選択トランジスタのドレイン端子が前記少なくとも1つの第2のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも1つの第2のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第1の端子に接続され、前記少なくとも1つの第2のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第2のサブセルと
を備え、
前記第1のサブセル内の前記少なくとも1つの第1の選択トランジスタおよび前記少なくとも1つの第1のアンチヒューズトランジスタの数と、前記第2のサブセル内の前記少なくとも1つの第2の選択トランジスタおよび前記少なくとも1つの第2のアンチヒューズトランジスタの数は等しい、請求項10に記載の制御方法。
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