JP6602430B2 - 異なるセルを有するランダムコード発生器および関連する制御方法 - Google Patents

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Description

本発明は、ランダムコード発生器および関連する制御方法に関し、特に、差動セルを有するランダムコード発生器および関連する制御方法に関する。
周知のように、不揮発性メモリは、供給された電力が中断された後もデータを継続的に保持することができる。一般に、不揮発性メモリが工場から出荷された後、ユーザは、不揮発性メモリのメモリセルにデータを記録するために、不揮発性メモリをプログラムすることができる。
図１Ａは、従来のフローティングゲート型差動セルを示す概略回路図である。図１Ｂは、図１Ａの従来のフローティングゲート型差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。フローティングゲート型差動セル１０は、２つのサブセル１２、１４を備える。サブセル１２、１４は、同じ構造を有する。
フローティングゲート型差動セル１０は、４つのノードａ１、ａ２、ａ３、ａ４を有する。ノードａ１は、ソース制御線ＣＬｓに接続されている。ノードａ２は、ワード線ＷＬに接続されている。ノードａ３は、第１のビット線ＢＬ１に接続されている。ノードａ４は第２のビット線ＢＬ２に接続されている。第１の選択トランジスタｍｓ１のソース端子および第２の選択トランジスタｍｓ２のソース端子は、ノードａ１に接続されている。第１の選択トランジスタｍｓ１のゲート端子と第２の選択トランジスタｍｓ２のゲート端子は、ノードａ２に接続されている。第１のフローティングゲートトランジスタｍｆ１のドレイン端子は、ノードａ３に接続されている。第１のフローティングゲートトランジスタｍｆ１のゲート端子は、フローティング状態である。第１のフローティングゲートトランジスタｍｆ１のソース端子は、第１の選択トランジスタｍｓ１のドレイン端子に接続されている。第２のフローティングゲートトランジスタｍｆ２のドレイン端子は、ノードａ４に接続されている。第２のフローティングゲートトランジスタｍｆ２のゲート端子は、フローティング状態である。第２のフローティングゲートトランジスタｍｆ２のソース端子は、第２の選択トランジスタｍｓ２のドレイン端子に接続されている。
プログラムサイクル（ＰＧＭ）の間、フローティングゲート型差動セル１０の２つのサブセル１２、１４は、異なる状態にプログラムされなければならない。図１Ｂを参照されたい。プログラムサイクルの間、ワード線ＷＬおよび第１のビット線ＢＬ１にはグランド電圧（０Ｖ）のような選択電圧Ｖｓｅｌが供給され、ソース制御線ＣＬｓおよび第２のビット線ＢＬ２にはプログラム電圧Ｖｐｐが供給される。その結果、第１の選択トランジスタｍｓ１および第２の選択トランジスタｍｓ２がオンになる。この状況下では、サブセル１２はプログラム電流を生成するが、サブセル１４はプログラム電流を生成しない。第１のフローティングゲートトランジスタｍｆ１のフローティングゲートにホットキャリアが注入されるので、サブセル１２はオン状態にプログラムされる。第２のフローティングゲートトランジスタｍｆ２のフローティングゲートにはホットキャリアが注入されないので、サブセル１４はオフ状態にプログラムされる。サブセル１２がオン状態であり、サブセル１４がオフ状態である場合、フローティングゲート型差動セル１０は、第１の記憶状態にプログラムされる。
フローティングゲート型差動セル１０を第１の記憶状態にプログラムするためのバイアス電圧は制限されない。例えば、ソース制御線ＣＬｓにプログラム電圧Ｖｐｐが供給され、ワード線ＷＬおよび第１のビット線ＢＬ１にグランド電圧（０Ｖ）が供給され、第２のビット線ＢＬ２がフローティング状態である場合に、フローティングゲート型差動セル１０は同様に第１の記憶状態にプログラムされる。
再び図１Ｂを参照されたい。プログラムサイクルの間、ワード線ＷＬおよび第２のビット線ＢＬ２には選択電圧Ｖｓｅｌが供給され、ソース制御線ＣＬｓおよび第１のビット線ＢＬ１にはプログラム電圧Ｖｐｐが供給される。その結果、第１の選択トランジスタｍｓ１および第２の選択トランジスタｍｓ２がオンになる。この状況下では、サブセル１４はプログラム電流を生成するが、サブセル１２はプログラム電流を生成しない。第２のフローティングゲートトランジスタｍｆ２のフローティングゲートにホットキャリアが注入されるので、サブセル１４はオン状態にプログラムされる。第１のフローティングゲートトランジスタｍｆ１のフローティングゲートにはホットキャリアが注入されないので、サブセル１２はオフ状態にプログラムされる。サブセル１２がオフ状態であり、サブセル１４がオン状態である場合、フローティングゲート型差動セル１０は、第２の記憶状態にプログラムされる。
フローティングゲート型差動セル１０を第２の記憶状態にプログラムするためのバイアス電圧は制限されない。例えば、ソース制御線ＣＬｓにプログラム電圧Ｖｐｐが供給され、ワード線ＷＬおよび第２のビット線ＢＬ２にグランド電圧（０Ｖ）が供給され、第１のビット線ＢＬ１がフローティング状態である場合に、フローティングゲート型差動セル１０は同様に第２の記憶状態にプログラムされる。
読み出しサイクル（ＲＥＡＤ）の間、ワード線ＷＬ、第１のビット線ＢＬ１および第２のビット線ＢＬ２には選択電圧Ｖｓｅｌが供給され、ソース制御線ＣＬｓには読み出し電圧Ｖｒが供給される。フローティングゲート型差動セル１０が第１の記憶状態である場合、サブセル１２から第１のビット線ＢＬ１に出力される読み出し電流は大きく、サブセル１４から第２のビット線ＢＬ２に出力される読み出し電流は、小さい（すなわち、ほぼゼロである）。一方、フローティングゲート型差動セル１０が第２の記憶状態である場合、サブセル１２から第１のビット線ＢＬ１に出力される読み出し電流は小さく（すなわち、ほぼゼロ）、サブセル１４から第２のビット線ＢＬ２に出力される読み出し電流は大きい。
換言すれば、読み出しサイクルの間に、第１のビット線ＢＬ１および第２のビット線ＢＬ２における読み出し電流の大きさに応じて、フローティングゲート型差動セル１０の記憶状態が判定される。
図１Ａに示すように、２つのサブセル１２、１４の各々は、２つのトランジスタを備える。サブセル内のトランジスタの数は制限されないことに留意されたい。例えば、各サブセルは、選択トランジスタとフローティングゲートトランジスタとの間に次のトランジスタをさらに備える。次のトランジスタのゲート端子は、次のゲート線に接続されている。次のトランジスタのソース端子は、選択トランジスタのドレイン端子に接続されている。次のトランジスタのドレイン端子は、フローティングゲートトランジスタのソース端子に接続されている。
サブセル１２、１４のトランジスタは、ｐ型トランジスタである。サブセルを構成し、フローティングゲート型差動セルを形成するために、ｎ型トランジスタが使用され得ることに留意されたい。
図２Ａは、従来のアンチヒューズ差動セルを示す概略回路図である。図２Ｂは、図２Ａの従来のアンチヒューズ差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。アンチヒューズ差動セル２０は、２つのサブセル２２、２４を備える。サブセル２２、２４は同じ構造を有する。
アンチヒューズ差動セル２０は、４つのノードｂ１、ｂ２、ｂ３、ｂ４を有する。ノードｂ１は、アンチヒューズ制御線ＣＬａｆに接続されている。ノードｂ２は、ワード線ＷＬに接続されている。ノードｂ３は、第１のビット線ＢＬ１に接続されている。ノードｂ４は、第２のビット線ＢＬ２に接続されている。第１の選択トランジスタＭｓ１のソース端子は、ノードｂ３に接続されている。第１の選択トランジスタＭｓ１のゲート端子は、ノードｂ２に接続されている。第２の選択トランジスタＭｓ２のソース端子は、ノードｂ４に接続されている。第２の選択トランジスタＭｓ２のゲート端子は、ノードｂ２に接続されている。第１のアンチヒューズトランジスタＭａ１のドレイン端子は、フローティング状態である。第１のアンチヒューズトランジスタＭａ１のソース端子は、第１の選択トランジスタＭｓ１のドレイン端子に接続されている。第１のアンチヒューズトランジスタＭａ１のゲート端子は、ノードｂ１に接続されている。
第２のアンチヒューズトランジスタＭａ２のドレイン端子は、フローティング状態である。第２のアンチヒューズトランジスタＭａ２のソース端子は、第２の選択トランジスタＭｓ２のドレイン端子に接続されている。第２のアンチヒューズトランジスタＭａ２のゲート端子は、ノードｂ１に接続されている。
プログラムサイクル（ＰＧＭ）の間、アンチヒューズ差動セル２０の２つのサブセル２２、２４は、異なる状態にプログラムされなければならない。図２Ｂを参照されたい。プログラムサイクルの間、ワード線ＷＬには選択電圧Ｖｓｅｌ（例えば、３．３Ｖ）が供給され、アンチヒューズ制御線ＣＬａｆおよび第２のビット線ＢＬ２にはプログラム電圧Ｖｐｐが供給され、第１のビット線ＢＬ１にはグランド電圧（例えば、０Ｖ）が供給される。その結果、第１の選択トランジスタＭｓ１および第２の選択トランジスタＭｓ２がオンになる。この状況下では、サブセル２２はプログラム電流を生成するが、サブセル２４はプログラム電流を生成しない。第１のアンチヒューズトランジスタＭａ１のゲート酸化物層が破壊されるので、サブセル２２は低抵抗状態（すなわち、オン状態）にプログラムされる。第２のアンチヒューズトランジスタＭａ２のゲート酸化物層は破壊されないので、サブセル２４は高抵抗状態（すなわち、オフ状態）にプログラムされる。サブセル２２がオン状態であり、サブセル２４がオフ状態である場合、アンチヒューズ差動セル２０は、第１の記憶状態にプログラムされる。
アンチヒューズ差動セル２０を第１の記憶状態にプログラムするためのバイアス電圧は制限されない。例えば、プログラム電圧Ｖｐｐがアンチヒューズ制御線ＣＬａｆに供給され、選択電圧Ｖｓｅｌがワード線ＷＬに供給され、グランド電圧（０Ｖ）が第１のビット線ＢＬ１に供給され、第２のビット線ＢＬ２がフローティング状態である場合に、アンチヒューズ差動セル２０は、同様に第１の記憶状態にプログラムされる。
再び図２Ｂを参照されたい。プログラムサイクルの間、ワード線ＷＬには選択電圧Ｖｓｅｌが供給され、アンチヒューズ制御線ＣＬａｆおよび第１のビット線ＢＬ１にはプログラム電圧Ｖｐｐが供給され、第２のビット線ＢＬ２にはグランド電圧（例えば、０Ｖ）が供給される。その結果、第１の選択トランジスタＭｓ１および第２の選択トランジスタＭｓ２がオンになる。この状況下では、サブセル２４はプログラム電流を生成するが、サブセル２２はプログラム電流を生成しない。第２のアンチヒューズトランジスタＭａ２のゲート酸化物層が破壊されるので、サブセル２４は低抵抗状態（すなわち、オン状態）にプログラムされる。第１のアンチヒューズトランジスタＭａ１のゲート酸化物層は破壊されないので、サブセル２２は高抵抗状態（すなわち、オフ状態）にプログラムされる。サブセル２４がオン状態であり、サブセル２２がオフ状態である場合、アンチヒューズ差動セル２０は第２の記憶状態にプログラムされる。
アンチヒューズ差動セル２０を第２の記憶状態にプログラムするためのバイアス電圧は制限されない。例えば、プログラム電圧Ｖｐｐがアンチヒューズ制御線ＣＬａｆに供給され、選択電圧Ｖｓｅｌがワード線ＷＬに供給され、グランド電圧（０Ｖ）が第２のビット線ＢＬ２に供給され、第１のビット線ＢＬ１がフローティング状態である場合に、アンチヒューズ差動セル２０は、同様に第２の記憶状態にプログラムされる。
読み出しサイクル（ＲＥＡＤ）の間、ワード線ＷＬには選択電圧Ｖｓｅｌが供給され、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（０Ｖ）が供給され、アンチヒューズ制御線ＣＬａｆには読み出し電圧Ｖｒが供給される。アンチヒューズ差動セル２０が第１の記憶状態である場合、サブセル２２から第１のビット線ＢＬ１に出力される読み出し電流は大きく、サブセル２４から第２のビット線ＢＬ２に出力される読み出し電流は小さい（すなわち、ほぼゼロ）。一方、アンチヒューズ差動セル２０が第２の記憶状態である場合、サブセル２２から第１のビット線ＢＬ１に出力される読み出し電流は小さく（すなわちほぼゼロ）、サブセル２４から第２のビット線ＢＬ２に出力される読み出し電流は大きい。
換言すれば、読み出しサイクルの間に、第１のビット線ＢＬ１および第２のビット線ＢＬ２における読み出し電流の大きさに応じて、アンチヒューズ差動セル２０の記憶状態が判定される。
図２Ａに示すように、２つのサブセル２２、２４の各々は、２つのトランジスタを備える。サブセル内のトランジスタの数は制限されないことに留意されたい。例えば、各サブセルは、選択トランジスタとフローティングゲートトランジスタとの間に次のトランジスタをさらに備える。次のトランジスタのゲート端子は、次のゲート線に接続されている。次のトランジスタのソース端子は、選択トランジスタのドレイン端子に接続されている。次のトランジスタのドレイン端子は、アンチヒューズトランジスタのソース端子に接続されている。
サブセル２２、２４のトランジスタは、ｎ型トランジスタである。サブセルを構成し、アンチヒューズ差動セルを形成するために、ｐ型トランジスタが使用され得ることに留意されたい。
図３Ａは、ランダムコードを生成するための従来のアンチヒューズ差動セルを示す概略回路図である。図３Ｂは、図３Ａの従来のアンチヒューズ差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。アンチヒューズ差動セルは、米国特許第９，６１３，７１４号に開示されている。
図３Ａに示すように、アンチヒューズ差動セルｃ１は、サブセル３２と、サブセル３４と、分離トランジスタＯとを備える。サブセル３２は、第１の選択トランジスタＳ１および第１のアンチヒューズトランジスタＡ１を備える。サブセル３４は、第２の選択トランジスタＳ２および第２のアンチヒューズトランジスタＡ２を備える。
アンチヒューズ差動セルｃ１の第１の選択トランジスタＳ１、第１のアンチヒューズトランジスタＡ１、分離トランジスタＯ、第２のアンチヒューズトランジスタＡ２および第２の選択トランジスタＳ２は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続される。第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬに接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１に接続されている。分離トランジスタＯのゲート端子は、分離制御線ＩＧに接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２に接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬに接続されている。
図３Ｂを参照されたい。プログラムサイクル（ＰＧＭ）の間、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（０Ｖ）が供給され、ワード線ＷＬには選択電圧Ｖｄｄが供給され、第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２にはプログラム電圧Ｖｐｐが供給され、分離制御線ＩＧにはオン電圧Ｖｏｎが供給される。
プログラムサイクルの間、第１の選択トランジスタＳ１、第２の選択トランジスタＳ２および分離トランジスタＯの全てがオンになり、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の一方の状態が変化する。例えば、サブセル３２の第１のアンチヒューズトランジスタＡ１は、低抵抗のオン状態に変化するが、サブセル３４の第２のアンチヒューズトランジスタＡ２は、高抵抗のオフ状態に維持される。あるいは、サブセル３４の第２のアンチヒューズトランジスタＡ２は、低抵抗のオン状態に変化するが、サブセル３２の第１のアンチヒューズトランジスタＡ１は、高抵抗のオフ状態に維持される。
読み出しサイクル（ＲＥＡＤ）の間、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（０Ｖ）が供給され、ワード線ＷＬには選択電圧Ｖｄｄが供給され、第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２には読み出し電圧Ｖｒが供給され、分離制御線ＩＧにはオフ電圧Ｖｏｆｆが供給される。
読み出しサイクルの間、第１の選択トランジスタＳ１および第２の選択トランジスタＳ２はオンになり、分離トランジスタＯはオフになる。第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２は、それぞれ第１のビット線ＢＬ１および第２のビット線ＢＬ２への読み出し電流を生成する。一般に、低抵抗オン状態のサブセルによって生成される読み出し電流は大きく、高抵抗オフ状態のサブセルによって生成される読み出し電流は小さい。例えば、低抵抗オン状態のサブセルと低抵抗状態のアンチヒューズトランジスタによって生成される読み出し電流は１０μＡであり、高抵抗オフ状態のサブセルによって生成される読み出し電流は０．１μＡである。
さらに、読み出しサイクルの間、検知回路（図示せず）は、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２からの読み出し電流の大きさに応じて、アンチヒューズ差動セルｃ１の記憶状態を決定する。サブセル３２によって生成される読み出し電流が大きく、サブセル３４によって生成される読み出し電流が小さい場合、アンチヒューズ差動セルｃ１は第１の記憶状態であると判定される。サブセル３２によって生成される読み出し電流が小さく、サブセル３４によって生成される読み出し電流が大きい場合、アンチヒューズ差動セルｃ１は第２の記憶状態であると判定される。
アンチヒューズトランジスタＡ１、Ａ２のプロセスばらつきによって、プログラムサイクルの間に、アンチヒューズトランジスタＡ１、Ａ２のうちどちらの状態が変化したかを認識することはできない。アンチヒューズ差動セルｃ１がプログラムされた後、アンチヒューズ差動セルｃ１の記憶状態は、１ビットのランダムコードとして使用される。
また、複数のアンチヒューズ差動セルは、差動セルアレイとして協調的に形成される。差動セルアレイがプログラムされた後、複数のアンチヒューズ差動セルの記憶状態に応じてランダムコードが決定される。例えば、８個のアンチヒューズ差動セルがプログラムされた後、８個のプログラムされたアンチヒューズ差動セルの８個の記憶状態は、１バイトのランダムコードを示す。
さらに、異なる構造を有するいくつかのアンチヒューズ差動セルが、米国特許第９，６１３，７１４号に開示されている。これらのアンチヒューズ差動セルの各々は、２つのアンチヒューズトランジスタのプロセスばらつきに応じて、１ビットのランダムコードを生成する。
プログラムサイクル（ＰＧＭ）の間、第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２にプログラム電圧Ｖｐｐが供給される。理想的には、アンチヒューズ差動セルのプログラムサイクルの間に、一方のアンチヒューズトランジスタのゲート酸化物層のみが破壊され、状態が変化する。一方、他方のアンチヒューズトランジスタのゲート酸化物層は破壊されず、状態は変化しない。
第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２にはプログラム電圧Ｖｐｐが継続して供給されるので、いくつかの問題が生じる。まれな状況では、２つのアンチヒューズトランジスタのゲート酸化物層は、アンチヒューズ差動セルのプログラムサイクルの間に破壊される。それに応じて、読み出しサイクルの間、アンチヒューズ差動セルの２つのアンチヒューズトランジスタによって生成される読み出し電流は非常に大きくなる。検知回路は、アンチヒューズ差動セルの記憶状態を正確に判定することができないため、ランダムコードを正確に生成することができない。
米国特許第９，６１３，７１４号
本発明の一実施形態は、ランダムコード発生器を提供する。ランダムコード発生器は、電源回路、差動セルアレイ、電圧検出器、読み出し／書き込み回路、および制御回路を含む。電源回路は、ノードに電源電圧を供給する。差動セルアレイは、複数の差動セルを含む。各差動セルは、２つのサブセルを含む。差動セルアレイの第１の端子は、制御線に接続されている。差動セルアレイの第２の端子は、ワード線に接続されている。差動セルアレイの第３の端子は、第１のビット線に接続されている。差動セルアレイの第４の端子は、第２のビット線に接続されている。電圧検出器は、ノードのノード電圧を検出するためにノードに接続されている。読み出し／書き込み回路は、第１のビット線および第２のビット線に接続されている。制御回路は、ワード線、電源回路、電圧検出器および読み出し／書き込み回路に接続されている。登録の間に、電源回路は制御線に電源電圧を供給し、読み出し／書き込み回路は第１のビット線および第２のビット線にグランド電圧を供給し、制御回路はワード線に選択電圧を供給して差動セルアレイの選択差動セルを登録する。その結果、２つのサブセルのうちの一方はオン状態にプログラムされ、２つのサブセルのうちの他方はプログラム禁止され、オフ状態になる。読み出し／書き込み回路は、選択差動セルの記憶状態を判定し、選択差動セルの記憶状態に応じて１ビットのランダムコードを決定する。
本発明の別の実施形態は、ランダムコード発生器の制御方法を提供する。ランダムコード発生器は、差動セルアレイと、コンデンサと、電圧検出器と、読み出し／書き込み回路と、制御回路とを含む。差動セルアレイは、複数の差動セルを含む。各差動セルは、２つのサブセルを含む。差動セルアレイの第１の端子は、制御線に接続されている。差動セルアレイの第２の端子は、ワード線に接続されている。差動セルアレイの第３の端子は、第１のビット線に接続されている。差動セルアレイの第４の端子は、第２のビット線に接続されている。コンデンサは、ノードに接続されている。ノードは、制御線に接続されている。電圧検出器は、ノードのノード電圧を検出するためにノードに接続されている。読み出し／書き込み回路は、第１のビット線および第２のビット線に接続されている。制御回路は、ワード線、電圧検出器および読み出し／書き込み回路に接続されている。制御方法は、以下のステップを含む。ステップ（ａ）において、コンデンサは電源電圧に充電される。ステップ（ｂ）において、差動セルアレイの選択差動セルは、コンデンサの電源電圧に従って登録される。ステップ（ｃ）において、ノードのノード電圧が所定の電圧よりも低い場合には、読み出し／書き込み回路は、選択差動セルの記憶状態を判定し、選択差動セルの記憶状態に応じて１ビットのランダムコードを決定する。
本発明の多くの目的、特徴および利点は、添付図面と併せて、以下の本発明の実施形態の詳細な説明を読むことによって容易に明らかになるであろう。しかしながら、本明細書で使用される図面は、説明のためのものであり、限定的なものであると見なされるべきではない。
本発明の上記の目的および利点は、以下の詳細な説明および添付の図面の検証後に、当業者にはより容易に明らかになるであろう。
従来のフローティングゲート型差動セルを示す概略回路図である。
図１Ａの従来のフローティングゲート型差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。
従来のアンチヒューズ差動セルを示す概略回路図である。
図２Ａの従来のアンチヒューズ差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。
ランダムコードを生成するための従来のアンチヒューズ差動セルを示す概略回路図である。
図３Ａの従来のアンチヒューズ差動セルをプログラムおよび読み出すためのバイアス電圧を示すバイアス電圧表である。
本発明の一実施形態に係る、差動セルの登録および読み出しのためのバイアス電圧を示すバイアス電圧表である。
本発明の第１の実施形態に係る、差動セルを有するランダムコード発生器を示す概略回路図である。
本発明の第１の実施形態に係る、ランダムコード発生器の制御方法を示すフローチャートである。
図５Ｂの制御方法の変形例を示すフローチャートである。
本発明の第２の実施形態に係る、差動セルを有するランダムコード発生器を示す概略回路図である。
本発明の第２の実施形態に係る、ランダムコード発生器の制御方法を示すフローチャートである。
一般に、不揮発性メモリの製造プロセスの間に、不揮発性メモリはプロセスばらつきの影響を受ける。すなわち、図１Ａまたは図２Ａの差動セルが製造された後、２つのサブセルの構造は確かに異なる。
本発明は、差動セルのプロセスばらつきに従って、ランダムコード発生器を提供する。ランダムコード発生器の差動セルは、指定されたバイアス電圧に従って登録される。差動セルの登録が完了した後、２つのサブセルのうちの一方に対してプログラム動作が実行され、２つのサブセルの他方に対してプログラム禁止が実行される。
図４は、本発明の一実施形態に係る、差動セルの登録および読み出しのためのバイアス電圧を示すバイアス電圧表である。図４に示すようなバイアス電圧を用いて、図１Ａのフローティングゲート型差動セルおよび図２Ａのアンチヒューズ差動セルを登録することができる。差動セルを読み取るためのバイアス電圧は、図１Ｂおよび図２Ｂのものと同一であり、本明細書では重複して説明されていない。
差動セルの登録の間に、ワード線ＷＬには選択電圧Ｖｓｅｌが供給され、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（例えば、０Ｖ）が供給され、制御線ＣＬにはプログラム電圧Ｖｐｐが供給される。制御線ＣＬは、ソース制御線ＣＬｓまたはアンチヒューズ制御線ＣＬａｆである。
差動セルのプロセスばらつきのために、登録の間に、どちらのサブセルの状態が変化したかを認識することはできない。したがって、差動セルが登録された後、差動セルの記憶状態は、１ビットのランダムコードとして使用される。
図１Ａのフローティングゲート型差動セル１０を登録するプロセスについては、後述する。登録の間に、ワード線ＷＬには選択電圧Ｖｓｅｌ（例えば、０Ｖ）が供給され、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（例えば、０Ｖ）が供給され、ソース制御線ＣＬｓにはプログラム電圧Ｖｐｐが供給される。したがって、プログラム電圧Ｖｐｐは、サブセル１２の第１のフローティングゲートトランジスタｍｆ１およびサブセル１４の第２のフローティングゲートトランジスタｍｆ２によって同時に受け取られる。
上述したように、フローティングゲート型差動セル１０の２つのサブセル１２、１４は、プロセスばらつきを有する。したがって、差動セルの登録が完了した後、一方のサブセルに対してプログラム動作が実行され、他方のサブセルに対してプログラム禁止が実行される。登録の間にサブセル１２に対してプログラム動作が実行される場合、サブセル１４に対してはプログラム禁止が実行される。第１のフローティングゲートトランジスタｍｆ１のフローティングゲートにホットキャリアが注入されるので、サブセル１２はオン状態である。第２のフローティングゲートトランジスタｍｆ２のフローティングゲートにはホットキャリアが注入されないので、サブセル１４はオフ状態である。サブセル１２がオン状態であり、サブセル１４がオフ状態である場合、フローティングゲート型差動セル１０は第１の記憶状態に登録される。
図２Ａのアンチヒューズ差動セル２０を登録するプロセスについては、後述する。登録の間に、ワード線ＷＬには選択電圧Ｖｓｅｌ（例えば、３．３Ｖ）が供給され、第１のビット線ＢＬ１および第２のビット線ＢＬ２にはグランド電圧（例えば、０Ｖ）が供給され、アンチヒューズ制御線ＣＬａｆにはプログラム電圧Ｖｐｐが供給される。したがって、プログラム電圧Ｖｐｐは、サブセル２２の第１のアンチヒューズトランジスタＭａ１およびサブセル２４の第２のアンチヒューズトランジスタＭａ２によって同時に受け取られる。
上述したように、アンチヒューズ差動セル２０の２つのサブセル２２、２４は、プロセスばらつきを有する。したがって、差動セルの登録が完了した後、一方のサブセルに対してプログラム動作が実行され、他方のサブセルに対してプログラム禁止が実行される。登録の間にサブセル２２に対してプログラム動作が実行される場合、サブセル２４に対してプログラム禁止が実行される。第１のアンチヒューズトランジスタＭａ１のゲート酸化物層が破壊されるので、サブセル２２は低抵抗状態（すなわち、オン状態）である。第２のアンチヒューズトランジスタＭａ２のゲート酸化物層は破壊されないので、サブセル２４は高抵抗状態（すなわち、オフ状態）である。サブセル２２がオン状態であり、サブセル２４がオフ状態である場合、アンチヒューズ差動セル２０は、第１の記憶状態に登録される。
図５Ａは、本発明の第１の実施形態に係る、差動セルを有するランダムコード発生器を示す概略回路図である。図５Ａに示すように、ランダムコード発生器は、電源回路４０３と、電圧検出器４１０と、制御回路４２０と、差動セルアレイ４３０と、読み出し／書き込み回路４４０とを備える。
電力回路４０３は、電圧源４０１と充電回路４０５とを備える。充電回路４０５は、スイッチＳＷとコンデンサＣとを備える。スイッチＳＷの第１の端子は、電圧源４０１から電源電圧Ｖｓを受け取る。スイッチＳＷの第２の端子は、ノードＡに接続されている。コンデンサＣは、ノードＡとグランド端子との間に接続されている。また、スイッチＳＷの動作は、スイッチ制御信号ＳＷｃｔｒｌに従って制御される。
電圧検出器４１０は、ノードＡに接続され、ノードＡの電圧を検出し、制御回路４２０への通知信号ｎを生成する。
制御回路４２０は、電圧検出器４１０、電源回路４０３の充電回路４０５、差動セルアレイ４３０および読み出し／書き込み回路４４０に接続されている。制御回路４２０は、通知信号ｎを受信する。また、制御回路４２０は、スイッチ制御信号ＳＷｃｔｒｌを出力してスイッチＳＷの動作を制御する。制御回路４２０は、差動セルアレイ４３０から選択差動セルを決定するために、ワード線ＷＬを介して差動セルアレイ４３０に選択電圧Ｖｓｅｌを供給する。さらに、制御回路４２０は、読み出し／書き込み回路４４０の動作を制御するための検知制御信号ＳＡｃｔｒｌを生成する。
差動セルアレイ４３０の第１の端子ｚ１は、制御線ＣＬに接続されている。制御線ＣＬはさらに、ノードＡに接続されている。差動セルアレイ４３０の第２の端子ｚ２は、ワード線ＷＬに接続されている。差動セルアレイ４３０の第３の端子ｚ３は、第１のビット線ＢＬ１に接続されている。差動セルアレイ４３０の第４の端子ｚ４は、第２のビット線ＢＬ２に接続されている。差動セルアレイ４３０は、複数の差動セルを備える。各差動セルは、２つのサブセルを備える。
差動セルアレイ４３０が複数のフローティングゲート型差動セルを備える場合、各フローティングゲート型差動セルは２つのサブセルを備え、フローティングゲート型差動セルの構造は図１Ａのものと同様である。差動セルアレイ４３０が複数のアンチヒューズ差動セルを備える場合、各アンチヒューズ差動セルは２つのサブセルを備え、アンチヒューズ差動セルの構造は図２Ａのものと同様である。差動セルのサブセルの構造は制限されないことに留意されたい。
例えば、フローティングゲート型差動セルの変形例では、各サブセルは、複数の並列接続された選択トランジスタと、複数の並列接続されたフローティングゲートトランジスタとを備える。各サブセルにおいて、選択トランジスタの数およびタイプは、フローティングゲートトランジスタの数およびタイプと同一である。同様に、アンチヒューズ差動セルの変形例では、各サブセルは、複数の並列接続された選択トランジスタと、複数の並列接続されたアンチヒューズトランジスタとを含む。各サブセルにおいて、選択トランジスタの数およびタイプは、アンチヒューズトランジスタの数およびタイプと同一である。
読み出し／書き込み回路４４０は、制御回路４２０、第１のビット線ＢＬ１および第２のビット線ＢＬ２に接続されている。読み出し／書き込み回路４４０が検知制御信号ＳＡｃｔｒｌを受信すると、読み出し／書き込み回路４４０が有効になる。また、読み出し／書き込み回路４４０は、第１のビット線ＢＬ１および第２のビット線ＢＬ２の信号に応じて、選択差動セルの記憶状態を決定する。さらに、選択差動セルの記憶状態は、１ビットのランダムコードとして使用される。
この実施形態では、コンデンサＣは、ランダムコード発生器の登録の間に制御線ＣＬに電源電圧Ｖｓを供給する。上述したように、選択アンチヒューズ差動セルの２つのサブセルはプロセスばらつきを有する。したがって、選択差動セルの登録が完了した後、１つのサブセルに対してプログラム動作が実行され、他のサブセルに対してプログラム禁止が実行される。どちらのサブセルがプログラムされるかに関係なく、プログラム電流は、コンデンサＣの電圧低下をもたらす。その結果、他方のサブセルに対してプログラム禁止が実行される。このようにして、選択差動セルの１つのサブセルのみがプログラムされる。
図５Ｂは、本発明の第１の実施形態に係る、ランダムコード発生器の制御方法を示すフローチャートである。登録前に、制御回路４２０はスイッチ制御信号ＳＷｃｔｒｌを出力してスイッチＳＷを閉じる。その結果、コンデンサＣが電源電圧Ｖｓに充電される（ステップ４０２）。次に、制御回路４２０は、スイッチ制御信号ＳＷｃｔｒｌを出力してスイッチＳＷを開く（ステップＳ４０４）。ステップＳ４０２では、制御回路４２０によりスイッチＳＷが短時間（例えば、１マイクロ秒〜１０マイクロ秒）閉じられ、コンデンサＣが電源電圧Ｖｓに充電される。その後、制御回路４２０によってスイッチＳＷが開かれる。すなわち、電源電圧Ｖｓはプログラム電圧Ｖｐｐである。
その後、選択差動セルが登録される（ステップＳ４０６）。一般に、コンデンサＣは制御線ＣＬに電源電圧Ｖｓを供給し、制御回路４２０は線ＷＬに選択電圧Ｖｓｅｌを供給し、制御回路４２０は読み出し／書き込み回路４４０を制御して第１のビット線ＢＬ１および第２のビット線ＢＬ２にグランド電圧（０Ｖ）を供給する。次に、電源電圧Ｖｓ（すなわち、プログラム電圧Ｖｐｐ）が、選択差動セルの２つのサブセルによって同時に受け取られる。当然、コンデンサＣは、安定した電源電圧Ｖｓを連続的に供給することができない。選択差動セルの一方のサブセルに対してプログラム動作が実行されると、プログラム電流はコンデンサＣの電圧低下をもたらすので、他方のサブセルに対してプログラム禁止が実行される。
図１Ａのフローティングゲート型差動セル１０を例にとる。プロセスばらつきのために、一方のサブセルは、登録の間にコンデンサＣからの電流のより多くの部分を取得するようにプログラムされる。不十分な電流のために、プログラム禁止が他方のサブセルに対して実行される。例えば、登録の間にサブセル１４の方が速くプログラムされる場合、ホットキャリアは第２のフローティングゲートトランジスタｍｆ２のフローティングゲートに注入され、サブセル１４はオン状態になる。電流が不十分であり、ホットキャリアが第１のフローティングゲートトランジスタｍｆ１のフローティングゲートに注入されないので、サブセル１２はオフ状態になる。サブセル１４がオン状態であり、サブセル１２がオフ状態である場合、フローティングゲート型差動セル１０は第２の記憶状態に登録される。
図２Ａのアンチヒューズ差動セル２０を例にとる。プロセスばらつきのために、一方のサブセルは、登録の間にコンデンサＣからの電流のより多くの部分を取得するようにプログラムされる。不十分な電流のために、プログラム禁止が他方のサブセルに対して実行される。例えば、登録の間にサブセル２４の方が早くプログラム電流を生成する場合、第２のアンチヒューズトランジスタＭａ２のゲート酸化物層が破壊され、サブセル２４が低抵抗状態（すなわち、オン状態）になる。サブセル２２は、それより後にプログラム電流を生成してプログラム禁止が実行されるので、第１のアンチヒューズトランジスタＭａ１のゲート酸化物層は破壊されず、サブセル２２は高抵抗状態（すなわち、オフ状態）になる。サブセル２４がオン状態であり、サブセル２２がオフ状態である場合、アンチヒューズ差動セル２０は、第２の記憶状態に登録される。
さらに、ノードＡの電圧Ｖａは、登録の間に電圧検出器４１０によって検出される。ノードＡの電圧Ｖａが所定電圧Ｖｘよりも低い場合（ステップＳ４０８）、選択差動セルの記憶状態が読み出し／書き込み回路４４０によって判定され、１ビットのランダムコードとして使用される（ステップＳ４１０） 。電圧検出器４１０が、ノードＡの電圧Ｖａが所定電圧Ｖｘよりも低いと判定した場合、それは選択差動セルの一方のサブセルがプログラムされており、他方のサブセルに対してプログラム禁止が実行されることを意味する。一方、電圧検出器４１０は、通知信号ｎを制御回路４２０に出力する。制御回路４２０は、読み出し／書き込み回路４４０の動作を制御するための検知制御信号ＳＡｃｔｒｌを生成する。読み出し／書き込み回路４４０は、第１のビット線ＢＬ１および第２のビット線ＢＬ２の信号に応じて、選択差動セルの記憶状態を決定する。さらに、選択差動セルの記憶状態は、１ビットのランダムコードとして使用される。
上述したように、充電回路４０５のコンデンサＣは、電源電圧Ｖｓを供給する。登録の間、コンデンサＣは、制御線ＣＬに電源電圧Ｖｓを供給する。どちらのサブセルがプログラムされるかに関係なく、プログラム電流は、コンデンサＣの電圧低下をもたらす。その結果、他方のサブセルに対してプログラム禁止が実行される。このようにして、選択差動セルの一方のサブセルのみがプログラムされ、２つのサブセルが同時にプログラムされない。
しかし、登録の間、差動セルアレイ４３０のリーク電流がコンデンサＣの電圧低下をもたらし得るが、選択差動セルの２つのサブセルのどちらもプログラムされない。上記の欠点を解決するために、制御方法をさらに修正する必要がある。
図５Ｃは、図５Ｂの制御方法の変形例を示すフローチャートである。登録前に、制御回路４２０はスイッチ制御信号ＳＷｃｔｒｌを出力してスイッチＳＷを閉じる。その結果、コンデンサＣが電源電圧Ｖｓに充電される（ステップ４０２）。次に、制御回路４２０は、スイッチ制御信号ＳＷｃｔｒｌを出力してスイッチＳＷを開く（ステップＳ４０４）。ステップＳ４０２では、制御回路４２０によりスイッチＳＷが短時間（例えば、１マイクロ秒〜１０マイクロ秒）閉じられ、コンデンサＣが電源電圧Ｖｓに充電される。その後、制御回路４２０によってスイッチＳＷが開かれる。
その後、選択差動セルが登録される（ステップＳ４０６）。一般に、コンデンサＣは制御線ＣＬに電源電圧Ｖｓを供給し、制御回路４２０は線ＷＬに選択電圧Ｖｓｅｌを供給し、制御回路４２０は読み出し／書き込み回路４４０を制御して第１のビット線ＢＬ１および第２のビット線ＢＬ２にグランド電圧（０Ｖ）を供給する。次に、電源電圧Ｖｓが、選択差動セルの２つのサブセルによって同時に受け取られる。
その後、電圧検出器４１０は、ノードＡの電圧Ｖａの下降勾配が所定の下降勾配よりも大きいか否かを判定する（ステップＳ４２０）。
登録の間、差動セルアレイ４３０のリーク電流がコンデンサＣの電圧低下をもたらす場合、ノードＡにおける電圧Ｖａの下降勾配は非常に小さい。一方、コンデンサＣには電源電圧Ｖｓを供給する必要がある。
ステップＳ４２０の判定の結果、ノードＡの電圧Ｖａの下降勾配が所定の下降勾配以下であれば、ステップＳ４０２が繰り返し実行される。すなわち、スイッチＳＷは短時間閉じられ、コンデンサＣが再び電源電圧Ｖｓに充電される。
一方、ステップＳ４２０の判定の結果、ノードＡの電圧Ｖａの下降勾配が所定の下降勾配よりも大きい場合、電圧検出器４１０は、リーク電流がコンデンサＣの電圧低下をもたらしたことを認識する。その後、電圧検出器４１０は、ノードＡの電圧Ｖａを連続的に検出する。
ノードＡの電圧Ｖａが所定電圧Ｖｘよりも低い場合（ステップＳ４０８）、選択差動セルの記憶状態が読み出し／書き込み回路４４０によって判定され、１ビットのランダムコードとして使用される（ステップＳ４１０）。
上述したように、ノードＡにおける電圧Ｖａの下降勾配は、登録の間、所定の下降勾配と比較される。ノードＡの電圧Ｖａの下降勾配が所定の下降勾配よりも小さい場合、電圧検出器４１０は、通知信号ｎを制御回路４２０に出力する。通知信号に応じて、制御回路４２０はスイッチＳＷを再び閉じる。その結果、コンデンサＣの電圧は電源電圧Ｖｓに維持される。ノードＡの電圧Ｖａの下降勾配が所定の下降勾配よりも高い場合、それは選択差動セルの一方のサブセルがプログラムされており、プログラム禁止が他方のサブセルに対して実行されることを意味する。
この実施形態の制御方法では、電源電圧Ｖｓはプログラム電圧Ｖｐｐである。電源電圧Ｖｓの大きさは限定的に固定されないことに留意されたい。
例えば、スイッチＳＷが最初に閉じられている間、電圧源４０１によって供給される電源電圧Ｖｓはプログラム電圧Ｖｐｐであり、コンデンサＣはプログラム電圧Ｖｐｐに充電される。ステップＳ４２０の判定の結果、ノードＡの電圧Ｖａの下降勾配が所定の下降勾配よりも小さい場合には、ステップＳ４０２が繰り返し実行される。一方、電圧源４０１によって供給される電源電圧Ｖｓは、プログラム電圧Ｖｐｐと１つの増分電圧ΔＶとの和に等しい。したがって、ステップＳ４０２で再びスイッチＳＷが閉じられると、コンデンサＣはプログラム電圧Ｖｐｐと１つの増分電圧ΔＶとの和に充電される。同様に、ステップＳ４０２が再び実行されると、電圧源４０１によって供給される電源電圧Ｖｓは、プログラム電圧Ｖｐｐと２つの増分電圧ΔＶとの和に等しい。残りは、類推によって推測され得る。
再び図５Ｂおよび図５Ｃを参照されたい。選択差動セルがステップＳ４０６で登録されると、制御回路４２０は、登録時間のカウントを開始する。登録時間が所定時間を超えた場合、制御回路４２０は、登録が完了したと判定し、ステップＳ４１０を直接実行する。
図６Ａは、本発明の第２の実施形態に係る、差動セルを有するランダムコード発生器を示す概略回路図である。第１の実施形態と比較して、この実施形態のランダムコード発生器は、書き込みバッファ５１０をさらに備える。この実施形態のランダムコード発生器の選択差動セルをプログラムするプロセスは、第１の実施形態のものと同様であり、ここでは重複して説明しない。
第２の実施形態では、書き込みバッファ５１０は、制御回路４２０、読み出し／書き込み回路４４０、第１のビット線ＢＬ１および第２のビット線ＢＬ２に接続されている。読み出し／書き込み回路４４０は、選択差動セルの記憶状態を認識した後、読み出し／書き込み回路４４０はデータ信号Ｄを出力する。制御回路４２０は、制御信号Ｗｃｔｒｌを出力して書き込みバッファ５１０を制御する。データ信号Ｄによって示される記憶状態に従って、同じ選択差動セルが再びプログラムされる。その結果、選択差動セルは、ロバストな記憶状態になる。
例えば、読み出し／書き込み回路４４０からのデータ信号Ｄが第１の記憶状態を示す場合、制御回路４２０はプログラム動作を可能にする。一方、制御回路４２０からワード線ＷＬに選択電圧Ｖｓｅｌが供給され、スイッチＳＷが閉じられて制御線ＣＬに安定した電源電圧Ｖｓが供給され、書き込みバッファ５１０から第１のビット線ＢＬ１にグランド電圧（例えば、０Ｖ）が供給され、第２のビット線ＢＬ２に電源電圧Ｖｓが供給される（または第２のビット線ＢＬ２がフローティング状態である）。その結果、第１のビット線ＢＬ１に接続されている選択差動セルのサブセルがオン状態に再プログラムされ、第２のビット線ＢＬ２に接続されている選択差動セルのサブセルがオフ状態に再プログラムされる。
同様に、読み出し／書き込み回路４４０からのデータ信号Ｄが第２の記憶状態を示す場合、制御回路４２０はプログラム動作を再び可能にする。一方、制御回路４２０からワード線ＷＬに選択電圧Ｖｓｅｌが供給され、スイッチＳＷが閉じられて制御線ＣＬに安定した電源電圧Ｖｓが供給され、書き込みバッファ５１０から第２のビット線ＢＬ２にグランド電圧（例えば、０Ｖ）が供給され、第１のビット線ＢＬ１に電源電圧Ｖｓが供給される（または第１のビット線ＢＬ１がフローティング状態である）。その結果、第１のビット線ＢＬ１に接続されている選択差動セルのサブセルがオフ状態に再プログラムされ、第２のビット線ＢＬ２に接続されている選択差動セルのサブセルが、オン状態に再プログラムされる。
選択差動セルがロバストな記憶状態になるように、電圧源４０１からの電源電圧Ｖｓは、プログラム電圧Ｖｐｐと１つの増分電圧ΔＶとの和になるまで上昇する。その後、スイッチＳＷが閉じられる。その結果、安定した電源電圧Ｖｓが制御線ＣＬに供給される。
図６Ｂは本発明の第２の実施形態に係る、ランダムコード発生器の制御方法を示すフ
ローチャートである。この実施形態の制御方法は、図５Ｂまたは図５ＣのステップＳ４１０の後に実行される。選択差動セルの記憶状態が読み出し／書き込み回路４４０によって判定され、１ビットのランダムコードとして使用された後（ステップＳ４１０）、読み出し／書き込み回路４４０により判定された記憶状態に従って、記憶状態が書き込みバッファ５１０から選択差動セルにプログラムされる（ステップＳ５１０）。
以上の説明から、本発明は、差動セルを有するランダムコード発生器および関連する制御方法を提供する。まず、電源電圧ＶｓがコンデンサＣに充電される。登録の間に、コンデンサＣの電源電圧Ｖｓが差動セルアレイに供給される。その結果、差動セルの一方のサブセルのみがプログラムされる。差動セルのサブセルがプログラムされた後、読み出し／書き込み回路４４０によって判定された記憶状態に従って、記憶状態が書き込みバッファ５１０から選択差動セルにプログラムされる。その結果、選択差動セルはロバストな記憶状態になる。
いくつかの実施形態では、電源回路４０３の内部回路は、電流制限回路に適切に修正される。電流制限回路によって、ノードＡに送られる電流は、予め設定された電流範囲に固定される。すなわち、プログラム動作は、電流制限回路からの電流に応答して、選択差動セルの一方のサブセルに対して実行されるが、プログラム禁止は、選択差動セルの他方のサブセルに対して実行される。
本発明は、現在最も実用的で好ましい実施形態であると考えられる形態に関して説明されているが、本発明は開示されている実施形態に限定される必要はないことを理解されたい。それどころか、最も広い解釈に従う添付の特許請求の範囲の精神および範囲内に含まれる様々な修正および類似構成を網羅し、全てのそのような修正および類似構造を包含するものとする。

Claims (16)

  1. ノードに電源電圧を供給する電源回路と、
    複数の差動セルを備える差動セルアレイであって、各差動セルが２つのサブセルを備え、前記差動セルアレイの第１の端子が制御線を介して前記ノードに接続され、前記差動セルアレイの第２の端子がワード線に接続され、前記差動セルアレイの第３の端子が第１のビット線に接続され、前記差動セルアレイの第４の端子が第２のビット線に接続された、差動セルアレイと、
    前記ノードのノード電圧を検出するために前記ノードに接続された電圧検出器と、
    前記第１のビット線および前記第２のビット線に接続された読み出し／書き込み回路と、
    前記ワード線、前記電源回路、前記電圧検出器および前記読み出し／書き込み回路に接続された制御回路と
    を備える、ランダムコード発生器であって、
    登録の間に、前記電源回路は前記制御線に前記電源電圧を供給し、前記読み出し／書き込み回路は前記第１のビット線および前記第２のビット線にグランド電圧を供給し、前記制御回路は前記ワード線に選択電圧を供給して前記差動セルアレイの選択差動セルを登録し、その結果、前記２つのサブセルのうちの一方がオン状態にプログラムされ、前記２つのサブセルのうちの他方がプログラム禁止されてオフ状態になり、
    前記読み出し／書き込み回路は、前記選択差動セルの記憶状態を判定し、前記選択差動セルの前記記憶状態に応じてランダムコードのビットを決定する、ランダムコード発生器。
  2. 前記電源回路は、
    前記電源電圧を出力する電圧源と、
    スイッチおよびコンデンサを備える充電回路であって、前記スイッチの第１の端子は前記電源電圧を受け取り、前記スイッチの第２の端子は前記ノードに接続され、前記コンデンサは前記ノードに接続され、前記ノードは前記制御線に接続されている、充電回路と
    を備え、
    前記登録の間、前記スイッチは短時間閉じられて、その後、開かれ、その結果、前記電源電圧が前記コンデンサに充電されて前記制御線に供給される、請求項１に記載のランダムコード発生器。
  3. 前記ノード電圧の下降勾配が所定の下降勾配以下である場合、前記スイッチは再び短時間閉じられて、その後開かれ、その結果、前記電源電圧は再び前記コンデンサに充電される、請求項２に記載のランダムコード発生器。
  4. 前記電源回路は電流制限回路であり、前記ノードに送られる電流は前記電流制限回路によって予め設定された電流範囲に固定される、請求項１に記載のランダムコード発生器。
  5. 前記選択差動セルは、
    少なくとも１つの第１の選択トランジスタと少なくとも１つの第１のフローティングゲートトランジスタとを備える第１のサブセルであって、前記少なくとも１つの第１の選択トランジスタのソース端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第１の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第１の選択トランジスタのドレイン端子が前記少なくとも１つの第１のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも１つの第１のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第３の端子に接続され、前記少なくとも１つの第１のフローティングゲートトランジスタのゲート端子がフローティング状態である、第１のサブセルと、
    少なくとも１つの第２の選択トランジスタと少なくとも１つの第２のフローティングゲートトランジスタとを備える第２のサブセルであって、前記少なくとも１つの第２の選択トランジスタのソース端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第２の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第２の選択トランジスタのドレイン端子が前記少なくとも１つの第２のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも１つの第２のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第４の端子に接続され、前記少なくとも１つの第２のフローティングゲートトランジスタのゲート端子がフローティング状態である、第２のサブセルと
    を備え、
    前記第１のサブセル内の前記少なくとも１つの第１の選択トランジスタおよび前記少なくとも１つの第１のフローティングゲートトランジスタの数と、前記第２のサブセル内の前記少なくとも１つの第２の選択トランジスタおよび前記少なくとも１つの第２のフローティングゲートトランジスタの数は等しい、請求項１に記載のランダムコード発生器。
  6. 前記選択差動セルは、
    少なくとも１つの第１の選択トランジスタと少なくとも１つの第１のアンチヒューズトランジスタとを備える第１のサブセルであって、前記少なくとも１つの第１の選択トランジスタのソース端子が前記差動セルアレイの前記第３の端子に接続され、前記少なくとも１つの第１の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第１の選択トランジスタのドレイン端子が前記少なくとも１つの第１のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも１つの第１のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第１のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第１のサブセルと、
    少なくとも１つの第２の選択トランジスタと少なくとも１つの第２のアンチヒューズトランジスタとを備える第２のサブセルであって、前記少なくとも１つの第２の選択トランジスタのソース端子が前記差動セルアレイの前記第４の端子に接続され、前記少なくとも１つの第２の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第２の選択トランジスタのドレイン端子が前記少なくとも１つの第２のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも１つの第２のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第２のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第２のサブセルと
    を備え、
    前記第１のサブセル内の前記少なくとも１つの第１の選択トランジスタおよび前記少なくとも１つの第１のアンチヒューズトランジスタの数と、前記第２のサブセル内の前記少なくとも１つの第２の選択トランジスタおよび前記少なくとも１つの第２のアンチヒューズトランジスタの数は等しい、請求項１に記載のランダムコード発生器。
  7. 前記ノード電圧が所定の電圧よりも低い場合に、前記制御回路は、前記読み出し／書き込み回路を制御して前記選択差動セルの前記記憶状態を判定する、請求項１に記載のランダムコード発生器。
  8. 前記ランダムコード発生器は、書き込みバッファをさらに備え、前記書き込みバッファは、前記制御回路、前記読み出し／書き込み回路、前記第１のビット線および前記第２のビット線に接続され、前記読み出し／書き込み回路が前記選択差動セルの前記記憶状態を判定した後、前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする、請求項１に記載のランダムコード発生器。
  9. 前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする間、前記電源回路は、前記制御線に前記電源電圧を安定的に供給する、請求項８に記載のランダムコード発生器。
  10. 差動セルアレイと、コンデンサと、電圧検出器と、読み出し／書き込み回路と、制御回路とを備えるランダムコード発生器であり、前記差動セルアレイは複数の差動セルを備え、各々の前記差動セルは２つのサブセルを備え、前記差動セルアレイの第１の端子は制御線に接続され、前記差動セルアレイの第２の端子はワード線に接続され、前記差動セルアレイの第３の端子は第１のビット線に接続され、前記差動セルアレイの第４の端子は第２のビット線に接続され、前記コンデンサはノードに接続され、前記ノードは前記制御線に接続され、前記電圧検出器は前記ノードのノード電圧を検出するために前記ノードに接続され、前記読み出し／書き込み回路は前記第１のビット線および前記第２のビット線に接続され、前記制御回路は前記ワード線、前記電圧検出器および前記読み出し／書き込み回路に接続されている、ランダムコード発生器の制御方法であって、
    （ａ）前記コンデンサを電源電圧に充電するステップと、
    （ｂ）前記コンデンサの前記電源電圧に応じて、前記差動セルアレイの選択差動セルを登録するステップと、
    （ｃ）前記ノードの前記ノード電圧が所定電圧より低い場合に、前記読み出し／書き込み回路が前記選択差動セルの記憶状態を判定し、前記選択差動セルの前記記憶状態に応じて１ビットのランダムコードを決定する、制御方法。
  11. 前記制御方法は、前記ステップ（ｃ）の前に、
    前記ノード電圧の下降勾配が所定の下降勾配以下である場合に、前記ステップ（ａ）を再度実行するステップと、
    前記ノード電圧の前記下降勾配が前記所定の下降勾配よりも大きい場合に、前記ステップ（ｃ）を実行するステップと
    を含む、請求項１０に記載の制御方法。
  12. 前記ステップ（ｂ）において、前記コンデンサから前記制御線に前記電源電圧が供給され、前記第１のビット線および前記第２のビット線にグランド電圧が供給され、前記ワード線に選択電圧が供給され、その結果、前記２つのサブセルのうちの一方がオン状態にプログラムされ、前記２つのサブセルのうちの他方がプログラム禁止されてオフ状態になる、請求項１０に記載の制御方法。
  13. 前記ランダムコード発生器は、書き込みバッファをさらに備え、前記書き込みバッファは、前記制御回路、前記読み出し／書き込み回路、前記第１のビット線および前記第２のビット線に接続され、前記読み出し／書き込み回路が前記選択差動セルの前記記憶状態を判定した後に、前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする、請求項１０に記載の制御方法。
  14. 前記書き込みバッファが前記選択差動セルを前記記憶状態に再びプログラムする間、前記制御線に前記電源電圧が安定的に供給される、請求項１３に記載の制御方法。
  15. 前記選択差動セルは、
    少なくとも１つの第１の選択トランジスタと少なくとも１つの第１のフローティングゲートトランジスタとを備える第１のサブセルであって、前記少なくとも１つの第１の選択トランジスタのソース端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第１の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第１の選択トランジスタのドレイン端子が前記少なくとも１つの第１のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも１つの第１のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第３の端子に接続され、前記少なくとも１つの第１のフローティングゲートトランジスタのゲート端子がフローティング状態である、第１のサブセルと、
    少なくとも１つの第２の選択トランジスタと少なくとも１つの第２のフローティングゲートトランジスタとを備える第２のサブセルであって、前記少なくとも１つの第２の選択トランジスタのソース端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第２の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第２の選択トランジスタのドレイン端子が前記少なくとも１つの第２のフローティングゲートトランジスタのソース端子に接続され、前記少なくとも１つの第２のフローティングゲートトランジスタのドレイン端子が前記差動セルアレイの前記第４の端子に接続され、前記少なくとも１つの第２のフローティングゲートトランジスタのゲート端子がフローティング状態である、第２のサブセルと
    を備え、
    前記第１のサブセル内の前記少なくとも１つの第１の選択トランジスタおよび前記少なくとも１つの第１のフローティングゲートトランジスタの数と、前記第２のサブセル内の前記少なくとも１つの第２の選択トランジスタおよび前記少なくとも１つの第２のフローティングゲートトランジスタの数は等しい、請求項１０に記載の制御方法。
  16. 前記選択差動セルは、
    少なくとも１つの第１の選択トランジスタと少なくとも１つの第１のアンチヒューズトランジスタとを備える第１のサブセルであって、前記少なくとも１つの第１の選択トランジスタのソース端子が前記差動セルアレイの前記第３の端子に接続され、前記少なくとも１つの第１の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第１の選択トランジスタのドレイン端子が前記少なくとも１つの第１のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも１つの第１のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第１のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第１のサブセルと、
    少なくとも１つの第２の選択トランジスタと少なくとも１つの第２のアンチヒューズトランジスタとを備える第２のサブセルであって、前記少なくとも１つの第２の選択トランジスタのソース端子が前記差動セルアレイの前記第４の端子に接続され、前記少なくとも１つの第２の選択トランジスタのゲート端子が前記差動セルアレイの前記第２の端子に接続され、前記少なくとも１つの第２の選択トランジスタのドレイン端子が前記少なくとも１つの第２のアンチヒューズトランジスタのソース端子に接続され、前記少なくとも１つの第２のアンチヒューズトランジスタのゲート端子が前記差動セルアレイの前記第１の端子に接続され、前記少なくとも１つの第２のアンチヒューズトランジスタのドレイン端子がフローティング状態である、第２のサブセルと
    を備え、
    前記第１のサブセル内の前記少なくとも１つの第１の選択トランジスタおよび前記少なくとも１つの第１のアンチヒューズトランジスタの数と、前記第２のサブセル内の前記少なくとも１つの第２の選択トランジスタおよび前記少なくとも１つの第２のアンチヒューズトランジスタの数は等しい、請求項１０に記載の制御方法。
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