TW201916330A - 非揮發性記憶體 - Google Patents

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Abstract

本發明為一種非揮發性記憶體，其具有一記憶胞。該記憶胞中的儲存元件具有下列結構。一第一浮動閘電晶體，具有一第一浮動閘極、一第一源汲端與一第二源汲端。一第二浮動閘電晶體，具有該第一浮動閘極、一第三源汲端與一第四源汲端。一第三浮動閘電晶體，具有一第二浮動閘極、一第五源汲端與一第六源汲端。一第四浮動閘電晶體，具有該第二浮動閘極、一第七源汲端與一第八源汲端。該第一源汲端與該第三源汲端連接於該儲存元件的一第一端。該第二源汲端連接至該第五源汲端。該第四源汲端連接至該第七源汲端。該第六源汲端與該第八源汲端連接於該儲存元件的一第二端。

Description

非揮發性記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種記憶胞中具多個浮動閘電晶體(floating gate transistor)的非揮發性記憶。
眾所周知，非揮發性記憶的每個記憶胞中係利用一個浮動閘電晶體(floating gate transistor)來作為儲存元件(storage element)。在非揮發性記憶體的編程動作時，可以控制載子(carrier)注入浮動閘電晶體的浮動閘極(floating gate)。在非揮發性記憶體的抹除動作時，可以控制載子由浮動閘電晶體的浮動閘極中退出。在非揮發性記憶體的讀取動作時，即可根據浮動閘極中載子的儲存量，來決定記憶胞的儲存狀態。其中，載子即為電子。
再者，非揮發性記憶體的製造商會設計各種結構的記憶胞，用以提高記憶胞的可靠度。舉例來說，在一個記憶胞中，其儲存元件由二個浮動閘電晶體所構成，且二個浮動閘極儲存相同的資料。因此，在讀取動作時，只要能夠判斷出任一個浮動閘電晶體的儲存狀態即可決定記憶胞的儲存狀態，所以可以有效地提高記憶胞的可靠度。
本發明係為一種非揮發性記憶體，其具有一記憶胞。該記憶胞具有一儲存元件，該儲存元件包括p×q個浮動閘電晶體。其中，每一列的q個浮動閘電晶體串接於該儲存元件的一第一端與一第二端之間；以及 其中，每一列的第x個浮動閘電晶體共用一第x浮動閘極，x為整數，x大於等於1，且x小於等於q。
本發明係為一種非揮發性記憶體，其具有一記憶胞。該記憶胞具有一儲存元件，該儲存元件包括p×q個浮動閘電晶體。其中，第y列的q個浮動閘電晶體串接於該儲存元件的一第(2y-1)端與一第(2y)端之間，y為整數，y大於等於1，且y小於等於p；以及，其中，每一列的第x個浮動閘電晶體共用一第x浮動閘極，x為整數，x大於等於1，且x小於等於q。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：。
本發明的非揮發性記憶體中的每個記憶胞皆具有一儲存元件(storage element)，且每個儲存元件由多個浮動閘電晶體組成。
請參照第1圖，其所繪示為本發明儲存元件的第一實施例。儲存元件100中包括四個浮動閘電晶體M1~M4。浮動閘電晶體M1的第一源汲端(source/drain)連接至儲存元件的第一端a。浮動閘電晶體M2的第一源汲端連接至儲存元件的第一端a。再者，浮動閘電晶體M1與浮動閘電晶體M2的浮動閘極102相互連接。亦即，浮動閘電晶體M1與浮動閘電晶體M2共用浮動閘極102。
浮動閘電晶體M3的第一源汲端連接至浮動閘電晶體M1的第二源汲端，浮動閘電晶體M3的第二源汲端連接至儲存元件的第二端b。浮動閘電晶體M4的第一源汲端連接至浮動閘電晶體M2的第二源汲端，浮動閘電晶體M4的第二源汲端連接至儲存元件的第二端b。再者，浮動閘電晶體M3與浮動閘電晶體M4的浮動閘極104相互連接。亦即，浮動閘電晶體M3與浮動閘電晶體M4共用浮動閘極104。
根據本發明的實施例，於編程動作時，可以控制載子同時注入二個浮動閘極102與104。在非揮發性記憶體的抹除動作時，可以控制載子同時由二個浮動閘極102與104中退出。在非揮發性記憶體的讀取動作時，即可根據二個浮動閘極102與104中載子的儲存量，來決定記憶胞的儲存狀態。其中，載子即為電子。
請參照第2A圖至第2C圖，其所繪示為本發明第一實施例非揮發性記憶體的記憶胞(memory cell)上視圖、等效電路及其偏壓表(bias table)。
如第2A圖所示，在P型井區PW中形成六個n型摻雜區域202、206、212、216、222、224。
在n型摻雜區域202與206之間的表面上方包括一閘極204，使得閘極204與二個n型摻雜區域202與206形成一控制電晶體Mc。另外，閘極204作為字元線WL(word line)，導線210連接至n型摻雜區202，且導線210作為位元線BL(bit line)。再者，控制電晶體Mc為一n型電晶體。
在n型摻雜區域212與216之間的表面上方包括一閘極214，使得閘極214與二個n型摻雜區域212與216形成一選擇電晶體Ms。另外，閘極214作為選擇線Sel(select line)，導線220連接至n型摻雜區212，且導線220作為源極線SL(source line)。再者，選擇電晶體Ms為一n型電晶體。
在n型摻雜區域216與224之間的表面上方包括浮動閘極102，使得浮動閘極102與二個n型摻雜區域216與224形成一浮動閘電晶體M1。
在n型摻雜區域216與222之間的表面上方包括浮動閘極102，使得浮動閘極102與二個n型摻雜區域216與222形成一浮動閘電晶體M2。
在n型摻雜區域224與206之間的表面上方包括浮動閘極104，使得浮動閘極104與二個n型摻雜區域224與206形成一浮動閘電晶體M3。
在n型摻雜區域222與206之間的表面上方包括浮動閘極104，使得浮動閘極104與二個n型摻雜區域222與206形成一浮動閘電晶體M4。因此，區域100即為記憶胞內的儲存元件100。
再者，在N型井區NW1中形成一p型摻雜區域232，導線230連接至p型摻雜區域232，且導線230作為控制線(control line)CL。因此，浮動閘極102與p型摻雜區域232形成一電容器Cc1。電容器Cc1的一端連接至控制線CL，另一端連接至浮動閘極102。
同理，浮動閘極104與p型摻雜區域232形成一電容器Cc2。電容器Cc2的一端連接至控制線CL，另一端連接至浮動閘極104。
再者，在N型井區NW2中形成p型摻雜區域242、244、246，導線240連接至p型摻雜區域242、246，且導線240作為抹除線(erase line)EL。
因此，浮動閘極102與p型摻雜區域246、244形成一電容器Ce1。電容器Ce1的一端連接至抹除線EL，另一端連接至浮動閘極102。
同理，浮動閘極104與p型摻雜區域244、242形成一電容器Ce2。電容器Ce2的一端連接至抹除線EL，另一端連接至浮動閘極104。
如第2B圖所示的等效電路，控制電晶體Mc的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件100的第二端b。選擇電晶體Ms的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件100的第一端a。電容器Cc1連接於浮動閘極102與控制線CL之間。電容器Cc2連接於浮動閘極104與控制線CL之間。電容器Ce1連接於浮動閘極102與抹除線EL之間。電容器Ce2連接於浮動閘極104與抹除線EL之間。
如第2C圖的偏壓表，針對選定的記憶胞可以進行編程動作、編程抑制動作(program inhibition)、抹除動作或者讀取動作。其中，在上述的各種動作中，P型井區接收接地電壓(0V)，N型井區NW1與控制線CL接收相同的電壓，N型井區NW2與抹除線EL接收相同的電壓。
根據本發明的實施例，於編程動作(PGM)時，可以控制載子同時注入二個浮動閘極102與104，使得記憶胞成為第一儲存狀態。另外，於編程抑制動作(PGM inhibit)時，可以防止載子被注入二個浮動閘極102與104，使得記憶胞成為第二儲存狀態。
於記憶胞進行編程動作(PGM)時，提供電源電壓Vpp至控制線CL與抹除線EL、提供電源電壓Vdd至字元線WL與選擇線Sel，提供接地電壓(0V)至位元線BL與源極線SL。其中，電源電壓Vpp大於電源電壓 Vdd，例如電源電壓Vpp介於9V~24V之間，電源電壓Vdd介於0.7V~6V之間。
由於字元線WL接收電源電壓Vdd且位元線BL接收0V，使得控制電晶體Mc開啟(turn on)。同理，選擇線Sel接收電源電壓Vdd且源極線SL接收0V，使得選擇電晶體Ms開啟。
當控制電晶體Mc與選擇電晶體Ms開啟時，浮動閘電晶體M1與M2的浮動閘極102與對應的源汲端之間的電壓差為Vpp，且浮動閘電晶體M3與M4的浮動閘極104與對應源汲端之間的電壓差為Vpp。因此，浮動閘電晶體M1~M4的通道區域(channel region)會產生FN穿隧效應(Fowler-Nordheim tunneling effect)，載子由通道區域穿隧至浮動閘極102與104。亦即，於完成編程動作後，載子會儲存於浮動閘極102與104內，且載子為電子。
於記憶胞進行編程抑制動作(PGM inhibit)時，提供電源電壓Vpp至控制線CL與抹除線EL、提供電源電壓Vdd至字元線WL、選擇線Sel、位元線BL與源極線SL。
由於字元線WL與位元線BL接收電源電壓Vdd，控制電晶體Mc關閉(turn off)。同理，由於選擇線Sel與源極線SL接收電源電壓Vdd，選擇電晶體Ms關閉(turn off)。因此，浮動閘電晶體M1~M4的通道區域不會產生FN穿隧效應，載子無法由通道區域穿隧至浮動閘極102與104。亦即，於完成編程抑制動作後，載子並未儲存於浮動閘極102與104內。
於記憶胞進行抹除動作(ERS)時，提供電源電壓Vpp至抹除線EL、提供電源電壓Vdd至字元線WL與選擇線Sel，提供接地電壓(0V)至控制線CL、位元線BL與源極線SL。
由於抹除線接收電源電壓 Vpp，且控制線CL接收接地電壓(0V)。因此，電容器Ce1與Ce2上發生會產生FN穿隧效應，載子由浮動閘極102與104穿透電容器Ce1與Ce2至抹除線EL，並退出浮動閘極102與104。亦即，於完成抹除動作後，載子皆退出(eject)浮動閘極102與104。
於記憶胞進行讀取動作(READ)時，提供電源電壓Vdd至位元線BL、字元線WL與選擇線Sel，提供接地電壓(0V)至控制線CL、抹除線EL與源極線SL。因此，控制電晶體Mc與選擇電晶體Ms開啟(turn on)。
此時，根據浮動閘極102與104儲存載子的數量，浮動閘電晶體M1~M4中可產生不同大小的讀取電流至位元線BL。
舉例來說，假設浮動閘極102與104儲存載子。於讀取動作時，浮動閘電晶體M1與M3產生第一讀取電流，且浮動閘電晶體M2與M4產生第二讀取電流。而在位元線BL上即可獲得第一讀取電流與第二讀取電流加總而成的第一加總電流。
另外，假設浮動閘極102與104並未儲存載子。於讀取動作時，浮動閘電晶體M1與M3產生第三讀取電流，且浮動閘電晶體M2與M4產生第四讀取電流。而在位元線BL上即可獲得第三讀取電流與第四讀取電流加總而成的第二加總電流。
根據本發明的實施例，第一加總電流小於第二加總電流。也就是說，於讀取動作時，當位元線BL上產生較小的電流時，可判斷記憶胞為第一儲存狀態。反之，當位元線BL上產生較大的電流時，可判斷記憶胞為第二儲存狀態。
請參照第3圖，其所繪示為本發明儲存元件的第二實施例。儲存元件300中包括四個浮動閘電晶體M1~M4。浮動閘電晶體M1的第一源汲端連接至儲存元件的第一端a。浮動閘電晶體M2的第一源汲端連接至儲存元件的第二端b。再者，浮動閘電晶體M1與浮動閘電晶體M2的浮動閘極302相互連接。亦即，浮動閘電晶體M1與浮動閘電晶體M2共用浮動閘極302。
浮動閘電晶體M3的第一源汲端連接至浮動閘電晶體M1的第二源汲端，浮動閘電晶體M3的第二源汲端連接至儲存元件的第三端c。浮動閘電晶體M4的第一源汲端連接至浮動閘電晶體M2的第二源汲端，浮動閘電晶體M4的第二源汲端連接至儲存元件的第四端d。再者，浮動閘電晶體M3與浮動閘電晶體M4的浮動閘極304相互連接。亦即，浮動閘電晶體M3與浮動閘電晶體M4共用浮動閘極304。
根據本發明的實施例，於編程動作時，可以控制載子同時注入二個浮動閘極302與304。在非揮發性記憶體的抹除動作時，可以控制載子同時由二個浮動閘極302與304中退出。在非揮發性記憶體的讀取動作時，即可根據二個浮動閘極302與304中載子的儲存量，來決定記憶胞的儲存狀態。其中，載子即為電子。
請參照第4A圖至第4C圖，其所繪示為本發明第二實施例非揮發性記憶體的記憶胞上視圖、等效電路及其偏壓表。其中，在編程動作、編程抑制動作(program inhibition)、抹除動作或者讀取動作中，P型井區接收接地電壓(0V)，N型井區NW1與控制線CL接收相同的電壓，N型井區NW2與抹除線EL接收相同的電壓。
如第4A圖所示，在P型井區PW中形成十個n型摻雜區域402、406、412、416、422、424、426、428、442、446。
在n型摻雜區域422與426之間的表面上方包括一閘極404，使得閘極404與二個n型摻雜區域422與426形成一控制電晶體Mc1。另外，閘極404作為字元線WL，導線410連接至n型摻雜區422，且導線410作為位元線BL。再者，控制電晶體Mc1為一n型電晶體。
在n型摻雜區域402與406之間的表面上方包括一閘極404，使得閘極404與二個n型摻雜區域402與406形成一控制電晶體Mc2。另外，導線410連接至n型摻雜區402，且導線410作為位元線BL。再者，控制電晶體Mc2為一n型電晶體。
在n型摻雜區域442與446之間的表面上方包括一閘極414，使得閘極414與二個n型摻雜區域442與446形成一選擇電晶體Ms1。另外，閘極414作為選擇線Sel，導線420連接至n型摻雜區442，且導線420作為源極線SL。再者，選擇電晶體Ms1為一n型電晶體。
在n型摻雜區域412與416之間的表面上方包括一閘極414，使得閘極414與二個n型摻雜區域412與416形成一選擇電晶體Ms2。另外，導線420連接至n型摻雜區412，且導線420作為源極線SL。再者，選擇電晶體Ms2為一n型電晶體。
在n型摻雜區域446與424之間的表面上方包括浮動閘極302，使得浮動閘極302與二個n型摻雜區域446與424形成一浮動閘電晶體M1。
在n型摻雜區域416與428之間的表面上方包括浮動閘極302，使得浮動閘極302與二個n型摻雜區域416與428形成一浮動閘電晶體M2。
在n型摻雜區域424與426之間的表面上方包括浮動閘極304，使得浮動閘極304與二個n型摻雜區域424與426形成一浮動閘電晶體M3。
在n型摻雜區域428與406之間的表面上方包括浮動閘極304，使得浮動閘極304與二個n型摻雜區域428與406形成一浮動閘電晶體M4。因此，區域300即為記憶胞內的儲存元件300。
再者，在N型井區NW1中形成一p型摻雜區域432，導線430連接至p型摻雜區域432，且導線430作為控制線CL。因此，浮動閘極302與p型摻雜區域432形成一電容器Cc1。電容器Cc1的一端連接至控制線CL，另一端連接至浮動閘極302。
同理，浮動閘極304與p型摻雜區域432形成一電容器Cc2。電容器Cc2的一端連接至控制線CL，另一端連接至浮動閘極304。
再者，在N型井區NW2中形成p型摻雜區域452、454、456，導線450連接至p型摻雜區域452、456，且導線450作為抹除線EL。
因此，浮動閘極302與p型摻雜區域456、454形成一電容器Ce1。電容器Ce1的一端連接至抹除線EL，另一端連接至浮動閘極302。
同理，浮動閘極304與p型摻雜區域454、452形成一電容器Ce2。電容器Ce2的一端連接至抹除線EL，另一端連接至浮動閘極304。
如第4B圖所示的等效電路，控制電晶體Mc1的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件300的第三端c。再者，控制電晶體Mc2的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件300的第四端d。
選擇電晶體Ms1的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件300的第一端a。再者，選擇電晶體Ms2的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件300的第二端b。
電容器Cc1連接於浮動閘極302與控制線CL之間。電容器Cc2連接於浮動閘極304與控制線CL之間。電容器Ce1連接於浮動閘極302與抹除線EL之間。電容器Ce2連接於浮動閘極304與抹除線EL之間。
如第4C圖的偏壓表，針對選定的記憶胞可以進行編程動作、編程抑制動作(program inhibition)、抹除動作或者讀取動作。由於第4C圖的偏壓表相同於第2C圖的偏壓表，且第二實施例的記憶胞與第一實施例的記憶胞有相同的運作原理，此處不再贅述。
上述二個實施例的記憶胞中，每個儲存元件皆由四個浮動閘電晶體所構成，可以有效地提高記憶胞的可靠度。然而，本發明並不限定於此，在此技術領域的技術人員可以利用更多的浮動閘電晶體來構成儲存元件。
請參照第5A圖至第5B圖，其所繪示為本發明第三實施例非揮發性記憶體的記憶胞(memory cell)上視圖與等效電路。其儲存元件由九個浮動閘電晶體所構成。
如第5A圖所示，在P型井區PW內的斜線區域為n型摻雜區域；在N型井區NW1、NW2內的斜線區域為p型摻雜區域。另外，閘極504作為字元線，閘極514作為選擇線Sel(select line)，導線510作為位元線BL，導線520作為源極線SL，導線530作為控制線CL，導線540作為抹除線EL。
根據本發明的第三實施例，三個浮動閘極501、502、503，由N型井區NW1的p型摻雜區域，經過P型井區的n型摻雜區域並延伸至N型井區NW2的p型摻雜區域。因此，形成了由九個浮動閘電晶體所構成的儲存元件500。
如第5B圖所示的等效電路，儲存元件500包括3×3個浮動閘電晶體M1~M9。其中，第一列的三個浮動閘電晶體M1~M3串接於儲存元件500的第一端a與第二端b之間。第二列的三個浮動閘電晶體M4~M6串接於儲存元件500的第一端a與第二端b之間。第三列的三個浮動閘電晶體M7~M9串接於儲存元件500的第一端a與第二端b之間。再者，每一列的第一個浮動閘電晶體M1、M4、M7共用浮動閘極501。每一列的第二個浮動閘電晶體M2、M5、M8共用浮動閘極502。每一列的第三個浮動閘電晶體M3、M6、M9共用浮動閘極503。
再者，控制電晶體Mc的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件500的第二端b。選擇電晶體Ms的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件500的第一端a。電容器Cc1連接於浮動閘極501與控制線CL之間。電容器Cc2連接於浮動閘極502與控制線CL之間。電容器Cc3連接於浮動閘極503與控制線CL之間。電容器Ce1連接於浮動閘極501與抹除線EL之間。電容器Ce2連接於浮動閘極502與抹除線EL之間。電容器Ce3連接於浮動閘極503與抹除線EL之間。
再者，第三實施例非揮發性記憶體的記憶胞偏壓方式類似第一實施例，此處不再贅述。
請參照第6A圖至第6B圖，其所繪示為本發明第四實施例非揮發性記憶體的記憶胞(memory cell)上視圖與等效電路。其儲存元件由九個浮動閘電晶體所構成。
如第6A圖所示，在P型井區PW內的斜線區域為n型摻雜區域；在N型井區NW1、NW2內的斜線區域為p型摻雜區域。另外，閘極604作為字元線，閘極614作為選擇線Sel(select line)，導線610作為位元線BL，導線620作為源極線SL，導線630作為控制線CL，導線640作為抹除線EL。
根據本發明的第四實施例，三個浮動閘極601、602、603，由N型井區NW1的p型摻雜區域，經過P型井區的n型摻雜區域並延伸至N型井區NW2的p型摻雜區域。因此，形成了由九個浮動閘電晶體所構成的儲存元件600。
如第6B圖所示的等效電路，儲存元件600包括3×3個浮動閘電晶體M1~M9。其中，第一列的三個浮動閘電晶體M1~M3串接於儲存元件600的第一端a與第二端b之間。第二列的三個浮動閘電晶體M4~M6串接於儲存元件600的第三端c與第四端d之間。第三列的三個浮動閘電晶體M7~M9串接於儲存元件600的第五端e與第六端f之間。再者，每一列的第一個浮動閘電晶體M1、M4、M7共用浮動閘極601。每一列的第二個浮動閘電晶體M2、M5、M8共用浮動閘極602。每一列的第三個浮動閘電晶體M3、M6、M9共用浮動閘極603。
再者，控制電晶體Mc1的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件600的第二端b。控制電晶體Mc2的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件600的第四端d。控制電晶體Mc3的第一源汲端連接至位元線BL，閘極連接至字元線WL，第二源汲端連接至儲存元件600的第六端f。
選擇電晶體Ms1的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件600的第一端a。選擇電晶體Ms2的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件600的第三端c。選擇電晶體Ms3的第一源汲端連接至源極線SL，閘極連接至選擇線Sel，第二源汲端連接至儲存元件600的第五端e。
電容器Cc1連接於浮動閘極601與控制線CL之間。電容器Cc2連接於浮動閘極602與控制線CL之間。電容器Cc3連接於浮動閘極603與控制線CL之間。電容器Ce1連接於浮動閘極601與抹除線EL之間。電容器Ce2連接於浮動閘極602與抹除線EL之間。電容器Ce3連接於浮動閘極603與抹除線EL之間。
再者，第四實施例非揮發性記憶體的記憶胞偏壓方式類似第三實施例，此處不再贅述。
由以上的說明書可知，本發明的非揮發性記憶體的儲存元件更可以由p×q個浮動閘電晶體所組成。亦即，儲存元件有p列，且每一列包括q個串接的浮動閘電晶體。
再者，每一列的第一個浮動閘電晶體共用一個浮動閘極，每一列的第二個浮動閘電晶體共用一個浮動閘極，依此類推，共有q個浮動閘極。也就是說，每一列的第x個浮動閘電晶體共用一第x浮動閘極，x為整數，x大於等於1，且小於等於q。
在另一個實施例中，儲存元件內第y列的q個串接的浮動閘電晶體會連接於儲存元件的第(2y-1)端與第(2y)端之間。其中，y為整數，y大於等於1，且小於等於p。
再者，本發明的實施例中，浮動閘電晶體、控制電晶體與選擇電晶體皆以n型電晶體來說明。當然，在此領域的技術人員，也可以根據本發明所述之結構來進行修改，並以p型電晶體來實現。同理，電容器Cc1、Cc2、Ce1與Ce2也可以利用n型電晶體或者p型電晶體來實現。
另外，在第一實施例與第二實施例中，實際的儲存元件100與300的設計上可以設計浮動閘電晶體M1與M4具備長的通道長度(long channel length)，浮動閘電晶體M3與M2具備短的通道長度(short channel length)。亦即，浮動閘電晶體M1的通道長度大於浮動閘電晶體M3的通道長度；浮動閘電晶體M4的通道長度大於浮動閘電晶體M2的通道長度。如此，在讀取動作時，可以降低浮動閘電晶體M3與M2的電阻值，並增加讀取電流，以利判斷記憶胞的儲存狀態。
另外，在第三實施例與第四實施例中，實際的儲存元件500與600的設計上可以設計浮動閘電晶體M1、M5與M9具備長的通道長度(long channel length)，其他浮動閘電晶體M2、M3、M4、M6、M7與M8具備短的通道長度(short channel length)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧儲存元件
102、104‧‧‧浮動閘極
202、206、212、216、222、224‧‧‧n型摻雜區域
204、214‧‧‧閘極
210、220、230、240‧‧‧導線
232、242、244、246‧‧‧p型摻雜區域
300‧‧‧儲存元件
302、304‧‧‧浮動閘極
402、406、412、416、422、424、426‧‧‧n型摻雜區域
428、442、446‧‧‧n型摻雜區域
404、414‧‧‧閘極
410、420、430、450‧‧‧導線
432、452、454、456‧‧‧p型摻雜區域
500、600‧‧‧儲存元件
501、502、503、601、602、603‧‧‧浮動閘極
504、514、604、614‧‧‧閘極
510、520、530、540、610、620、630、640‧‧‧導線
第1圖為本發明儲存元件的第一實施例。 第2A圖至第2C圖為本發明第一實施例非揮發性記憶體的記憶胞上視圖、等效電路及其偏壓表。 第3圖為本發明儲存元件的第二實施例。 第4A圖至第4C圖為本發明第二實施例非揮發性記憶體的記憶胞上視圖、等效電路及其偏壓表。 第5A圖至第5B圖為本發明第三實施例非揮發性記憶體的記憶胞上視圖與等效電路。 第6A圖至第6B圖為本發明第四實施例非揮發性記憶體的記憶胞上視圖與等效電路。

Claims (14)

  1. 一種非揮發性記憶體，具有一記憶胞，該記憶胞具有一儲存元件，該儲存元件包括p×q個浮動閘電晶體， 其中，每一列的q個浮動閘電晶體串接於該儲存元件的一第一端與一第二端之間；以及 其中，每一列的第x個浮動閘電晶體共用一第x浮動閘極，x為整數，x大於等於1，且x小於等於q。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該儲存元件包括： 一第一浮動閘電晶體，具有一第一浮動閘極、一第一源汲端與一第二源汲端； 一第二浮動閘電晶體，具有該第一浮動閘極、一第三源汲端與一第四源汲端； 一第三浮動閘電晶體，具有一第二浮動閘極、一第五源汲端與一第六源汲端； 一第四浮動閘電晶體，具有該第二浮動閘極、一第七源汲端與一第八源汲端； 其中，該第一源汲端與該第三源汲端連接於該儲存元件的該第一端；該第二源汲端連接至該第五源汲端；該第四源汲端連接至該第七源汲端；以及該第六源汲端與該第八源汲端連接於該儲存元件的該第二端。
  3. 如申請專利範圍第2項所述之非揮發性記憶體，其中，該第一浮動閘電晶體具有一第一通道長度，該第二浮動閘電晶體具有一第二通道長度，該第三浮動閘電晶體具有一第三通道長度，該第四浮動閘電晶體具有一第四通道長度，該第一通道長度大於該第三通道長度，且該第四通道長度大於該第二通道長度。
  4. 如申請專利範圍第2項所述之非揮發性記憶體，其中，該記憶胞包括： 一控制電晶體，具有一第一閘極連接至一字元線，一第九源汲端連接至一位元線，一第十汲端連接至該儲存元件的該第二端。
  5. 如申請專利範圍第2項所述之非揮發性記憶體，其中，該記憶胞包括： 一選擇電晶體，具有一第二閘極連接至一選擇線，一第十一源汲端連接至一源極線，一第十二汲端連接至該儲存元件的該第一端。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該記憶胞包括：q個電容器；其中，第x電容器連接於第x浮動閘極與一控制線之間。
  7. 如申請專利範圍第1項所述之非揮發性記憶體，其中，該記憶胞包括：q個電容器；其中，第x電容器連接於第x浮動閘極與一抹除線之間。
  8. 一種非揮發性記憶體，具有一記憶胞，該記憶胞具有一儲存元件，該儲存元件包括p×q個浮動閘電晶體， 其中，第y列的q個浮動閘電晶體串接於該儲存元件的一第(2y-1)端與一第(2y)端之間，y為整數，y大於等於1，且y小於等於p；以及 其中，每一列的第x個浮動閘電晶體共用一第x浮動閘極，x為整數，x大於等於1，且x小於等於q。
  9. 如申請專利範圍第8項所述之非揮發性記憶體，其中，該儲存元件包括： 一第一浮動閘電晶體，具有一第一浮動閘極、一第一源汲端與一第二源汲端； 一第二浮動閘電晶體，具有該第一浮動閘極、一第三源汲端與一第四源汲端； 一第三浮動閘電晶體，具有一第二浮動閘極、一第五源汲端與一第六源汲端； 一第四浮動閘電晶體，具有該第二浮動閘極、一第七源汲端與一第八源汲端； 其中，該第一源汲端連接於該儲存元件的一第一端；該第三源汲端連接於該儲存元件的一第二端；該第二源汲端連接至該第五源汲端；該第四源汲端連接至該第七源汲端；該第六源汲端連接於該儲存元件的一第三端；以及該第八源汲端連接於該儲存元件的一第四端。
  10. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該第一浮動閘電晶體具有一第一通道長度，該第二浮動閘電晶體具有一第二通道長度，該第三浮動閘電晶體具有一第三通道長度，該第四浮動閘電晶體具有一第四通道長度，該第一通道長度大於該第三通道長度，且該第四通道長度大於該第二通道長度。
  11. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該記憶胞包括： 一第一控制電晶體，具有一第一閘極連接至一字元線，一第九源汲端連接至一位元線，一第十汲端連接至該儲存元件的該第三端；以及 一第二控制電晶體，具有一第二閘極連接至該字元線，一第十一源汲端連接至該位元線，一第十二汲端連接至該儲存元件的該第四端。
  12. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該記憶胞包括： 一第一選擇電晶體，具有一第三閘極連接至一選擇線，一第十三源汲端連接至一源極線，一第十四汲端連接至該儲存元件的該第一端；以及 一第二選擇電晶體，具有一第四閘極連接至該選擇線，一第十五源汲端連接至該源極線，一第十六汲端連接至該儲存元件的該第二端。
  13. 如申請專利範圍第8項所述之非揮發性記憶體，其中，該記憶胞包括：q個電容器；其中，第x電容器連接於第x浮動閘極與一控制線之間。
  14. 如申請專利範圍第8項所述之非揮發性記憶體，其中，該記憶胞包括：q個電容器；其中第x電容器連接於第x浮動閘極與一抹除線之間。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
CN113948141B (zh) * 2020-07-16 2024-03-29 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
CN113948142B (zh) 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11735266B2 (en) * 2021-08-13 2023-08-22 Ememory Technology Inc. Antifuse-type one time programming memory cell and cell array structure with same
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154786A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 不揮発性半導体メモリ
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
JP2726503B2 (ja) * 1989-08-09 1998-03-11 川崎製鉄株式会社 集積回路
JP3693504B2 (ja) * 1998-07-31 2005-09-07 富士通株式会社 メモリデバイス
US6636442B2 (en) * 2002-01-29 2003-10-21 Lattice Semiconductor Corporation Non-volatile memory element having a cascoded transistor scheme to reduce oxide field stress
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6963503B1 (en) * 2003-07-11 2005-11-08 Altera Corporation. EEPROM with improved circuit performance and reduced cell size
US7016219B1 (en) * 2003-12-16 2006-03-21 Xilinx, Inc. Single transistor non-volatile memory system, design, and operation
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US20080107275A1 (en) * 2006-11-08 2008-05-08 Mehdi Asnaashari Method and system for encryption of information stored in an external nonvolatile memory
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
FR2929751A1 (fr) 2008-04-08 2009-10-09 St Microelectronics Sa Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
US8363475B2 (en) * 2010-03-30 2013-01-29 Ememory Technology Inc. Non-volatile memory unit cell with improved sensing margin and reliability
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8933500B2 (en) * 2010-09-15 2015-01-13 Aplus Flash Technology, Inc. EEPROM-based, data-oriented combo NVM design
US9153327B2 (en) * 2011-08-01 2015-10-06 Ememory Technology Inc. Flash memory apparatus with voltage boost circuit
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
KR20130120858A (ko) * 2012-04-26 2013-11-05 한국전자통신연구원 전달게이트가 삽입된 이이피롬 셀
US8947938B2 (en) * 2012-09-21 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Two-transistor non-volatile memory cell and related program and read methods
KR101982141B1 (ko) * 2013-01-04 2019-05-27 한국전자통신연구원 이이피롬 셀 및 이이피롬 장치
US9087587B2 (en) * 2013-03-15 2015-07-21 GlobalFoundries, Inc. Integrated circuits and methods for operating integrated circuits with non-volatile memory
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US10216965B2 (en) 2014-01-08 2019-02-26 Stc.Unm Systems and methods for generating physically unclonable functions from non-volatile memory cells
US9336849B2 (en) * 2014-10-01 2016-05-10 Everspin Technologies, Inc. Memory device with shared read/write circuitry
WO2016094195A2 (en) * 2014-12-08 2016-06-16 Cryptography Research, Inc. Multiplicative masking for cryptographic operations
US9524785B2 (en) * 2015-04-01 2016-12-20 Ememory Technology Inc. Memory unit with voltage passing device
KR102395722B1 (ko) * 2015-09-17 2022-05-10 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
US10032521B2 (en) * 2016-01-08 2018-07-24 Synopsys, Inc. PUF value generation using an anti-fuse memory array
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9767914B1 (en) * 2016-10-10 2017-09-19 Wingyu Leung Durable maintenance of memory cell electric current sense window following program-erase operations to a non-volatile memory
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory

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