CN109671457A - 具有差分存储单元的随机码产生器及相关控制方法 - Google Patents

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Abstract

一种随机码产生器，包括：差分存储单元阵列、电源电路、电压检测器、控制电路与读写电路。电源电路将供应电压提供制节点，差分存储单元阵列包括多个差分存储单元。每个存储单元中包括两个子存储单元。于注册动作时，两个子存储单元基于先天的制造变异，仅其中一个会被编程，另一个则会被抑制编程，并根据差分存储单元的存储状态来产生随机码。

Description

具有差分存储单元的随机码产生器及相关控制方法
技术领域
本发明是一种随机码产生器及相关控制方法，且特别是有关于一种具有差分存储单元的随机码产生器及相关控制方法。
背景技术
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器的存储单元，进而将数据记录在非易失性存储器的存储单元中。
参照图1A与图1B，其所图示为已知的浮动栅极型差分存储单元(floating gatetype differential cell)电路图以及偏压示意图。浮动栅极型差分存储单元10包括：两个子存储单元(sub cell)12、14。其中，子存储单元12、14的结构相同。
浮动栅极型差分存储单元10具有四个端点a1～a4，分别连接至源极控制线(source control line)CLs、字线WL、比特线BL1与比特线BL2。其中，两个选择晶体管ms1、ms2的源极连接至端点a1，两个选择晶体管ms1、ms2的栅极连接至端点a2。浮动栅极晶体管mf1的漏极连接至端点a3，栅极为浮接，源极连接至选择晶体管ms1的漏极。浮动栅极晶体管mf2的漏极连接至端点a4，栅极为浮接，源极连接至选择晶体管ms2的漏极。
于编程动作(PGM)时，浮动栅极型差分存储单元10中的两个子存储单元12、14必须被编程为不同的状态。如图1B所示，当选择电压Vse1(例如，接地电压(0V))提供至字线WL与比特线BL1、且编程电压Vpp提供至源极控制线CLs与比特线BL2时，选择晶体管ms1、ms2开启(turn on)。此时，子存储单元12产生编程电流且子存储单元14未产生编程电流。因此，浮动栅极晶体管mf1的浮动栅极注入热载流子(hot carrier)，使得子存储单元12被编程为开启状态(on state)；浮动栅极晶体管mf2的浮动栅极没有注入热载流子，使得子存储单元14被编程为断开状态(off state)。此外，当子存储单元12为开启状态(on state)且子存储单元14为断开状态(off state)时，定义浮动栅极型差分存储单元10被编程为第一存储状态(first storage state)。
当然，浮动栅极型差分存储单元10也可以利用其他的偏压方式来编程为第一存储状态。举例来说，将编程电压Vpp提供至源极控制线CLs，将接地电压(0V)提供至字线WL与比特线BL1，并将比特线BL2浮接(floating)时，浮动栅极型差分存储单元10也可被编程为第一存储状态。
此外，当选择电压Vse1提供至字线WL与比特线BL2、且编程电压Vpp提供至源极控制线CLs与比特线BL1时，选择晶体管ms1、ms2开启(turn on)。此时，子存储单元14产生编程电流且子存储单元12未产生编程电流。因此，浮动栅极晶体管mf2的浮动栅极注入热载流子(hot carrier)，使得子存储单元14被编程为开启状态(on state)；浮动栅极晶体管mf1的浮动栅极没有注入热载流子，使得子存储单元12被编程为断开状态(off state)。此外，当子存储单元12为断开状态(off state)且子存储单元14为开启状态(on state)时，定义浮动栅极型差分存储单元10被编程为第二存储状态(second storage state)。
当然，浮动栅极型差分存储单元10也可以利用其他的偏压方式来编程为第二存储状态。举例来说，将编程电压Vpp提供至源极控制线CLs，将接地电压(0V)提供至字线WL与比特线BL2，并将比特线BL1浮接(floating)时，浮动栅极型差分存储单元10也可被编程为第二存储状态。
另外，于进行读取动作(READ)时，选择电压Vse1提供至字线WL、比特线BL1与比特线BL2，且读取电压(read voltage)Vr提供至源极控制线CLs。假设浮动栅极型差分存储单元10为第一存储状态时，则子存储单元12会输出较大的读取电流(read current)至比特线BL1，而则子存储单元14会输出几乎为零的读取电流至比特线BL2。
反之，如果浮动栅极型差分存储单元10为第二存储状态时，则子存储单元12会输出几乎为零的读取电流至比特线BL1，而子存储单元14会输出较大的读取电流至比特线BL2。
换言之，于读取动作时，可以比较比特线BL1与比特线BL2上的读取电流大小，来判断浮动栅极型差分存储单元10的存储状态。
另外，图1A中的每一个子存储单元12、14都是由二个晶体管所构成。当然，子存储单元也由更多个晶体管来构成。举例来说，在选择晶体管与浮动栅极晶体管之间连接一个跟随晶体管(following transistor)，跟随晶体管的栅极连接至跟随栅线(followinggate line)，源极连接至选择晶体管漏极，漏极连接至浮动栅极晶体管的源极。
此外，除了利用p型晶体管构成子存储单元12、14之外，也可以利用n型晶体管来构成子存储单元，并组合成浮动栅极型差分存储单元。
参照图2A与图2B，其所图示为已知的反熔丝型差分存储单元(antifuse typedifferential cell)电路图以及偏压示意图。反熔丝型差分存储单元20包括：两个子存储单元(sub cell)22、24。其中，子存储单元22、24的结构相同。
反熔丝型差分存储单元20具有四个端点b1～b4，分别连接至反熔丝控制线(antifuse control line)CLaf、字线WL、比特线BL1与比特线BL2。其中，选择晶体管Ms1的源极连接至端点b3，栅极连接至端点b2。选择晶体管Ms2的源极连接至端点b4，栅极连接至端点b2。反熔丝晶体管Ma1的漏极为浮接，源极连接至选择晶体管Ms1的漏极，栅极连接至端点b1。反熔丝晶体管Ma2的漏极为浮接，源极连接至选择晶体管Ms2的漏极，栅极连接至端点b1。
相同地，于编程动作(PGM)时，反熔丝型差分存储单元20中的两个子存储单元22、24必须被编程为不同的状态。如图2B所示，当选择电压Vse1(例如，3.3V)提供至字线WL、编程电压Vpp提供至反熔丝控制线CLaf与比特线BL2、且接地电压(0V)提供至比特线BL1时，选择晶体管Ms1、Ms2开启(turn on)。此时，子存储单元22产生编程电流，造成反熔丝晶体管Ma1的栅极氧化层破裂(rupture)，子存储单元22被编程为具有低电阻值的开启状态(onstate)。另外，且子存储单元24未产生编程电流，使得反熔丝晶体管Ma2的栅极氧化层不会破裂，子存储单元24被编程为具有高电阻值的断开状态(off state)。此外，当子存储单元22为开启状态(on state)且子存储单元24为断开状态(off state)时，定义反熔丝型差分存储单元20被编程为第一存储状态(first storage state)。
当然，反熔丝型差分存储单元20也可以利用其他的偏压方式来编程为第一存储状态。举例来说，将编程电压Vpp提供至反熔丝控制线CLaf，将选择电压Vse1提供至字线WL，将接地电压提供至比特线BL1，并将比特线BL2浮接(floating)时，反熔丝型差分存储单元20也可被编程为第一存储状态。
当选择电压Vse1提供至字线WL、编程电压Vpp提供至反熔丝控制线CLaf与比特线BL1、且接地电压(0V)提供至比特线BL2时，选择晶体管Ms1、Ms2开启(turn on)。此时，子存储单元24产生编程电流，造成反熔丝晶体管Ma2的栅极氧化层破裂(rupture)，子存储单元24被编程为具有低电阻值的开启状态(on state)。另外，且子存储单元22未产生编程电流，使得反熔丝晶体管Ma1的栅极氧化层不会破裂，子存储单元22被编程为具有高电阻值的断开状态(off state)。此外，当子存储单元24为开启状态(on state)且子存储单元22为断开状态(off state)时，定义反熔丝型差分存储单元20被编程为第二存储状态(secondstorage state)。
当然，反熔丝型差分存储单元20也可以利用其他的偏压方式来编程为第二存储状态。举例来说，将编程电压Vpp提供至反熔丝控制线CLaf，将选择电压Vse1提供至字线WL，将接地电压提供至比特线BL2，并将比特线BL1浮接(floating)时，反熔丝型差分存储单元20也可被编程为第二存储状态。
另外，于进行读取动作(READ)时，选择电压Vse1提供至字线WL、接地电压(0V)提供至比特线BL1与比特线BL2，且读取电压(read voltage)Vr提供至反熔丝控制线CLaf。假设反熔丝型差分存储单元20为第一存储状态时，则子存储单元22会输出较大的读取电流(read current)至比特线BL1，而则子存储单元24会输出几乎为零的读取电流至比特线BL2。
反之，如果反熔丝型差分存储单元20为第二存储状态时，则子存储单元22会输出几乎为零的读取电流至比特线BL1，而子存储单元24会输出较大的读取电流至比特线BL2。
换言之，于读取动作时，可以比较比特线BL1与比特线BL2上的读取电流大小，来判断反熔丝型差分存储单元20的存储状态。
另外，图2A中的每一个子存储单元22、24都是由两个晶体管所构成。当然，子存储单元也由更多个晶体管来构成。举例来说，在选择晶体管与反熔丝晶体管之间连接一个跟随晶体管(following transistor)，跟随晶体管的栅极连接至跟随栅线(following gateline)，源极连接至选择晶体管漏极，漏极连接至反熔丝晶体管的源极。
此外，除了利用n型晶体管构成子存储单元22、24之外，也可以利用p型晶体管来构成子存储单元，并组合成反熔丝型差分存储单元。
请参照图3A与图3B，其所图示为已知的可产生随机码(random code)的反熔丝型差分存储单元与偏压示意图，其公开于美国专利号US 9,613,714。
如图3A所示，反熔丝型差分存储单元c1包括两个子存储单元32、34与隔离晶体管O。此外，子存储单元32中包括选择晶体管S1与反熔丝晶体管A1，子存储单元34中包括选择晶体管S2与反熔丝晶体管A2。
在反熔丝型差分存储单元c1中，选择晶体管S1、反熔丝晶体管A1、隔离晶体管O、反熔丝晶体管A2、选择晶体管S2串接于比特线BL1与比特线BL2之间。另外，选择晶体管S1的栅极端连接至字线WL；反熔丝晶体管A1的栅极端连接至反熔丝控制线AF1；隔离晶体管O的栅极端连接至隔离控制线IG；反熔丝晶体管A2的栅极端连接至反熔丝控制线AF2；选择晶体管S2的栅极端连接至字线WL。
如图3B所示，于编程动作(PGM)时，提供接地电压(0V)至比特线BL1与比特线BL2，提供选择电压Vdd至字线WL，提供编程电压Vpp至反熔丝控制线AF1、AF2，提供开启电压Von至隔离控制线IG。
于进行编程动作时，选择晶体管S1、S2与隔离晶体管O均开启。而反熔丝晶体管A1以及反熔丝晶体管A2其中之一会改变其状态。举例来说，子存储单元32的反熔丝晶体管A1改变为低电阻值的开启状态(on state)，而子存储单元34的反熔丝晶体管A2维持在高电阻值的断开状态(offstate)。或者，子存储单元34的反熔丝晶体管A2改变为低电阻值的开启状态(on state)，而子存储单元32的反熔丝晶体管A1维持在高电阻值的断开状态(offstate)。
于进行读取动作(READ)时，提供接地电压(0V)至比特线BL1与比特线BL2，提供选择电压Vdd至字线WL，提供读取电压Vr至反熔丝控制线AF1、AF2，提供关闭电压Voff至隔离控制线IG。
于进行读取动作时，选择晶体管S1、S2开启，隔离晶体管O关闭。而反熔丝晶体管A1、A2分别产生读取电流至比特线BL1与比特线BL2。一般来说，具低电阻值(开启状态)的子存储单元所产生的读取电流会远大于具高电阻值(断开状态)的子存储单元所产生的读取电流。举例来说，具低电阻值(开启状态)的子存储单元所产生的读取电流约为10μA，具高电阻值(断开状态)的子存储单元所产生的读取电流约为0.1μA。
换言之，于进行读取动作时，后续的感测电路(sensing circuit)(未图示)会判断反熔丝晶体管A1、A2的二个读取电流的大小来决定反熔丝型差分存储单元c1的存储状态。举例来说，子存储单元32产生较大的读取电流，子存储单元34产生较小的读取电流。此时，可判断反熔丝型差分存储单元c1为第一存储状态。反之，子存储单元32产生较小的读取电流，子存储单元34产生较大的读取电流。此时，可判断反熔丝型差分存储单元c1为第二存储状态。
由于反熔丝晶体管A1、A2的制造变异，于编程动作时，并无法预测哪个反熔丝晶体管A1、A2会改变其状态。因此，编程后的反熔丝型差分存储单元c1，其存储状态即可作为随机码(random code)的一个比特(bit)。
另外，多个反熔丝型差分存储单元可组成差分型存储单元阵列(differentialcell array)。而对差分型存储单元阵列进行编程动作后，根据多个反熔丝型差分存储单元的存储状态即可成为随机码。举例来说，8个编程后的反熔丝型差分存储单元，其8个存储状态即可成为一个比特组(byte)的随机码。
美国专利号US 9,613,714中公开更多不同结构的反熔丝型差分存储单元(antifuse type differential cell)。这些反熔丝型差分存储单元均利用两个反熔丝晶体管的制造变异来产生随机码(random code)的一个比特(bit)。
于进行编程动作(PGM)时，编程电压Vpp会同时提供至反熔丝控制线AF1、AF2。在理想状况下时，仅会造成一个反熔丝晶体管的栅极氧化层破裂而改变其状态，而另一个反熔丝晶体管的栅极氧化层不会破裂而不会改变其状态。
然而，由于编程电压Vpp持续提供至反熔丝控制线AF1、AF2。在少数状况下，会有两个反熔丝晶体管的栅极氧化层均破裂的情形发生。因此，于读取动作(READ)时，反熔丝型差分存储单元中的二个反熔丝晶体管所产生的读取电流都很大，使得后续的处理电路(未图示)无法正确的判断反熔丝型差分存储单元的存储状态，因此无法正确地产生随机码。
发明内容
本发明是有关于一种随机码产生器，包括：电源电路，提供供应电压至节点；差分存储单元阵列，包括多个差分存储单元，每个差分存储单元包括两个子存储单元；其中，该差分存储单元阵列还包括第一端经由控制线连接至该节点、第二端点连接至字线、第三端点连接至第一比特线以及第四端点连接至第二比特线；电压检测器，连接至该节点，以检测该节点的节点电压；读写电路，连接至该第一比特线与该第二比特线；以及控制电路，连接至该字线、该电源电路、该电压检测器与该读写电路；其中，于注册动作时，该电源电路将该供应电压提供至该控制线，该读写电路提供接地电压至该第一比特线与该第二比特线，该控制电路提供选择电压至该字线，用以注册该差分存储单元阵列中的选定存储单元，使得该两个子存储单元中的一个被编程为开启状态，且该两个子存储单元中的另一个被抑制编程为断开状态；以及其中，该读写电路判断该选定存储单元的存储状态，并作为随机码的一个比特。
本发明是有关于一种运用上述随机码产生器的控制方法，包括下列步骤：(a)将该电容器充电至供应电压；(b)以该电容器的该供应电压来注册该差分存储单元阵列中的选定存储单元；以及(c)当该节点的该节点电压小于预设电压时，利用该读写电路判定该选定差分存储单元的存储状态，并作为随机码的比特。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
图1A与图1B为已知的浮动栅极型差分存储单元电路图以及偏压示意图。
图2A与图2B为已知的反熔丝型差分存储单元电路图以及偏压示意图。
图3A与图3B为已知的可产生随机码的反熔丝型差分存储单元与偏压示意图。
图4为本发明对差分存储单元进行注册动作与读取动作的偏压示意图。
图5A为本发明第一实施例的具有差分存储单元的随机码产生器。
图5B为运用于随机码产生器的控制方法第一实施例。
图5C为运用于随机码产生器的控制方法第二实施例。
图6A为本发明第二实施例的具有差分存储单元的随机码产生器。
图6B为运用于第二实施例随机码产生器的控制方法。
具体实施方式
由于非易失性存储器在制造的过程会有制造变异(process variation)。因此，图1A与图2A所示的差分存储单元在制造完成后，二个子存储单元的结构一定会有差异。
根据差分存储单元的制造变异，本发明提出随机码产生器。在随机码产生器中设计特定的偏压(bias voltage)来注册(enroll)差分存储单元。当差分存储单元完成注册动作(enrollment)后，两个子存储单元中的一个会被编程(program)，而另一个子存储单元会被抑制编程(program inhibit)。
请参照图4，其所图示为本发明对差分存储单元进行注册动作与读取动作的偏压示意图。图4中注册动作的偏压方式可运用于图1A所示的浮动栅极型差分存储单元以及图2A所示的反熔丝型差分存储单元。此外，读取动作(READ)的偏压方式相同于图1B与图2B，此处不再赘述。
于注册(ENROLL)差分存储单元时，将选择电压Vse1提供至字线WL，将接地电压(0V)提供至比特线BL1及比特线BL2、且将编程电压Vpp提供至控制线CL。其中，控制线CL可为源极控制线CLs或者反熔丝控制线Claf。
由于差分存储单元的制造变异，于注册动作时，并无法预测差分存储单元中哪个子存储单元会改变其状态。因此，注册后的差分存储单元，其存储状态即可作为随机码(random code)的一个比特(bit)。
以图1A的浮动栅极差分存储单元10为例来进行说明。于注册动作(enrollment)时，将选择电压Vse1(例如，接地电压(0V))提供至字线WL，并提供接地电压(0V)至比特线BL1及第元线BL2、且将编程电压Vpp提供至源极控制线CLs。因此，两个子存储单元12、14内的两个浮动栅极晶体管mf1、mf2会同时接收到编程电压Vpp。
由于浮动栅极型差分存储单元10中的两个子存储单元12、14因先天的制造变异，只有其中一个子存储单元会被编程，另一子存储单元则会被抑制编程。举例来说，若注册动作时子存储单元12被编程，而子存储单元14被抑制编程，则浮动栅极晶体管mf1的浮动栅极注入热载流子(hot carrier)，使得子存储单元12为开启状态(on state)；浮动栅极晶体管mf2的浮动栅极没有注入热载流子，使得子存储单元14为断开状态(off state)。此外，当子存储单元12为开启状态(on state)且子存储单元14为断开状态(off state)时，定义浮动栅极型差分存储单元10被注册为第一存储状态(first storage state)。
以图2A的反熔丝型差分存储单元20为例来进行说明。于注册动作(enrollment)时，将选择电压Vse1(例如，3.3V)提供至字线WL、将编程电压Vpp提供至反熔丝控制线CLaf、且将接地电压(0V)提供至比特线BL1与比特线BL2。因此，两个子存储单元22、24内的二个反熔丝晶体管Ma1、Ma2会同时接收到编程电压Vpp。
由于反熔丝型差分存储单元20中的二个子存储单元22、24因先天的制造变异，只有其中一个子存储单元会被编程，另一子存储单元则会被抑制编程。举例来说，若注册动作时子存储单元22被编程且子存储单元24被抑制编程，则反熔丝晶体管Ma1的栅极氧化层破裂(rupture)，子存储单元22为具有低电阻值的开启状态(on state)。另外，反熔丝晶体管Ma2的栅极氧化层不会破裂，子存储单元24为具有高电阻值的断开状态(off state)。此外，当子存储单元22为开启状态(on state)且子存储单元24为断开状态(off state)时，定义反熔丝型差分存储单元20被注册为第一存储状态(first storage state)。
请参照图5A，其所图示为本发明第一实施例的具有差分存储单元的随机码产生器。随机码产生器包括：电源电路(power circuit)403、电压检测器410、控制电路420、差分存储单元阵列430与读写电路(read/write circuit)440。
此外，电源电路403包括：电压源(voltage source)401与充电电路(chargingcircuit)405。充电电路405中包括开关SW与电容器C，开关SW的一端接收电压源401输出的供应电压(supply voltage)Vs，开关SW的另一端连接至节点A；电容器C连接于节点A与接地端之间。此外，开关SW根据开关控制信号SWctr1来运作。
电压检测器410连接至节点A，用以检测节点A的电压，并产生通知信号n至控制电路420。
控制电路420连接至电压检测器410、电源电路403中的充电电路405、差分存储单元阵列430与读写电路440。控制电路410接收通知信号n。此外，控制电路420产生开关控制信号SWctr1以控制开关SW的运作。控制电路420产生选择电压Vse1经由比特线WL传递至差分存储单元阵列430，用以在差分存储单元阵列430中决定选定差分存储单元(selecteddifferential cell)。控制电路420产生感测控制信号SActr1来控制读写电路440的运作。
差分存储单元阵列430的端点z1连接控制线CL，且控制线CL连接至节点A；端点z2连接至字线WL；端点z3连接至比特线BL1；端点z4连接至比特线BL2。其中，差分存储单元阵列430由多个差分存储单元所组成，且每个差分存储单元中包括两个子存储单元。
举例来说，差分存储单元阵列430由多个浮动栅极型差分存储单元所组成，每个浮动栅极型差分存储单元中包括两个子存储单元，其结构类似图1A。此外，差分存储单元阵列430由多个反熔丝型差分存储单元所组成，每个反熔丝型差分存储单元中包括两个子存储单元，其结构类似图2A。当然，本发明并不限定于差分存储单元中子存储单元的结构。
举例来说，在浮动栅极型差分存储单元中，每个子存储单元中可由多个并联的选择晶体管与多个并联的浮动栅极晶体管所构成，且每一子存储单元中的选择晶体管与浮动栅极晶体管的组成数量与态样相同。同理，在反熔丝型差分存储单元中，每个子存储单元中可由多个并联的选择晶体管与多个并联的反熔丝晶体管所构成，且每一子存储单元中的选择晶体管与反熔丝晶体管的组成数量与态样相同。
读写电路440连接至控制电路420、比特线BL1与比特线BL2。当读写电路440接收到感测控制信号SActr1时，读写电路440开始运作，并根据比特线BL1与比特线BL2上的信号来决定选定差分存储单元的存储状态，并作为随机码的一个比特。
根据本发明的实施例，随机码产生器在进行注册动作时，电容器C提供应电压Vs至控制线CL。因此，注册选定差分存储单元时，因先天的制造变异，差分存储单元中的两个子存储单元只有其中一个会被编程，另一个子存储单元则会被抑制编程。此外，不论哪一个子存储单元被编程，编程电流会造成电容器C上的电压会下降，使得另一个子存储单元被抑制编程。如此，将可以确保选定差分存储单元内仅有一个子存储单元被编程。
请参照图5B，其所图示为运用于随机码产生器的控制方法第一实施例。首先，在进行注册动作之前，控制电路420利用开关控制信号SWctr1来闭合(close)开关SW使得电容器C充电至供应电压Vs(步骤S402)。之后，控制电路420利用开关控制信号SWctr1来断开(open)开关SW(步骤S404)。根据本发明的实施例，在步骤S402与步骤S404中，控制电路420短暂地闭合(close)开关SW一段时间，例如闭合1μs～10μs，使得电容器C被充电至供应电压Vs。之后，控制电路420再断开(open)开关SW。其中，供应电压Vs即为编程电压Vpp。
接着，注册(enroll)选定差分存储单元(步骤S406)。基本上，电容器C提供供应电压Vs至控制线CL，且控制电路420提供选择电压Vse1至字线WL，并控制读写电路440提供接地电压(0V)至比特线BL1与比特线BL2之后，选定差分存储单元中的两个子存储单元会同时接收到供应电压Vs，也就是编程电压Vpp。明显地，由于电容器C无法持续地供应稳定的供应电压Vs，当选定差分存储单元内的任一个子存储单元被编程时，编程电流会造成电容器C上的电压下降，并使得另一个子存储单元被抑制编程。
以图1A的浮动栅极型差分存储单元10为例来说明。由于制造变异，于进行注册动作时，将有一个子存储单元先被编程并从电容器C汲取大部分电流，使得另一个子存储单元因电流不足因而被抑制编程。举例来说，若注册动作时子存储单元14较快被编程，则浮动栅极晶体管mf2的浮动栅极注入热载流子(hot carrier)，使得子存储单元14为开启状态(onstate)。另外，浮动栅极晶体管mf1的浮动栅极因电流不足导致抑制编程而没有注入热载流子，使得子存储单元12为断开状态(off state)。此外，当子存储单元14为开启状态(onstate)且子存储单元12为断开状态(off state)时，浮动栅极型差分存储单元10被注册为第二存储状态(second storage state)。
以图2A的浮动栅极型差分存储单元20为例来说明。由于制造变异，于进行注册动作时，将有一个子存储单元先被编程并从电容器C汲取大部分电流，使得另一个子存储单元因电流不足因而被抑制编程。举例来说，若注册动作时子存储单元24先产生编程电流，造成反熔丝晶体管Ma2的栅极氧化层破裂(rupture)，子存储单元24为具有低电阻值的开启状态(on state)。另外，由于子存储单元22较晚产生编程电流并由于抑制作用，使得反熔丝晶体管Ma1的栅极氧化层不会破裂，子存储单元24为具有高电阻值的断开状态(off state)。此外，当子存储单元24为开启状态(on state)且子存储单元22为断开状态(off state)时，定义反熔丝型差分存储单元20被注册为第二存储状态(second storage state)。
另外，于注册动作的过程，利用电压检测器410来检测节点A上的电压Va。当确认节点A上的电压Va小于一预设电压Vx时(步骤S408)，即可利用读写电路440来判断选定差分存储单元的存储状态并作为随机码的一个比特(步骤S410)。当电压检测器410确认节点A上的电压Va已经低于预设电压Vx时，可确认选定差分存储单元中的一个子存储单元已经被编程，另一个子存储单元被抑制编程。此时，电压检测器410发出通知信号n至控制电路420，而控制电路420利用感测控制信号SActr1来操作读写电路440，并根据比特线BL1与比特线BL2上的信号来决定选定差分存储单元的存储状态，并作为随机码的一个比特。
由以上的说明可知，本发明利用充电电路405中的电容器C来提供供应电压Vs。于进行注册动作时，如果选定差分存储单元内的任一个子存储单元被编程时，编程电流会造成电容器C上的电压下降，并使得另一个子存储单元被抑制编程。因此，可以确保两个子存储单元同时被编程的状况不会出现。
然而，在进行注册动作的过程中，差分存储单元阵列430的漏电流(leakagecurrent)可能造成电容器C上的电压下降，但是选定差分存储单元中的两个子存储单元尚未被编程的情况发生。为了解决上述问题，如图5C所示，其为本发明运用于随机码产生器的控制方法第二实施例。
首先，在进行注册动作之前，控制电路420利用开关控制信号SWctr1来闭合(close)开关SW使得电容器C充电至编程电压供应电压Vs(步骤S402)。之后，控制电路420利用开关控制信号SWctr1来断开(open)开关SW(步骤S404)。也就是说，在步骤S402与步骤S404中，控制电路420短暂地闭合开关SW一段时间，例如1μs～10μs，使得电容器C被充电至供应电压Vs。之后，控制电路420再断开开关SW。
接着，注册选定差分存储单元(步骤S406)。基本上，电容器C提供编程电压供应电压Vs至控制线CL，且控制电路420提供选择电压Vse1至字线WL，并控制读写电路440提供接地电压(0V)至比特线BL1与比特线BL2之后，选定差分存储单元中的两个子存储单元会同时接收到供应电压Vs。
此外，电压检测器410判断节点A的电压Va下降斜率是否大于预设下降斜率(步骤S420)。于注册动作的过程，如果漏电流造成电容器C上的电压下降时，则节点A的电压Va下降斜率会很小。此时，需要再将供应电压Vs供应至电容器C上。
换言之，当节点A的电压Va下降斜率未大于预设下降斜率(步骤S420)时，则回到步骤S402，短暂地闭合开关SW并将电容器C再次充电至供应电压Vs。
反之，当节点A的电压Va下降斜率大于预设下降斜率(步骤S420)时，电压检测器410确认是编程电流造成电容器C上的电压下降。接着，电压检测器410继续检测节点A上的电压Va。
接着，当确认节点A上的电压Va小于预设电压Vx时(步骤S408)，利用读写电路440来判断选定差分存储单元的存储状态并作为随机码的一个比特(步骤S410)。
由以上的说明可知，在注册动作的过程，当节点A的电压Va下降斜率小于预设下降斜率时，电压检测器410可以利用通知信号n来要求控制电路420再次闭合开关SW，使得电容器C的电压可以维持在供应电压Vs。当电压检测器410确认节点A的电压Va下降斜率大于预设斜率时，则代表选定差分存储单元内的一个子存储单元已经被编程，而另一个子存储单元被抑制编程。
根据本发明控制方法的第二实施例，供应电压Vs即为编程电压Vpp。然而，本发明并不限定于供应电压Vs为定值。
举例来说，当开关SW第一次闭合时，电压源401提供的供应电压Vs为编程电压Vpp，并使得电容器C充电至编程电压Vpp。于步骤S420判断出节点A的电压Va下降斜率小于预设斜率而再次回到步骤S402时，电压源401提供的供应电压Vs为编程电压Vpp再加上一个增量ΔV。因此，于步骤S402开关SW再次闭合时，电容器C会被充电至编程电压Vpp加上增量ΔV。同理，当再次回到步骤S402时，电压源401提供的供应电压Vs为编程电压Vpp再加上两个增量ΔV，并依此类推。
此外，在上述图5B与图5C的实施例中，控制电路420注册选定存储单元(S406)时，开始计算注册时间。如果注册时间超过预设时间，则控制电路420认定注册动作已完成，并直接执行步骤S410。
请参照图6A，其所图示为本发明第二实施例的具有差分存储单元的随机码产生器。相较于第一实施例的随机码产生器，第二实施例中增加了写入缓冲器(write buffer)510。基本上，第二实施例随机码产生器编程选定存储单元的方式相同于第一实施例，此处不再赘述。
在第二实施例的随机码产生器中，写入缓冲器510连接至控制电路420、读写电路440、比特线BL1与比特线BL2。当读写电路440确认选定差分存储单元的存储状态后会产生数据信号D。而控制电路420利用写入控制信号Wctr1来控制写入缓冲器510，将该数据信号D所指示的存储状态再次编程于相同的选定存储单元，使得选定存储单元具有鲁棒的存储状态(robust storage state）。
举例来说，当读写电路440输出的数据信号D指示第一存储状态时，控制电路420会启动一次编程动作。此时，控制电路420提供选择电压Vse1至字线WL，并且闭合开关SW以提供稳定的供应电压Vs至控制线CL，写入缓冲器510提供接地电压(0V)至比特线BL1，并且提供应电压Vs至比特线BL2(或者浮接比特线BL2)。因此，选定存储单元中连接至比特线BL1上的子存储单元会再次被编程为开启状态(on state)，连接至比特线BL2上的子存储单元会再次被编程为断开状态(off state)。
同理，当读写电路440输出的数据信号D为第二存储状态时，控制电路420会再启动一次编程动作。此时，控制电路420提供选择电压Vse1至字线WL，并且闭合开关SW以提供稳定的供应电压Vs至控制线CL，写入缓冲器510提供接地电压(0V)至比特线BL2，并且提供供应电压Vs至比特线BL1(或者浮接比特线BL1)。因此，选定存储单元中连接至比特线BL1上的子存储单元会再次被编程为断开状态(off state)，连接至比特线BL2上的子存储单元会再次被编程为开启状态(on state)。
当然，为了要让选定存储单元具有鲁棒的存储状态，控制电路420可以控制电压源401，将供应电压Vs提高至编程电压Vpp加上至少一个增量ΔV，再闭合开关SW用以提供稳定的供应电压Vs至控制线CL。
请参照图6B，其所图示为运用于第二实施例随机码产生器的控制方法。此控制方法接续于图5B与图5C的步骤S410之后。也就是说，当读写电路440判断选定差分存储单元的存储状态并作为随机码的一个比特(步骤S410)后，根据读写电路440判断的存储状态，写入缓冲器510将该存储状态编程至该选定差分存储单元(步骤S510)。
由以上的说明可知，本发明提出一种具有差分存储单元的随机码产生器及相关控制方法。将供应电压Vs存储至电容器C。之后，于注册动作时，将电容器C的供应电压Vs供应至差分存储单元阵列，以确保差分存储单元中仅有一个子存储单元被编程。于编程动作后，根据读写电路440所判断的存储状态，写入缓冲器510再次将该存储状态编程于相同的选定存储单元，使得选定存储单元具有鲁棒的存储状态(robust storage state)。
此外，本发明的电源电路403内部的电路也可以适当地修改为限电流电路(limited current circuit)。也就是说，限电流电路可以将传输至节点A的电流约束在设定电流范围。也就是说，限电流电路输出的电流仅能造成一个子存储单元被编程，而另一个子存储单元被抑制编程。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种改动与润饰。因此，本发明的保护范围当视所附权利要求所界定的为准。
【符号说明】
10、20：差分存储单元
12、14、22、24、32、34：子存储单元
401：电压源
403：电源电路
405：充电电路
410：电压检测器
420：控制电路
430：差分存储单元阵列
440：读写电路
510：写入缓冲器

Claims (16)

1.一种随机码产生器，包括：
电源电路，提供供应电压至节点；
差分存储单元阵列，包括多个差分存储单元，每个差分存储单元包括两个子存储单元；其中，该差分存储单元阵列还包括第一端点经由控制线连接至该节点、第二端点连接至字线、第三端点连接至第一比特线以及第四端点连接至第二比特线；
电压检测器，连接至该节点，以检测该节点的节点电压；
读写电路，连接至该第一比特线与该第二比特线；以及
控制电路，连接至该字线、该电源电路、该电压检测器与该读写电路；
其中，于注册动作时，该电源电路将该供应电压提供至该控制线，该读写电路提供接地电压至该第一比特线与该第二比特线，该控制电路提供选择电压至该字线，用以注册该差分存储单元阵列中的选定存储单元，使得该两个子存储单元中的一个被编程为开启状态，且该两个子存储单元中的另一被抑制编程为断开状态；以及
其中，该读写电路判断该选定存储单元的存储状态，并作为随机码的一个比特。
2.如权利要求1所述的随机码产生器，其中该电源电路包括：
电压源，输出该供应电压；
充电电路，包括开关与电容器，其中该开关的一端接收该供应电压，该开关的另一端连接至该节点，该电容器连接于该节点，该节点连接至该控制线；
其中，于该注册动作时，该开关短暂地闭合后被断开，使得该电容器充电至该供应电压并提供至该控制线。
3.如权利要求2所述的随机码产生器，其中当该节点电压的电压下降斜率不大于预设下降斜率时，该开关再次短暂地闭合后断开，使得该电容器再次充电至该供应电压。
4.如权利要求1所述的随机码产生器，其中该电源电路为限电流电路，该限电流电路可以将传输至该节点的电流约束在设定电流范围。
5.如权利要求1所述的随机码产生器，其中该选定存储单元包括：
第一子存储单元，包括至少一个第一选择晶体管与至少一个第一浮动栅极晶体管，其中该至少一个第一选择晶体管的源极连接至该第一端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一浮动栅极晶体管的源极，该至少一个第一浮动栅极晶体管的漏极连接至该第三端点，该至少一个第一浮动栅极晶体管的栅极是浮接的；以及
第二子存储单元，包括至少一个第二选择晶体管与至少一个第二浮动栅极晶体管，其中该至少一个第二选择晶体管的源极连接至该第一端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二浮动栅极晶体管的源极，该至少一个第二浮动栅极晶体管的漏极连接至该第四端点，该至少一个第二浮动栅极晶体管的栅极是浮接的；
其中，该第一子存储单元中的该至少一个第一选择晶体管与该至少一个第一浮动栅极晶体管与该第二子存储单元中的该至少一个第二选择晶体管与该至少一个第二浮动栅极晶体管的数量相等。
6.如权利要求1所述的随机码产生器，其中该选定存储单元包括：
第一子存储单元，包括至少一个第一选择晶体管与至少一个第一反熔丝晶体管，其中该至少一个第一选择晶体管的源极连接至该第三端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一反熔丝晶体管的源极，该至少一个第一反熔丝晶体管的栅极连接至该第一端点，该至少一个第一反熔丝晶体管的漏极是浮接的；以及
第二子存储单元，包括至少一个第二选择晶体管与至少一个第二反熔丝晶体管，其中该至少一个第二选择晶体管的源极连接至该第四端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二反熔丝晶体管的源极，该至少一个第二反熔丝晶体管的栅极连接至该第一端点，该至少一个第二反熔丝晶体管的漏极是浮接的；
其中，该第一子存储单元中的该至少一个第一选择晶体管与该至少一个第一反熔丝晶体管与该第二子存储单元中的该至少一个第二选择晶体管与该至少一个第二反熔丝晶体管的数量相等。
7.如权利要求1所述的随机码产生器，其中当该节点电压小于预设电压时，该控制电路控制该读写电路判断该选定存储单元的该存储状态。
8.如权利要求1所述的随机码产生器，还包括写入缓冲器连接至该控制电路、该读写电路、该第一比特线与该第二比特线；其中当该读写电路判断该选定存储单元的该存储状态后，该写入缓冲器再次编程该选定存储单元为该存储状态。
9.如权利要求8所述的随机码产生器，其中该写入缓冲器再次编程该选定存储单元时，该电源电路提供稳定的该供应电压至该控制线。
10.一种随机码产生器的控制方法，该随机码产生器包括：差分存储单元阵列，包括多个差分存储单元，每个差分存储单元包括两个子存储单元；其中，该差分存储单元阵列还包括第一端点连接至控制线、第二端点连接至字线、第三端点连接至第一比特线以及第四端点连接至第二比特线；电容器连接至节点，且该节点连接至该控制线；电压检测器，连接至该节点，以检测该节点的节点电压；读写电路，连接至该第一比特线与该第二比特线；以及控制电路，连接至字线、该电压检测器与该读写电路；其中该控制方法包括下列步骤：
(a)将该电容器充电至供应电压；
(b)以该电容器的该供应电压来注册该差分存储单元阵列中的选定存储单元；以及
(c)当该节点的该节点电压小于预设电压时，利用该读写电路判定该选定差分存储单元的存储状态，并作为随机码的比特。
11.如权利要求10所述的控制方法，其中该步骤(c)之前还包括下列步骤：
当该节点电压的电压下降斜率不大于预设下降斜率时，回到步骤(a)；以及
当该节点电压的该电压下降斜率大于该预设下降斜率时，回到步骤(c)。
12.如权利要求10所述的控制方法，其中该步骤(b)还包括下列步骤：
将该电容器的该供应电压提供至该控制线，将接地电压提供至该第一比特线与该第二比特线，将选择电压提供至该字线，使得选定存储单元的该两个子存储单元中的一个被编程为开启状态，且该两个子存储单元中的另一被抑制编程为断开状态。
13.如权利要求10所述的控制方法，其中该随机码产生器包括写入缓冲器连接至该控制电路、该读写电路、该第一比特线与该第二比特线；以及当该读写电路判断该选定存储单元的该存储状态后，该写入缓冲器再次编程该选定存储单元为该存储状态。
14.如权利要求13所述的控制方法，其中该写入缓冲器再次编程该选定存储单元时，提供稳定的该供应电压至该控制线。
15.如权利要求10所述的控制方法，其中该选定存储单元包括：
第一子存储单元，包括至少一个第一选择晶体管与至少一个第一浮动栅极晶体管，其中该至少一个第一选择晶体管的源极连接至该第一端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一浮动栅极晶体管的源极，该至少一个第一浮动栅极晶体管的漏极连接至该第三端点，该至少一个第一浮动栅极晶体管的栅极是浮接的；以及
第二子存储单元，包括至少一个第二选择晶体管与至少一个第二浮动栅极晶体管，其中该至少一个第二选择晶体管的源极连接至该第一端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二浮动栅极晶体管的源极，该至少一个第二浮动栅极晶体管的漏极连接至该第四端点，该至少一个第二浮动栅极晶体管的栅极是浮接的。
16.如权利要求10所述的控制方法，其中该选定存储单元包括：
第一子存储单元，包括至少一个第一选择晶体管与至少一个第一反熔丝晶体管，其中该至少一个第一选择晶体管的源极连接至该第三端点，该至少一个第一选择晶体管的栅极连接至该第二端点，该至少一个第一选择晶体管的漏极连接至该至少一个第一反熔丝晶体管的源极，该至少一个第一反熔丝晶体管的栅极连接至该第一端点，该至少一个第一反熔丝晶体管的漏极是浮接的；以及
第二子存储单元，包括至少一个第二选择晶体管与至少一个第二反熔丝晶体管，其中该至少一个第二选择晶体管的源极连接至该第四端点，该至少一个第二选择晶体管的栅极连接至该第二端点，该至少一个第二选择晶体管的漏极连接至该至少一个第二反熔丝晶体管的源极，该至少一个第二反熔丝晶体管的栅极连接至该第一端点，该至少一个第二反熔丝晶体管的漏极是浮接的。
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US11854605B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. State detection circuit for anti-fuse memory cell, and memory
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US11735266B2 (en) * 2021-08-13 2023-08-22 Ememory Technology Inc. Antifuse-type one time programming memory cell and cell array structure with same
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
US20160247551A1 (en) * 2014-10-01 2016-08-25 Everspin Technologies, Inc. Memory device with shared read/write circuitry
CN107004084A (zh) * 2014-12-08 2017-08-01 密码研究公司 用于加密操作的乘法掩码

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154786A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 不揮発性半導体メモリ
JP2726503B2 (ja) * 1989-08-09 1998-03-11 川崎製鉄株式会社 集積回路
JP3693504B2 (ja) * 1998-07-31 2005-09-07 富士通株式会社 メモリデバイス
US6636442B2 (en) * 2002-01-29 2003-10-21 Lattice Semiconductor Corporation Non-volatile memory element having a cascoded transistor scheme to reduce oxide field stress
US7064978B2 (en) * 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6963503B1 (en) * 2003-07-11 2005-11-08 Altera Corporation. EEPROM with improved circuit performance and reduced cell size
US7016219B1 (en) * 2003-12-16 2006-03-21 Xilinx, Inc. Single transistor non-volatile memory system, design, and operation
US7209392B2 (en) * 2004-07-20 2007-04-24 Ememory Technology Inc. Single poly non-volatile memory
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US20080107275A1 (en) * 2006-11-08 2008-05-08 Mehdi Asnaashari Method and system for encryption of information stored in an external nonvolatile memory
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7968926B2 (en) 2007-12-19 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Logic non-volatile memory cell with improved data retention ability
FR2929751A1 (fr) 2008-04-08 2009-10-09 St Microelectronics Sa Procede de programmation d'un dispositif de memoire du type programmable une fois et circuit integre incorporant un tel dispositif de memoire
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
US8363475B2 (en) * 2010-03-30 2013-01-29 Ememory Technology Inc. Non-volatile memory unit cell with improved sensing margin and reliability
US9042174B2 (en) * 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8933500B2 (en) * 2010-09-15 2015-01-13 Aplus Flash Technology, Inc. EEPROM-based, data-oriented combo NVM design
US9153327B2 (en) * 2011-08-01 2015-10-06 Ememory Technology Inc. Flash memory apparatus with voltage boost circuit
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
KR20130120858A (ko) * 2012-04-26 2013-11-05 한국전자통신연구원 전달게이트가 삽입된 이이피롬 셀
US8947938B2 (en) * 2012-09-21 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Two-transistor non-volatile memory cell and related program and read methods
KR101982141B1 (ko) * 2013-01-04 2019-05-27 한국전자통신연구원 이이피롬 셀 및 이이피롬 장치
US9087587B2 (en) * 2013-03-15 2015-07-21 GlobalFoundries, Inc. Integrated circuits and methods for operating integrated circuits with non-volatile memory
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US10216965B2 (en) 2014-01-08 2019-02-26 Stc.Unm Systems and methods for generating physically unclonable functions from non-volatile memory cells
US9524785B2 (en) * 2015-04-01 2016-12-20 Ememory Technology Inc. Memory unit with voltage passing device
KR102395722B1 (ko) * 2015-09-17 2022-05-10 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
US10032521B2 (en) * 2016-01-08 2018-07-24 Synopsys, Inc. PUF value generation using an anti-fuse memory array
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US9767914B1 (en) * 2016-10-10 2017-09-19 Wingyu Leung Durable maintenance of memory cell electric current sense window following program-erase operations to a non-volatile memory
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
US20160247551A1 (en) * 2014-10-01 2016-08-25 Everspin Technologies, Inc. Memory device with shared read/write circuitry
CN107004084A (zh) * 2014-12-08 2017-08-01 密码研究公司 用于加密操作的乘法掩码

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113948141A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
WO2022012269A1 (zh) * 2020-07-16 2022-01-20 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11854605B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. State detection circuit for anti-fuse memory cell, and memory
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
CN113948141B (zh) * 2020-07-16 2024-03-29 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器

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