CN105448331A

CN105448331A - 电阻式随机存取存储器电路以及读取方法

Info

Publication number: CN105448331A
Application number: CN201410417916.7A
Authority: CN
Inventors: 柳德铉
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2014-08-22
Filing date: 2014-08-22
Publication date: 2016-03-30
Anticipated expiration: 2034-08-22
Also published as: CN105448331B

Abstract

本发明提供一种电阻式随机存取存储器电路以及读取方法，该电路包括字线、位线、源极线、存储器单元以及感测模组。存储器单元的每一个包括电阻以及晶体管。电阻于高阻抗以及低阻抗的两者间切换且耦接至位线之一。晶体管由字线之一所控制，且耦接于电阻以及源极线之一之间。感测模组包括开关以及感测放大器。开关由输出信号所控制，且耦接至位线之一。感测放大器将由电流流经开关以及电阻所产生的数据电压与参考电压相比而产生输出信号，当数据电压超过参考电压时，开关为不导通，当数据电压小于参考电压时，开关为导通。本发明中所选择的存储器单元因耦接至接地端而开始放电，因此，读取干扰被降低，甚至消除殆尽。

Description

电阻式随机存取存储器电路以及读取方法

技术领域

本发明是有关于电阻式随机存取存储器的电路以及读取方法，特别是有关于降低位线上读取干扰的电压电平的电路以及读取方法。

背景技术

近来，新的非易失性存储器元件，如电阻式随机存取存储器(resistancerandomaccessmemory,RRAM)，纷纷被提出。电阻式随机存取存储器的一单元包括具有两个电极的电压存储元件以及介于两个电极间的可变电阻性材料层。可变电阻材料层，也就是数据存储材料层，可根据施加电性信号(电压或电流)于电极之间而使电阻性材料层形成的丝状物(filament)、导电路径或低电阻路径，而于电阻值上具有可逆变化。

然而，目前电阻性随机存取存储器具有读取干扰(readdisturbance)的顾虑。若位线电压电平在读取操作时高于一特定电压(如0.3V，根据制造工艺不同而有所差异)电阻式随机存取存储器的存储单元的电阻值会有所改变，且使得读取操作失败。为了降低读取干扰(readdisturbance)，我们需要尽可能将位线电压电平保持在越低越好的状态，然而，若位线电压电平过低时，读取存取时间(readaccesstime)将会被拉长。

发明内容

本发明的目的在于提供一种电阻式随机存取存储器电路，以解决当位线电压电平过高时会产生读取干扰的技术问题。

本发明的电阻式随机存取存储器电路，包括一字线阵列、一位线阵列、一源极线阵列、多个存储器单元以及一感测模组。所述字线阵列具有相互平行的多个字线，所述位线阵列具有相互平行的多个位线，所述源极线阵列具有相互平行的多个源极线。所述存储器单元的每一个包括一第一电阻以及一第一晶体管。所述第一电阻于一高阻抗以及一低阻抗的两者间切换，包括一第一节点以及一第二节点，其中所述第一节点耦接至所述位线之一。所述第一晶体管由所述字线之一所控制，且耦接于所述第二节点以及所述源极线之一。

所述感测模组包括一第一拉升装置、一第一开关以及一第一感测放大器。所述第一拉升装置产生一第一电流。所述第一开关由一第一输出信号所控制，且耦接于所述第一拉升装置以及所述位线之一之间，其中一数据电压由所述第一电流流经所述第一开关以及所述第一电阻而至所述源极线之一所产生。所述第一感测放大器比较所述数据电压以及一参考电压而产生所述第一输出信号，其中当所述数据电压超过所述参考电压时，所述第一开关为不导通，当所述数据电压小于所述参考电压时，所述第一开关为导通。

本发明还提出一种电阻式随机存取存储器读取方法，步骤包括：将一存储器单元耦接至一字线、一源极线以及一位线，其中所述存储器单元包括一第一电阻以及一第一晶体管，其中所述第一电阻于一高阻抗以及一低阻抗的两者间切换且耦接至所述位线，其中所述第一晶体管由所述字线所控制且耦接于所述第一电阻以及所述源极线之间；利用所述字线，选择所述存储器单元；产生一第一电流，其中所述第一电流流经一第一开关以及所述存储器单元至所述源极线，而产生一数据电压；产生一参考电压；比较所述数据电压以及所述参考电压而产生所述第一输出信号；当所述数据电压超过所述参考电压时，不导通所述第一开关；以及当所述数据电压小于所述参考电压时，导通所述第一开关。

本发明中所选择的存储器单元的电阻跨压，因感测放大器的输出信号所控制的开关，而被限制在一既定电压电平之下。当开关不导通后，所选择的存储器单元的电阻跨压，会因为所选择的存储器单元耦接至接地端，而开始放电。因此，读取干扰(readdisturbance)被降低，甚至消除殆尽。

附图说明

图1显示根据本发明的一实施例所述的电阻式随机存取存储器电路的示意图；

图2显示根据本发明的一实施例所述的图1的电阻式随机存取存储器电路100的操作示意图；

图3显示根据本发明的一实施例所述的感测放大器的电路图；

图4显示根据本发明的一实施例所述的产生参考电压V_R的示意图；

图5显示根据本发明的另一实施例所述的电阻式随机存取存储器电路的示意图；以及

图6显示根据本发明的另一实施例所述的电阻式随机存取存储器读取方法的流程图。

符号说明：

100、500电阻式随机存取存储器电路；

110、510存储器单元；

111第一电阻；

112第一晶体管；

120、530多工器阵列；

130、550感测模组；

131拉升装置；

132开关；

133、300感测放大器；

401晶体管；

402、552第二拉升装置；

520反相存储器单元；

540反相多工器阵列；

551第一拉升装置；

553第一开关；

554第二开关；

555第一感测放大器；

556第二感测放大器；

WL字线阵列；

WL<0>、WL<1>、......、WL<1023>字线；

SL<0>、SL<1>、......、SL<31>源极线；

BL<0>、BL<1>、......、BL<127>位线；

SL源极线阵列；

BL位线阵列；

BLB反相位线阵列；

OUT1第一输出信号；

OUT2第二输出信号；

DL数据线；

DLB反相数据线；

V_D数据电压；

V_R参考电压；

ATD启始信号；

M1第一N型半导体；

M2第二N型半导体；

M3第一P型半导体；

M4第二P型半导体；

M5第三N型半导体；

M6第四N型半导体；

M7第三P型半导体；

IN输入端点；

REF参考端点；

OUT输出端点；

I1电流源；

V_B偏压电压；

S61～S67步骤流程。

具体实施方式

以下将介绍根据本发明所述的较佳实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。

图1显示根据本发明的一实施例所述的电阻式随机存取存储器电路的示意图。如图1所示，电阻式随机存取存储器(resistancerandomaccessmemory,RRAM)电路100包括字线阵列WL、源极线阵列SL、位线阵列BL、多个存储器单元(包括存储器单元110)、多工器阵列120以及感测模组130。字线阵列WL包括相互平行的多个字线的一阵列，源极线阵列SL包括相互平行的多个源极线的一阵列，位线阵列BL包括相互平行的多个位线的一阵列。根据图1的实施例，其中具有1024条字线、32条源极线、128条位线以及128个多工器，也就是，字线阵列WL包括字线WL<0>、WL<1>、......、WL<1023>，源极线阵列SL包括源极线SL<0>、SL<1>、......、SL<31>，位线阵列BL包括位线BL<0>、BL<1>、......、BL<127>。

在以下的叙述中，我们将以存储器单元110作为一范例，用以说明多个存储器单元。存储器单元110包括第一电阻111以及第一晶体管112。第一电阻111的电阻值在一高阻抗以及一低阻抗两者间来回切换，并耦接至位线BL<0>。根据本发明的一实施例，当第一电阻111为低阻抗时，存储器单元110为一设定单元(setcell)；当第一电阻111为高阻抗时，存储器单元110为一重设单元(resetcell)。第一晶体管112由字线WL<0>所控制，并耦接于第一电阻111以及源极线SL<0>之间。

根据本发明的一实施例，多工器阵列120包括耦接至对应位线的128个多工器Y<0>、Y<1>、......、Y<127>，多工器阵列120选择将位线之一耦接至数据线DL，其中数据线DL耦接至感测模组130。存储于所选的存储器单元的数据，随后由感测模组130通过数据线DL所读取。根据本发明的另一实施例，每一位线由各自的感测模组所读取，所以128条位线需要128个感测模组。然而，若是128条位线仅对应至单一感测模组而非128个感测模组时，晶片面积将会大大降低。

感测模组130包括拉升装置131、开关132以及感测放大器133。拉升装置131用以产生一第一电流。开关132由第一输出信号OUT1所控制，并且开关132耦接于拉升装置131以及数据线DL之间。感测放大器133比较数据电压V_D以及参考电压V_R，而产生第一输出信号OUT1。

当数据电压V_D超过参考电压V_R时，开关132即为不导通，当数据电压V_D低于参考电压V_R时，开关132即为导通。根据本发明的一实施例，开关132为N型晶体管。当第一输出信号OUT1为高逻辑电平时，开关132为导通，当第一输出信号OUT1为低逻辑电平时，开关132为不导通。电阻式随机存取存储器电路100的操作将如下文中所述。

图2显示根据本发明的一实施例所述的图1的电阻式随机存取存储器电路100的操作示意图。在开始感测之前，启始信号ATD产生一脉冲而重置图1的感测放大器133，并且将第一输出信号OUT1拉升至高逻辑电平，字线WL<0>则被拉升而选择第一列的存储器单元，多工器Y<0>亦被致能以选择读取位线BL<0>，拉升装置131则用以产生一电流。因为第一输出信号OUT1被重置至高逻辑电平，因而开关132导通，并且电流流经开关132、第一电阻111以及第一晶体管112而至耦接至接地端的源极线SL<0>，而产生数据电压V_D。在读取操作时，所有源极线皆耦接至接地端。

根据本发明的一实施例，位线电压电平在读取操作时必须小于0.3V，否则读取的存储器单元则会承受弱设定操作(weaksetoperation)。根据本发明的一实施例，若没有开关132的话，若所选的存储器单元为重设单元(resetcell)时，数据电压V_D为0.3V，若所选的存储器单元为设定单元(setcell)时，则数据电压V_D为0.2V。此外，参考电压V_R为0.25V。

当所选的存储器单元110为重设单元(resetcell)时，第一输出信号OUT1在数据电压V_D超过0.25V时，自高逻辑电平转换为低逻辑电平。随后，开关132为不导通且位线BL<0>开始下降。因此，位线无法达到0.3V，否则第一电阻111的阻抗将会因弱设定操作(weaksetoperation)而降低。当所选的第一存储器单元110为设定单元(setcell)时，因为第一电阻111为低阻抗，使得数据电压V_D小于参考电压V_R，所以第一输出信号OUT1维持于高逻辑电平。

图3显示根据本发明的一实施例所述的感测放大器的示意图。根据本发明的一实施例，感测放大器300如图3所示。感测放大器300的差动输入对由第一N型半导体M1以及第二N型半导体M2所组成，电流镜(currentmirror)由第一P型半导体M3以及第二P型半导体M4所组成。如图3所示，当输入端点IN的电压小于参考端点REF的电压时，第一输出信号OUT1为高逻辑电平。反之，则第一输出信号OUT1为低逻辑电平。因此，图1的感测放大器133的输入端点IN耦接至数据电压V_D，而参考端点REF耦接至参考电压V_R。

此外，第三N型半导体M5、第四N型半导体M6以及第三P型半导体M7皆由启始信号ATD所控制，且皆用以重置感测放大器300。当启始信号ATD为高逻辑电平时，第三N型半导体M5为不导通而阻断电流源I1的电流，且第四N型半导体M6以及第三P型半导体M7为导通。输出信号OUT则由第二P型半导体M4以及第三P型半导体M7拉升至高逻辑电平。在启始信号ATD为低逻辑电平后，感测放大器300回到正常操作并比较数据电压V_D以及参考电压V_R。

图4显示根据本发明的一实施例所述的产生参考电压V_R的示意图。第二拉升装置402耦接至晶体管401，其中晶体管401由偏压电压V_B所偏压。根据本发明的一实施例，偏压电压V_B由能隙参考电路(bandgap)所产生，因此参考电压V_R可准确地控制于0.2V以及0.3V之间。

图5显示根据本发明的另一实施例所述的电阻式随机存取存储器电路的示意图。如图5所示，电阻式随机存取记体电路500包括字线阵列WL、源极线阵列SL、位线阵列BL、反相位线阵列BLB、多个存储器单元(包括存储器单元510)、多个反相存储器单元(包括反相存储器单元520)、多工器阵列530、反相多工器阵列540以及感测模组550。字线阵列WL以及源极线阵列SL与图1所示的字线与源极线相同。

如图5所示，存储器单元以及反相存储器单元使用相同的字线阵列WL以及源极线阵列SL。存储器单元510以及反相存储器单元520与图1所示的存储器单元110相同。

根据本发明的一实施例，当存储器单元510被写入而成为具有高阻抗的重设单元(resetcell)，反相存储器单元520则必须被写入而成为具有低阻抗的设定单元(setcell)。根据本发明的另一实施例，当存储器单元510被写入而成为具有低阻抗的设定单元(setcell)时，反相存储器单元520则必须被写入而常为具有高阻抗的重设单元(resetcell)。

存储器单元510可由位线BL<0>所读取，而反相存储器单元520可由反相位线BLB<0>所读取。包括多工器Y<0>、Y<1>、......、Y<127>的多工器阵列530，选择位线BL<0>、BL<1>、......、BL<127>之一而耦接至数据线DL。相同的，对应所选择的位线的反相位线BLB<0>、BLB<1>、......、BLB<127>之一由反相多工器阵列540所选择，而耦接至反相数据线DLB。

感测模组550在互补读取操作时，同时存取两个存储器单元，例如，存储器单元510以及反相存储器单元520。换句话说，图1的参考电压V_R，由对应至所感测的存储器单元的反相存储器单元所产生的。

感测模组550包括第一拉升装置551、第二拉升装置552、第一开关553、第二开关554、第一感测放大器555以及第二感测放大器556。第一拉升装置551产生第一电流，而第二拉升装置552产生第二电流。第一电流流经所选择的存储器单元而产生数据电压V_D，第二电流流经所选择的反相存储器单元而产生参考电压V_R。

根据本发明的一实施例，当所选择的存储器单元或所选择的反相存储器单元为一设定单元(setcell)，数据电压V_D或参考电压V_R为0.2V。根据本发明的另一实施例，当所选择的存储器单元或所选择的反相存储器单元为一重设单元(resetcell)，数据电压V_D或参考电压V_R为0.3V。然而，所选择的存储器单元以及所选择的反相存储器单元必须互为相反的状态，也就是，所选择的存储器单元以及所选择的反相存储器单元之一为一设定单元(setcell)时，则另一个必须为重设单元(resetcell)。

第一开关553以及第二开关554分别用以维持数据电压V_D以及参考电压V_R低于一既定电压。否则，所选择的存储器单元或所选择的反相存储器单元将会遭受到弱设定操作(weaksetoperation)。根据本发明的一实施例，既定电压为0.3V。

在开始感测之前，启始信号ATD重置第一感测放大器555以及第二感测放大器556，并将第一输出信号OUT1以及第二输出信号OUT2拉升至高逻辑电平。第一感测放大器555将数据电压V_D与参考电压V_R相比较后，产生第一输出信号OUT1。当数据电压V_D超过参考电压V_R时，第一开关553因第一输出信号OUT1而不导通；反之，第一开关553则维持导通状态。

根据本发明的一实施例，第一开关553由N型半导体所实现。当数据电压V_D超过参考电压V_R时，第一输出信号OUT1位于低逻辑电平，随后第一开关553因第一输出信号OUT1而不导通。反之，第一输出信号OUT1维持于高逻辑电平，且第一开关553维持导通状态。

第二感测放大器556将参考电压V_R与数据电压V_D相比较，而产生第二输出信号OUT2。当参考电压V_R超过数据电压V_D时，第二开关554因第二输出信号OUT2而不导通。反之，第二开关554则维持导通状态。根据本发明的一实施例，第一感测放大器555以及第二感测放大器556可由图3的感测放大器300所实现。

根据本发明的一实施例，一组数据线DL以及反相数据线DLB对应至一感测模组，而非一组位线BL以及反相位线BLB对应至一感测模组。也就是，128组位线以及反相位线共用一感测模组，因此可节省127个感测模组的晶片面积。

图6显示根据本发明的另一实施例所述的电阻式随机存取存储器读取方法的流程图。为了清楚说明电阻式随机存取存储器读取方法的操作流程，图6的叙述将搭配图1，以期详细说明。存储器单元110耦接至字线WL<0>、源极线SL<0>以及位线BL<0>(步骤S61)。存储器单元110由字线WL<0>所选择(步骤S62)。

拉升装置131产生流过开关132以及存储器单元110而至源极线SL<0>的第一电流，而产生数据电压V_D(步骤S63)。当感测存储器单元110时，所有源极线皆耦接到接地端。随后，产生参考电压V_R(步骤S64)。感测放大器133比较数据电压V_D以及参考电压V_R，而产生第一输出信号OUT1(步骤S65)。当数据电压V_D超过参考电压V_R时，开关132因第一输出信号OUT1而不导通(步骤S66)。当数据电压V_D并未超过参考电压V_R时，开关132则因第一输出信号OUT1而导通(步骤S67)。

本发明提出了一种降低读取干扰的电阻式随机存取存储器电路以及一种电阻式随机存取存储器读取方法。所选择的存储器单元的电阻跨压，会因感测放大器的输出信号所控制的开关，而限制于一既定电压电平之下。当开关不导通后，所选择的存储器单元的电阻跨压，会因为所选择的存储器单元耦接至接地端，而开始放电。因此，读取干扰(readdisturbance)会被降低，甚至消除殆尽。

以上叙述许多实施例的特征，使所属技术领域中的技术人员能够清楚理解本说明书的形态。所属技术领域中的技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其他制造工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中的技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims

1.一种电阻式随机存取存储器电路，其特征在于，包括：

一字线阵列，包括具有相互平行的多个字线；

一位线阵列，包括具有相互平行的多个位线；

一源极线阵列，包括具有相互平行的多个源极线；

多个存储器单元，其中所述存储器单元的每一个包括：

一第一电阻，于一高阻抗以及一低阻抗的两者间切换，包括一第一节点以及一第二节点，其中所述第一节点耦接至所述位线之一；以及

一第一晶体管，由所述字线之一所控制，且耦接于所述第二节点以及所述源极线之一；以及

一感测模组，包括：

一第一拉升装置，产生一第一电流；

一第一开关，由一第一输出信号所控制，且耦接于所述第一拉升装置以及所述位线之一之间，其中一数据电压由所述第一电流流经所述第一开关以及所述第一电阻而至所述源极线之一所产生；以及

一第一感测放大器，比较所述数据电压以及一参考电压而产生所述第一输出信号，其中当所述数据电压超过所述参考电压时，所述第一开关为不导通，当所述数据电压小于所述参考电压时，所述第一开关为导通。

2.如权利要求1所述的电阻式随机存取存储器电路，其特征在于，所述感测模组还包括：

一第二拉升装置，耦接至一参考装置并产生一第二电流，其中所述参考电压由所述第二电流流过所述参考装置而产生。

3.如权利要求2所述的电阻式随机存取存储器电路，其特征在于，所述参考装置为由一能隙参考电路所产生的一固定电压所偏压的一参考晶体管。

4.如权利要求2所述的电阻式随机存取存储器电路，其特征在于，还包括：

多个多工器，耦接至对应的所述位线；以及

一数据线，耦接于所述多工器以及所述第一开关之间，其中所述多工器选择所述位线之一，经由所述数据线而耦接至所述第一开关。

5.如权利要求2所述的电阻式随机存取存储器电路，其特征在于，还包括：

一反相位线阵列，包括具有相互平行的多个反相位线；以及

多个存储器单元，其中所述存储器单元的每一个包括：

一第二电阻，于所述高阻抗以及所述低阻抗的两者间切换，包括一第三节点以及一第四节点，其中所述第三节点耦接至所述反相位线之一，其中所述第二电阻与所述第一电阻具有不同的阻抗；以及

一第二晶体管，由所述字线之一所控制，且耦接于所述第四节点以及所述源极线之一；

其中所述感测模组还包括：

一第二拉升装置，产生一第二电流；

一第二开关，由一第二输出信号所控制，且耦接于所述第二拉升装置以及所述反相位线之一之间，其中所述参考电压由所述第二电流流经所述第二开关以及所述第二电阻而至所述源极线之一所产生；以及

一第二感测放大器，比较所述数据电压以及所述参考电压而产生所述第二输出信号，其中当所述数据电压小于所述参考电压时，所述第二开关为不导通，当所述数据电压超过所述参考电压时，所述第二开关为导通。

6.如权利要求5所述的电阻式随机存取存储器电路，其特征在于，还包括：

多个多工器，耦接至对应的所述位线；

一数据线，耦接于所述多工器以及所述第一开关之间，其中所述多工器选择所述位线之一，经由所述数据线而耦接至所述第一开关；

多个反相多工器，耦接至对应的所述反相位线；以及

一反相数据线，耦接于所述反相多工器以及所述第二开关之间，其中所述反相多工器选择所述反相位线之一，经由所述反相数据线而耦接至所述第二开关。

7.一种电阻式随机存取存储器读取方法，其特征在于，包括：

将一存储器单元耦接至一字线、一源极线以及一位线，其中所述存储器单元包括一第一电阻以及一第一晶体管，其中所述第一电阻于一高阻抗以及一低阻抗的两者间切换且耦接至所述位线，其中所述第一晶体管由所述字线所控制且耦接于所述第一电阻以及所述源极线之间；

利用所述字线，选择所述存储器单元；

产生一第一电流，其中所述第一电流流经一第一开关以及所述存储器单元至所述源极线，而产生一数据电压；

产生一参考电压；

比较所述数据电压以及所述参考电压而产生所述第一输出信号；

当所述数据电压超过所述参考电压时，不导通所述第一开关；以及

当所述数据电压小于所述参考电压时，导通所述第一开关。

8.如权利要求7所述的电阻式随机存取存储器读取方法，其特征在于，所述参考电压由一第二电流流经一参考装置而产生。

9.如权利要求8所述的电阻式随机存取存储器读取方法，其特征在于，所述参考装置为由一能隙参考电路所产生的一固定电压所偏压的一参考晶体管。

10.如权利要求7所述的电阻式随机存取存储器读取方法，其特征在于，还包括：

利用一多工器选择所述位线；以及

耦接所选择的所述位线至一数据线，其中所述数据线耦接至所述第一开关。

11.如权利要求7所述的电阻式随机存取存储器读取方法，其特征在于，还包括：

利用所述字线，选择对应所述存储器单元的一反相存储器单元，其中所述反相存储器单元包括一第二电阻以及一第二晶体管，其中所述第二晶体管于所述高阻抗以及所述低阻抗的两者间切换且耦接至一反相位线，其中所述第二晶体管由所述字线所控制且耦接于所述第二电阻以及所述源极线之间，其中所述第二电阻与所述第一电阻具有不同的阻抗；

产生一第二电流，其中所述第二电流流经一第二开关以及所述反相存储器单元至所述源极线，而产生所述参考电压；

比较所述数据电压以及所述参考电压而产生一第二输出信号；

当所述数据电压小于所述参考电压时，不导通所述第二开关；以及

当所述数据电压超过所述参考电压时，导通所述第二开关。

12.如权利要求11所述的电阻式随机存取存储器读取方法，其特征在于，所述选择对应所述存储器单元的一反相存储器单元的步骤还包括：

利用一多工器，选择所述位线；

将所选择的所述位线耦接至一数据线，其中所述数据线耦接至所述第一开关；

利用一反相多工器，选择所述反相位线；以及

将所选择的所述反相位线耦接至一反相数据线，其中所述反相数据线耦接至所述第二开关。