TW201915714A - 具差動記憶胞之隨機碼產生器及相關控制方法 - Google Patents

具差動記憶胞之隨機碼產生器及相關控制方法 Download PDF

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Abstract

一種隨機碼產生器，包括：一差動記憶胞陣列、一電源電路、一電壓偵測器、一控制電路與一讀寫電路。電源電路將一供應電壓提供製一節點，差動記憶胞陣列包括複數個差動記憶胞。每個記憶胞中包括二個子記憶胞。於註冊動作時，二個子記憶胞基於先天的製造變異，僅其中一者會被編程，另一者則會被抑制編程，並根據差動記憶胞的儲存狀態來產生隨機碼。

Description

具差動記憶胞之隨機碼產生器及相關控制方法
本發明是一種隨機碼產生器及相關控制方法，且特別是有關於一種具差動記憶胞之隨機碼產生器及相關控制方法。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體的記憶胞，進而將資料記錄在非揮發性記憶體的記憶胞中。
參照第1A圖與第1B圖，其所繪示為習知浮動閘型差動記憶胞(floating gate type differential cell)電路圖以及偏壓示意圖。浮動閘型差動記憶胞10包括：二個子記憶胞(sub cell)12、14。其中，子記憶胞12、14的結構相同。
浮動閘型差動記憶胞10具有四個端點a1~a4，分別連接至源極控制線(source control line)CLs、字元線WL、位元線BL1與位元線BL2。其中，二個選擇電晶體ms1、ms2的源極連接至端點a1，二個選擇電晶體ms1、ms2的閘極連接至端點a2。浮動閘電晶體mf1的汲極連接至端點a3，閘極為浮接，源極連接至選擇電晶體ms1的汲極。浮動閘電晶體mf2的汲極連接至端點a4，閘極為浮接，源極連接至選擇電晶體ms2的汲極。
於編程動作(PGM)時，浮動閘型差動記憶胞10中的二個子記憶胞12、14必須被編程為不同的狀態。如第1B圖所示，當選擇電壓Vsel(例如，接地電壓(0V))提供至字元線WL與位元線BL1、且編程電壓Vpp提供至源極控制線CLs與位元線BL2時，選擇電晶體ms1、ms2開啟(turn on)。此時，子記憶胞12產生編程電流且子記憶胞14未產生編程電流。因此，浮動閘電晶體mf1的浮動閘極注入熱載子(hot carrier)，使得子記憶胞12被編程為開啟狀態(on state)；浮動閘電晶體mf2的浮動閘極沒有注入熱載子，使得子記憶胞14被編程為斷開狀態(off state)。再者，當子記憶胞12為開啟狀態(on state)且子記憶胞14為斷開狀態(off state)時，定義浮動閘型差動記憶胞10被編程為第一儲存狀態(first storage state)。
當然，浮動閘型差動記憶胞10也可以利用其他的偏壓方式來編程為第一儲存狀態。舉例來說，將編程電壓Vpp提供至源極控制線CLs，將接地電壓(0V)提供至字元線WL與位元線BL1，並將位元線BL2浮接(floating)時，浮動閘型差動記憶胞10也可被編程為第一儲存狀態。
再者，當選擇電壓Vsel提供至字元線WL與位元線BL2、且編程電壓Vpp提供至源極控制線CLs與位元線BL1時，選擇電晶體ms1、ms2開啟(turn on)。此時，子記憶胞14產生編程電流且子記憶胞12未產生編程電流。因此，浮動閘電晶體mf2的浮動閘極注入熱載子(hot carrier)，使得子記憶胞14被編程為開啟狀態(on state)；浮動閘電晶體mf1的浮動閘極沒有注入熱載子，使得子記憶胞12被編程為斷開狀態(off state)。再者，當子記憶胞12為斷開狀態(off state)且子記憶胞14為開啟狀態(on state)時，定義浮動閘型差動記憶胞10被編程為第二儲存狀態(second storage state)。
當然，浮動閘型差動記憶胞10也可以利用其他的偏壓方式來編程為第二儲存狀態。舉例來說，將編程電壓Vpp提供至源極控制線CLs，將接地電壓(0V)提供至字元線WL與位元線BL2，並將位元線BL1浮接(floating)時，浮動閘型差動記憶胞10也可被編程為第二儲存狀態。
另外，於進行讀取動作(READ)時，選擇電壓Vsel提供至字元線WL、位元線BL1與位元線BL2，且讀取電壓(read voltage)Vr提供至源極控制線CLs。假設浮動閘型差動記憶胞10為第一儲存狀態時，則子記憶胞12會輸出較大的讀取電流(read current)至位元線BL1，而則子記憶胞14會輸出幾乎為零的讀取電流至位元線BL2。
反之，如果浮動閘型差動記憶胞10為第二儲存狀態時，則子記憶胞12會輸出幾乎為零的讀取電流至位元線BL1，而子記憶胞14會輸出較大的讀取電流至位元線BL2。
換言之，於讀取動作時，可以比較位元線BL1與位元線BL2上的讀取電流大小，來判斷浮動閘型差動記憶胞10的儲存狀態。
另外，第1A圖中的每一個子記憶胞12、14皆是由二個電晶體所構成。當然，子記憶胞也由更多個電晶體來構成。舉例來說，於選擇電晶體與浮動閘電晶體之間連接一個跟隨電晶體(following transistor)，跟隨電晶體的閘極連接至跟隨閘線(following gate line)，源極連接至選擇電晶體汲極，汲極連接至浮動閘電晶體的源極。
再者，除了利用p型電晶體構成子記憶胞12、14之外，也可以利用n型電晶體來構成子記憶胞，並組合成浮動閘型差動記憶胞。
參照第2A圖與第2B圖，其所繪示為習知反熔絲型差動記憶胞(antifuse type differential cell)電路圖以及偏壓示意圖。反熔絲型差動記憶胞20包括：二個子記憶胞(sub cell)22、24。其中，子記憶胞22、24的結構相同。
反熔絲型差動記憶胞20具有四個端點b1~b4，分別連接至反熔絲控制線(antifuse control line)CLaf、字元線WL、位元線BL1與位元線BL2。其中，選擇電晶體Ms1的源極連接至端點b3，閘極連接至端點b2。選擇電晶體Ms2的源極連接至端點b4，閘極連接至端點b2。反熔絲電晶體Ma1的汲極為浮接，源極連接至選擇電晶體Ms1的汲極，閘極連接至端點b1。反熔絲電晶體Ma2的汲極為浮接，源極連接至選擇電晶體Ms2的汲極，閘極連接至端點b1。
相同地，於編程動作(PGM)時，反熔絲型差動記憶胞20中的二個子記憶胞22、24必須被編程為不同的狀態。如第2B圖所示，當選擇電壓Vsel(例如，3.3V)提供至字元線WL、編程電壓Vpp提供至反熔絲控制線 CLaf與位元線BL2、且接地電壓(0V)提供至位元線BL1時，選擇電晶體Ms1、Ms2開啟(turn on)。此時，子記憶胞22產生編程電流，造成反熔絲電晶體Ma1的閘極氧化層破裂(rupture)，子記憶胞22被編程為具有低電阻值的開啟狀態(on state)。另外，且子記憶胞24未產生編程電流，使得反熔絲電晶體Ma2的閘極氧化層不會破裂，子記憶胞24被編程為具有高電阻值的斷開狀態(off state)。再者，當子記憶胞22為開啟狀態(on state)且子記憶胞24為斷開狀態(off state)時，定義反熔絲型差動記憶胞20被編程為第一儲存狀態(first storage state)。
當然，反熔絲型差動記憶胞20也可以利用其他的偏壓方式來編程為第一儲存狀態。舉例來說，將編程電壓Vpp提供至反熔絲控制線 CLaf，將選擇電壓Vsel提供至字元線WL，將接地電壓提供至位元線BL1，並將位元線BL2浮接(floating)時，反熔絲型差動記憶胞20也可被編程為第一儲存狀態。
當選擇電壓Vsel提供至字元線WL、編程電壓Vpp提供至反熔絲控制線 CLaf與位元線BL1、且接地電壓(0V)提供至位元線BL2時，選擇電晶體Ms1、Ms2開啟(turn on)。此時，子記憶胞24產生編程電流，造成反熔絲電晶體Ma2的閘極氧化層破裂(rupture)，子記憶胞24被編程為具有低電阻值的開啟狀態(on state)。另外，且子記憶胞22未產生編程電流，使得反熔絲電晶體Ma1的閘極氧化層不會破裂，子記憶胞22被編程為具有高電阻值的斷開狀態(off state)。再者，當子記憶胞24為開啟狀態(on state)且子記憶胞22為斷開狀態(off state)時，定義反熔絲型差動記憶胞20被編程為第二儲存狀態(second storage state)。
當然，反熔絲型差動記憶胞20也可以利用其他的偏壓方式來編程為第二儲存狀態。舉例來說，將編程電壓Vpp提供至反熔絲控制線 CLaf，將選擇電壓Vsel提供至字元線WL，將接地電壓提供至位元線BL2，並將位元線BL1浮接(floating)時，反熔絲型差動記憶胞20也可被編程為第二儲存狀態。
另外，於進行讀取動作(READ)時，選擇電壓Vsel提供至字元線WL、接地電壓(0V)提供至位元線BL1與位元線BL2，且讀取電壓(read voltage)Vr提供至反熔絲控制線CLaf。假設反熔絲型差動記憶胞20為第一儲存狀態時，則子記憶胞22會輸出較大的讀取電流(read current)至位元線BL1，而則子記憶胞24會輸出幾乎為零的讀取電流至位元線BL2。
反之，如果反熔絲型差動記憶胞20為第二儲存狀態時，則子記憶胞22會輸出幾乎為零的讀取電流至位元線BL1，而子記憶胞24會輸出較大的讀取電流至位元線BL2。
換言之，於讀取動作時，可以比較位元線BL1與位元線BL2上的讀取電流大小，來判斷反熔絲型差動記憶胞20的儲存狀態。
另外，第2A圖中的每一個子記憶胞22、24皆是由二個電晶體所構成。當然，子記憶胞也由更多個電晶體來構成。舉例來說，於選擇電晶體與反熔絲電晶體之間連接一個跟隨電晶體(following transistor)，跟隨電晶體的閘極連接至跟隨閘線(following gate line)，源極連接至選擇電晶體汲極，汲極連接至反熔絲電晶體的源極。
再者，除了利用n型電晶體構成子記憶胞22、24之外，也可以利用p型電晶體來構成子記憶胞，並組合成反熔絲型差動記憶胞。
請參照第3A圖與第3B圖，其所繪示為習知可產生隨機碼(random code)的反熔絲型差動記憶胞與偏壓示意圖，其揭露於美國專利號US 9,613,714。
如第3A圖所示，反熔絲型差動記憶胞c1包括二個子記憶胞32、34與一隔離電晶體O。再者，子記憶胞32中包括選擇電晶體S1與反熔絲電晶體A1，子記憶胞34中包括選擇電晶體S2與反熔絲電晶體A2。
在反熔絲型差動記憶胞c1中，選擇電晶體S1、反熔絲電晶體A1、隔離電晶體O、反熔絲電晶體A2、選擇電晶體S2串接於位元線BL1與位元線BL2之間。另外，選擇電晶體S1的閘極端連接至字元線WL；反熔絲電晶體A1的閘極端連接至反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；反熔絲電晶體A2的閘極端連接至反熔絲控制線AF2；選擇電晶體S2的閘極端連接至字元線WL。
如第3B圖所示，於編程動作(PGM)時，提供接地電壓(0V)至位元線BL1與位元線BL2，提供選擇電壓Vdd至字元線WL，提供編程電壓Vpp至反熔絲控制線AF1、AF2，提供開啟電壓Von至隔離控制線IG。
於進行編程動作時，選擇電晶體S1、S2與隔離電晶體O皆開啟。而反熔絲電晶體A1以及反熔絲電晶體A2其中之一會改變其狀態。舉例來說，子記憶胞32的反熔絲電晶體A1改變為低電阻值的開啟狀態(on state)，而子記憶胞34的反熔絲電晶體A2維持在高電阻值的斷開狀態(off state)。或者，子記憶胞34的反熔絲電晶體A2改變為低電阻值的開啟狀態(on state)，而子記憶胞32的反熔絲電晶體A1維持在高電阻值的斷開狀態(off state)。
於進行讀取動作(READ)時，提供接地電壓(0V)至位元線BL1與位元線BL2，提供選擇電壓Vdd至字元線WL，提供讀取電壓Vr至反熔絲控制線AF1、AF2，提供關閉電壓Voff至隔離控制線IG。
於進行讀取動作時，選擇電晶體S1、S2開啟，隔離電晶體O關閉。而反熔絲電晶體A1、A2分別產生讀取電流至位元線BL1與位元線BL2。一般來說，具低電阻值(開啟狀態)的子記憶胞所產生的讀取電流會遠大於具高電阻值(斷開狀態)的子記憶胞所產生的讀取電流。舉例來說，具低電阻值(開啟狀態)的子記憶胞所產生的讀取電流約為10μA，具高電阻值(斷開狀態)的子記憶胞所產生的讀取電流約為0.1μA。
換言之，於進行讀取動作時，後續的感測電路(sensing circuit)(未繪示)會判斷反熔絲電晶體A1、A2的二個讀取電流的大小來決定反熔絲型差動記憶胞c1的儲存狀態。舉例來說，子記憶胞32產生較大的讀取電流，子記憶胞34產生較小的讀取電流。此時，可判斷反熔絲型差動記憶胞c1為第一儲存狀態。反之，子記憶胞32產生較小的讀取電流，子記憶胞34產生較大的讀取電流。此時，可判斷反熔絲型差動記憶胞c1為第二儲存狀態。
由於反熔絲電晶體A1、A2的製造變異，於編程動作時，並無法預測哪個反熔絲電晶體A1、A2會改變其狀態。因此，編程後的反熔絲型差動記憶胞c1，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
另外，多個反熔絲型差動記憶胞可組成一差動型記憶胞陣列(differential cell array)。而對差動型記憶胞陣列進行編程動作後，根據多個反熔絲型差動記憶胞的儲存狀態即可成為一隨機碼。舉例來說，8個編程後的反熔絲型差動記憶胞，其8個儲存狀態即可成為一個位元組(byte)的隨機碼。
美國專利號US 9,613,714中揭露更多不同結構的反熔絲型差動記憶胞(antifuse type differential cell)。這些反熔絲型差動記憶胞皆利用二個反熔絲電晶體的製造變異來產生隨機碼(random code)的一個位元(bit)。
於進行編程動作(PGM)時，編程電壓Vpp會同時提供至反熔絲控制線AF1、AF2。在理想狀況下時，僅會造成一反熔絲電晶體的閘極氧化層破裂而改變其狀態，而另一個反熔絲電晶體的閘極氧化層不會破裂而不會改變其狀態。
然而，由於編程電壓Vpp持續提供至反熔絲控制線AF1、AF2。在少數狀況下，會有二個反熔絲電晶體的閘極氧化層皆破裂的情形發生。因此，於讀取動作(READ)時，反熔絲型差動記憶胞中的二個反熔絲電晶體所產生的讀取電流都很大，使得後續的處理電路(未繪示)無法正確的判斷反熔絲型差動記憶胞的儲存狀態，因此無法正確地產生隨機碼。
本發明係有關於一種隨機碼產生器，包括：一電源電路，提供一供應電壓至一節點；一差動記憶胞陣列，包括複數個差動記憶胞，每個差動記憶胞包括二個子記憶胞；其中，該差動記憶胞陣列更包括一第一端經由一控制線連接至該節點、一第二端點連接至一字元線、一第三端點連接至一第一位元線以及一第四端點連接至一第二位元線；一電壓偵測器，連接至該節點，以偵測該節點的一節點電壓；一讀寫電路，連接至該第一位元線與該第二位元線；以及一控制電路，連接至該字元線、該電源電路、該電壓偵測器與該讀寫電路；其中，於一註冊動作時，該電源電路將該供應電壓提供至該控制線，該讀寫電路提供一接地電壓至該第一位元線與該第二位元線，該控制電路提供一選擇電壓至該字元線，用以註冊該差動記憶胞陣列中的一選定記憶胞，使得該二個子記憶胞其中之一被編程為一開啟狀態，且該二個子記憶胞的另一被抑制編程為一斷開狀態；以及其中，該讀寫電路判斷該選定記憶胞的一儲存狀態，並做為一隨機碼的一個位元。
本發明係有關於一種運用上述隨機碼產生器的控制方法，包括下列步驟：(a)將該電容器充電至一供應電壓；(b)以該電容器的該供應電壓來註冊該差動記憶胞陣列中的一選定記憶胞；以及(c)當該節點的該節點電壓小於一預設電壓時，利用該讀寫電路判定該選定差動記憶胞的一儲存狀態，並做為一隨機碼的一位元。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
由於非揮發性記憶體在製造的過程會有製造變異(process variation)。因此，第1A圖與第2A圖所示的差動記憶胞在製造完成後，二個子記憶胞的結構一定會有差異。
根據差動記憶胞的製造變異，本發明提出隨機碼產生器。在隨機碼產生器中設計特定的偏壓(bias voltage)來註冊(enroll)差動記憶胞。當差動記憶胞完成註冊動作(enrollment)後，二個子記憶胞其中之一會被編程(program)，而另一個子記憶胞會被抑制編程(program inhibit)。
請參照第4圖，其所繪示為本發明對差動記憶胞進行註冊動作與讀取動作之偏壓示意圖。第4圖中註冊動作的偏壓方式可運用於第1A所示之浮動閘型差動記憶胞以及第2A圖所示之反熔絲型差動記憶胞。再者，讀取動作(READ)的偏壓方式相同於第1B圖與第2B圖，此處不再贅述。
於註冊(ENROLL)差動記憶胞時，將選擇電壓Vsel提供至字元線WL，將接地電壓(0V)提供至位元線BL1及位元線BL2、且將編程電壓Vpp提供至控制線CL。其中，控制線CL可為源極控制線 CLs或者反熔絲控制線Claf。
由於差動記憶胞的製造變異，於註冊動作時，並無法預測差動記憶胞中哪個子記憶胞會改變其狀態。因此，註冊後的差動記憶胞，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
以第1A圖的浮動閘極差動記憶胞10為例來進行說明。於註冊動作(enrollment)時，將選擇電壓Vsel(例如，接地電壓(0V))提供至字元線WL，並提供接地電壓(0V)至位元線BL1及第元線BL2、且將編程電壓Vpp提供至源極控制線CLs。因此，二個子記憶胞12、14內的二個浮動閘電晶體mf1、mf2會同時接收到編程電壓Vpp。
由於浮動閘型差動記憶胞10中的二個子記憶胞12、14因先天的製造變異，只有其中一個子記憶胞會被編程，另一子記憶胞則會被抑制編程。舉例來說，若註冊動作時子記憶胞12被編程，而子記憶胞14被抑制編程，則浮動閘電晶體mf1的浮動閘極注入熱載子(hot carrier)，使得子記憶胞12為開啟狀態(on state)；浮動閘電晶體mf2的浮動閘極沒有注入熱載子，使得子記憶胞14為斷開狀態(off state)。再者，當子記憶胞12為開啟狀態(on state)且子記憶胞14為斷開狀態(off state)時，定義浮動閘型差動記憶胞10被註冊為第一儲存狀態(first storage state)。
以第2A圖的反熔絲型差動記憶胞20為例來進行說明。於註冊動作(enrollment)時，將選擇電壓Vsel(例如，3.3V)提供至字元線WL、將編程電壓Vpp提供至反熔絲控制線 CLaf、且將接地電壓(0V)提供至位元線BL1與位元線BL2。因此，二個子記憶胞22、24內的二個反熔絲電晶體Ma1、Ma2會同時接收到編程電壓Vpp。
由於反熔絲型差動記憶胞20中的二個子記憶胞22、24因先天的製造變異，只有其中一個子記憶胞會被編程，另一子記憶胞則會被抑制編程。舉例來說，若註冊動作時子記憶胞22被編程且子記憶胞24被抑制編程，則反熔絲電晶體Ma1的閘極氧化層破裂(rupture)，子記憶胞22為具有低電阻值的開啟狀態(on state)。另外，反熔絲電晶體Ma2的閘極氧化層不會破裂，子記憶胞24為具有高電阻值的斷開狀態(off state)。再者，當子記憶胞22為開啟狀態(on state)且子記憶胞24為斷開狀態(off state)時，定義反熔絲型差動記憶胞20被註冊為第一儲存狀態(first storage state)。
請參照第5A圖，其所繪示為本發明第一實施例的具差動記憶胞之隨機碼產生器。隨機碼產生器包括：電源電路(power circuit)403、電壓偵測器410、控制電路420、差動記憶胞陣列430與讀寫電路(read/write circuit)440。
再者，電源電路403包括：電壓源(voltage source)401與充電電路(charging circuit)405。充電電路405中包括一開關SW與一電容器C，開關SW的一端接收電壓源401輸出的供應電壓(supply voltage)Vs，開關SW的另一端連接至節點A；電容器C連接於節點A與接地端之間。再者，開關SW根據開關控制信號SWctrl來運作。
電壓偵測器410連接至節點A，用以偵測節點A的電壓，並產生通知信號n至控制電路420。
控制電路420連接至電壓偵測器410、電源電路403中的充電電路405、差動記憶胞陣列430與讀寫電路440。控制電路410接收通知信號n。再者，控制電路420產生開關控制信號SWctrl以控制開關SW的運作。控制電路420產生選擇電壓Vsel經由位元線WL傳遞至差動記憶胞陣列430，用以在差動記憶胞陣列430中決定一選定差動記憶胞(selected differential cell)。控制電路420產生感測控制信號SActrl來控制讀寫電路440的運作。
差動記憶胞陣列430的端點z1連接控制線CL，且控制線CL連接至節點A；端點z2連接至字元線WL；端點z3連接至位元線BL1；端點z4連接至位元線BL2。其中，差動記憶胞陣列430由複數個差動記憶胞所組成，且每個差動記憶胞中包括二個子記憶胞。
舉例來說，差動記憶胞陣列430由複數個浮動閘型差動記憶胞所組成，每個浮動閘型差動記憶胞中包括二個子記憶胞，其結構類似第1A圖。或者，差動記憶胞陣列430由複數個反熔絲型差動記憶胞所組成，每個反熔絲型差動記憶胞中包括二個子記憶胞，其結構類似第2A圖。當然，本發明並不限定於差動記憶胞中子記憶胞的結構。
舉例來說，在浮動閘型差動記憶胞中，每個子記憶胞中可由多個並聯的選擇電晶體與多個並聯的浮動閘電晶體所構成，且每一子記憶胞中之選擇電晶體與浮動閘電晶體之組成數量與態樣相同。同理，在反熔絲型差動記憶胞中，每個子記憶胞中可由多個並聯的選擇電晶體與多個並聯的反熔絲電晶體所構成，且每一子記憶胞中之選擇電晶體與反熔絲電晶體之組成數量與態樣相同。
讀寫電路440連接至控制電路420、位元線BL1與位元線BL2。當讀寫電路440接收到感測控制信號SActrl時，讀寫電路440開始運作，並根據位元線BL1與位元線BL2上的信號來決定選定差動記憶胞的儲存狀態，並做為隨機碼的一個位元。
根據本發明的實施例，隨機碼產生器在進行註冊動作時，電容器C提供應電壓Vs至控制線CL。因此，註冊選定差動記憶胞時，因先天的製造變異，差動記憶胞中的二個子記憶胞只有其中一會被編程，另一個子記憶胞則會被抑制編程。再者，不論哪一個子記憶胞被編程，編程電流會造成電容器C上的電壓會下降，使得另一個子記憶胞被抑制編程。如此，將可以確保選定差動記憶胞內僅有一個子記憶胞被編程。
請參照第5B圖，其所繪示為運用於隨機碼產生器的控制方法第一實施例。首先，在進行註冊動作之前，控制電路420利用開關控制信號SWctrl來閉合(close)開關SW使得電容器C充電至供應電壓Vs(步驟 S402)。之後，控制電路420利用開關控制信號SWctrl來斷開(open)開關SW(步驟S404)。根據本發明的實施例，在步驟S402與步驟S404中，控制電路420短暫地閉合(close)開關SW一段時間，例如閉合1μs~10μs ，使得電容器C被充電至供應電壓Vs。之後，控制電路420再斷開(open)開關SW。其中，供應電壓Vs即為編程電壓Vpp。
接著，註冊(enroll)選定差動記憶胞(步驟 S406)。基本上，電容器C提供供應電壓Vs至控制線CL，且控制電路420提供選擇電壓Vsel至字元線WL，並控制讀寫電路440提供接地電壓(0V)至位元線BL1與位元線BL2之後，選定差動記憶胞中的二個子記憶胞會同時接收到供應電壓Vs，亦即編程電壓 Vpp。明顯地，由於電容器C無法持續地供應穩定的供應電壓Vs，當選定差動記憶胞內的任一個子記憶胞被編程時，編程電流會造成電容器C上的電壓下降，並使得另一個子記憶胞被抑制編程。
以第1A圖的浮動閘型差動記憶胞10為例來說明。由於製造變異，於進行註冊動作時，將有一個子記憶胞先被編程並從電容器C汲取大部分電流，使得另一個子記憶胞因電流不足因而被抑制編程。舉例來說，若註冊動作時子記憶胞14較快被編程，則浮動閘電晶體mf2的浮動閘極注入熱載子(hot carrier)，使得子記憶胞14為開啟狀態(on state)。另外，浮動閘電晶體mf1的浮動閘極因電流不足導致抑制編程而沒有注入熱載子，使得子記憶胞12為斷開狀態(off state)。再者，當子記憶胞14為開啟狀態(on state)且子記憶胞12為斷開狀態(off state)時，浮動閘型差動記憶胞10被註冊為第二儲存狀態(second storage state)。
以第2A圖的浮動閘型差動記憶胞20為例來說明。由於製造變異，於進行註冊動作時，將有一個子記憶胞先被編程並從電容器C汲取大部分電流，使得另一個子記憶胞因電流不足因而被抑制編程。舉例來說，若註冊動作時子記憶胞24先產生編程電流，造成反熔絲電晶體Ma2的閘極氧化層破裂(rupture)，子記憶胞24為具有低電阻值的開啟狀態(on state)。另外，由於子記憶胞22較晚產生編程電流並由於抑制作用，使得反熔絲電晶體Ma1的閘極氧化層不會破裂，子記憶胞24為具有高電阻值的斷開狀態(off state)。再者，當子記憶胞24為開啟狀態(on state)且子記憶胞22為斷開狀態(off state)時，定義反熔絲型差動記憶胞20被註冊為第二儲存狀態(second storage state)。
另外，於註冊動作的過程，利用電壓偵測器410來偵測節點A上的電壓Va。當確認節點A上的電壓Va小於一預設電壓Vx時(步驟S408)，即可利用讀寫電路440來判斷選定差動記憶胞的儲存狀態並做為隨機碼的一個位元(步驟S410)。當電壓偵側器410確認節點A上的電壓Va已經低於預設電壓Vx時，可確認選定差動記憶胞中的一個子記憶胞已經被編程，另一個子記憶胞被抑制編程。此時，電壓偵側器410發出通知信號n至控制電路420，而控制電路420利用感測控制信號SActrl來操作讀寫電路440，並根據位元線BL1與位元線BL2上的信號來決定選定差動記憶胞的儲存狀態，並做為隨機碼的一個位元。
由以上的說明可知，本發明利用充電電路405中的電容器C來提供供應電壓Vs。於進行註冊動作時，如果選定差動記憶胞內的任一個子記憶胞被編程時，編程電流會造成電容器C上的電壓下降，並使得另一個子記憶胞被抑制編程。因此，可以確保二個子記憶胞同時被編程的狀況不會出現。
然而，在進行註冊動作的過程中，差動記憶胞陣列430的漏電流(leakage current)可能造成電容器C上的電壓下降，但是選定差動記憶胞中的二個子記憶胞尚未被編程的情況發生。為了解決上述問題，如第5C圖所示，其為本發明運用於隨機碼產生器的控制方法第二實施例。
首先，在進行註冊動作之前，控制電路420利用開關控制信號SWctrl來閉合(close)開關SW使得電容器C充電至編程電壓供應電壓Vs(步驟 S402)。之後，控制電路420利用開關控制信號SWctrl來斷開(open)開關SW(步驟S404)。亦即，在步驟S402與步驟S404中，控制電路420短暫地閉合開關SW一段時間，例如1μs~10μs，使得電容器C被充電至供應電壓Vs。之後，控制電路420再斷開開關SW。
接著，註冊選定差動記憶胞(步驟 S406)。基本上，電容器C提供編程電壓供應電壓Vs至控制線CL，且控制電路420提供選擇電壓Vsel至字元線WL，並控制讀寫電路440提供接地電壓(0V)至位元線BL1與位元線BL2之後，選定差動記憶胞中的二個子記憶胞會同時接收到供應電壓Vs。
再者，電壓偵測器410判斷節點A的電壓Va下降斜率是否大於預設下降斜率(步驟 S420)。於註冊動作的過程，如果漏電流造成電容器C上的電壓下降時，則節點A的電壓Va下降斜率會很小。此時，需要再將供應電壓Vs供應至電容器C上。
換言之，當節點A的電壓Va下降斜率未大於預設下降斜率(步驟S420)時，則回到步驟 S402，短暫地閉合開關SW並將電容器C再次充電至供應電壓Vs。
反之，當節點A的電壓Va下降斜率大於預設下降斜率(步驟S420)時，電壓偵測器410確認是編程電流造成電容器C上的電壓下降。接著，電壓偵測器410繼續偵測節點A上的電壓Va。
接著，當確認節點A上的電壓Va小於預設電壓Vx時(步驟S408)，利用讀寫電路440來判斷選定差動記憶胞的儲存狀態並做為隨機碼的一個位元(步驟S410)。
由以上的說明可知，在註冊動作的過程，當節點A的電壓Va下降斜率小於預設下降斜率時，電壓偵測器410可以利用通知信號n來要求控制電路420再次閉合開關SW，使得電容器C的電壓可以維持在供應電壓Vs。當電壓偵測器410確認節點A的電壓Va下降斜率大於預設斜率時，則代表選定差動記憶胞內的一個子記憶胞已經被編程，而另一個子記憶胞被抑制編程。
根據本發明控制方法的第二實施例，供應電壓Vs即為編程電壓Vpp。然而，本發明並不限定於供應電壓Vs為定值。
舉例來說，當開關SW第一次閉合時，電壓源401提供的供應電壓Vs為編程電壓Vpp，並使得電容器C充電至編程電壓Vpp。於步驟S420判斷出節點A的電壓Va下降斜率小於預設斜率而再次回到步驟S402時，電壓源401提供的供應電壓Vs為編程電壓Vpp再加上一個增量ΔV。因此，於步驟S402開關SW再次閉合時，電容器C會被充電至編程電壓Vpp加上增量ΔV。同理，當再次回到步驟S402時，電壓源401提供的供應電壓Vs為編程電壓Vpp再加上二個增量ΔV，並依此類推。
再者，在上述第5B圖與第5C圖的實施例中，控制電路420註冊選定記憶胞(S406)時，開始計算一註冊時間。如果註冊時間超過一預設時間，則控制電路420認定註冊動作已完成，並直接執行步驟S410。
請參照第6A圖，其所繪示為本發明第二實施例的具差動記憶胞之隨機碼產生器。相較於第一實施例之隨機碼產生器，第二實施例中增加了寫入緩衝器(write buffer)510。基本上，第二實施例隨機碼產生器編程選定記憶胞的方式相同於第一實施例，此處不再贅述。
在第二實施例的隨機碼產生器中，寫入緩衝器510連接至控制電路420、讀寫電路440、位元線BL1與位元線BL2。當讀寫電路440確認選定差動記憶胞的儲存狀態後會產生一資料信號D。而控制電路420利用寫入控制信號Wctrl來控制寫入緩衝器510，將該資料信號D所指示的儲存狀態再次編程於相同的選定記憶胞，使得選定記憶胞具有強建儲存狀態(robust storage state)。
舉例來說，當讀寫電路440輸出的資料信號D指示第一儲存狀態時，控制電路420會啟動一次編程動作。此時，控制電路420提供選擇電壓Vsel至字元線WL，並且閉合開關SW以提供穩定的供應電壓Vs至控制線CL，寫入緩衝器510提供接地電壓(0V)至位元線BL1，並且提供應電壓Vs至位元線BL2(或者浮接位元線BL2)。因此，選定記憶胞中連接至位元線BL1上的子記憶胞會再次被編程為開啟狀態(on state)，連接至位元線BL2上的子記憶胞會再次被編程為斷開狀態(off state)。
同理，當讀寫電路440輸出的資料信號D為第二儲存狀態時，控制電路420會再啟動一次編程動作。此時，控制電路420提供選擇電壓Vsel至字元線WL，並且閉合開關SW以提供穩定的供應電壓Vs至控制線CL，寫入緩衝器510提供接地電壓(0V)至位元線BL2，並且提供供應電壓Vs至位元線BL1(或者浮接位元線BL1)。因此，選定記憶胞中連接至位元線BL1上的子記憶胞會再次被編程為斷開狀態(off state)，連接至位元線BL2上的子記憶胞會再次被編程為開啟狀態(on state)。
當然，為了要讓選定記憶胞具有強建儲存狀態，控制電路420可以控制電壓源401，將供應電壓Vs提高至編程電壓Vpp加上至少一個增量ΔV，再閉合開關SW用以提供穩定的供應電壓Vs至控制線CL。
請參照第6B圖，其所繪示為運用於第二實施例隨機碼產生器的控制方法。此控制方法接續於第5B圖與第5C圖的步驟S410之後。亦即，當讀寫電路440判斷選定差動記憶胞的儲存狀態並做為隨機碼的一個位元(步驟S410)後，根據讀寫電路440判斷的儲存狀態，寫入緩衝器510將該儲存狀態編程至該選定差動記憶胞(步驟 S510)。
由以上的說明可知，本發明提出一種具差動記憶胞之隨機碼產生器及相關控制方法。將供應電壓Vs儲存至電容器C。之後，於註冊動作時，將電容器C的供應電壓Vs供應至差動記憶胞陣列，以確保差動記憶胞中僅有一個子記憶胞被編程。於編程動作後，根據讀寫電路440所判斷的儲存狀態，寫入緩衝器510再次將該儲存狀態編程於相同的選定記憶胞，使得選定記憶胞具有強建的儲存狀態(robust storage state)。
再者，本發明的電源電路403內部的電路也可以適當地修改為限電流電路(limited current circuit)。也就是說，限電流電路可以將傳輸至節點A的一電流箝制在一設定電流範圍。也就是說，限電流電路輸出的電流僅能造成一個子記憶胞被編程，而另一個子記憶胞被抑制編程。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20‧‧‧差動記憶胞
12、14、22、24、32、34‧‧‧子記憶胞
401‧‧‧電壓源
403‧‧‧電源電路
405‧‧‧充電電路
410‧‧‧電壓偵測器
420‧‧‧控制電路
430‧‧‧差動記憶胞陣列
440‧‧‧讀寫電路
510‧‧‧寫入緩衝器
第1A圖與第1B圖為習知浮動閘型差動記憶胞電路圖以及偏壓示意圖。 第2A圖與第2B圖為習知反熔絲型差動記憶胞電路圖以及偏壓示意圖。 第3A圖與第3B圖為習知可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。 第4圖為本發明對差動記憶胞進行註冊動作與讀取動作之偏壓示意圖。 第5A圖為本發明第一實施例的具差動記憶胞之隨機碼產生器。 第5B圖為運用於隨機碼產生器的控制方法第一實施例。 第5C圖為運用於隨機碼產生器的控制方法第二實施例。 第6A圖為本發明第二實施例的具差動記憶胞之隨機碼產生器。 第6B圖為運用於第二實施例隨機碼產生器的控制方法。

Claims (16)

  1. 一種隨機碼產生器，包括： 一電源電路，提供一供應電壓至一節點； 一差動記憶胞陣列，包括複數個差動記憶胞，每個差動記憶胞包括二個子記憶胞；其中，該差動記憶胞陣列更包括一第一端點經由一控制線連接至該節點、一第二端點連接至一字元線、一第三端點連接至一第一位元線以及一第四端點連接至一第二位元線； 一電壓偵測器，連接至該節點，以偵測該節點的一節點電壓； 一讀寫電路，連接至該第一位元線與該第二位元線；以及 一控制電路，連接至該字元線、該電源電路、該電壓偵測器與該讀寫電路； 其中，於一註冊動作時，該電源電路將該供應電壓提供至該控制線，該讀寫電路提供一接地電壓至該第一位元線與該第二位元線，該控制電路提供一選擇電壓至該字元線，用以註冊該差動記憶胞陣列中的一選定記憶胞，使得該二個子記憶胞其中之一被編程為一開啟狀態，且該二個子記憶胞的另一被抑制編程為一斷開狀態；以及 其中，該讀寫電路判斷該選定記憶胞的一儲存狀態，並做為一隨機碼的一個位元。
  2. 如申請專利範圍第1項所述之隨機碼產生器，其中該電源電路包括： 一電壓源，輸出該供應電壓； 一充電電路，包括一開關與一電容器，其中該開關的一端接收該供應電壓，該開關的另一端連接至該節點，該電容器連接於該節點，該節點連接至該控制線； 其中，於該註冊動作時，該開關短暫地閉合後被斷開，使得該電容器充電至該供應電壓並提供至該控制線。
  3. 如申請專利範圍第2項所述之隨機碼產生器，其中當該節點電壓的一電壓下降斜率不大於一預設下降斜率時，該開關再次短暫地閉合後斷開，使得該電容器再次充電至該供應電壓。
  4. 如申請專利範圍第1項所述之隨機碼產生器，其中該電源電路為一限電流電路，該限電流電路可以將傳輸至該節點的一電流箝制在一設定電流範圍。
  5. 如申請專利範圍第1項所述之隨機碼產生器，其中該選定記憶胞包括： 一第一子記憶胞，包括至少一第一選擇電晶體與至少一第一浮動閘電晶體，其中該至少一第一選擇電晶體的源極連接至該第一端點，該至少一第一選擇電晶體的閘極連接至該第二端點，該至少一第一選擇電晶體的汲極連接至該至少一第一浮動閘電晶體的源極，該至少一第一浮動閘電晶體的汲極連接至該第三端點，該至少一第一浮動閘電晶體的閘極為浮接；以及 一第二子記憶胞，包括至少一第二選擇電晶體與至少一第二浮動閘電晶體，其中該至少一第二選擇電晶體的源極連接至該第一端點，該至少一第二選擇電晶體的閘極連接至該第二端點，該至少一第二選擇電晶體的汲極連接至該至少一第二浮動閘電晶體的源極，該至少一第二浮動閘電晶體的汲極連接至該第四端點，該至少一第二浮動閘電晶體的閘極為浮接； 其中，該第一子記憶胞中之該至少一第一選擇電晶體與該至少一第一浮動閘電晶體與該第二子記憶胞中之該至少一第二選擇電晶體與該至少一第二浮動閘電晶體的數量相等。
  6. 如申請專利範圍第1項所述之隨機碼產生器，其中該選定記憶胞包括： 一第一子記憶胞，包括至少一第一選擇電晶體與至少一第一反熔絲電晶體，其中該至少一第一選擇電晶體的源極連接至該第三端點，該至少一第一選擇電晶體的閘極連接至該第二端點，該至少一第一選擇電晶體的汲極連接至該至少一第一反熔絲電晶體的源極，該至少一第一反熔絲電晶體的閘極連接至該第一端點，該至少一第一反熔絲電晶體的汲極為浮接；以及 一第二子記憶胞，包括至少一第二選擇電晶體與至少一第二反熔絲電晶體，其中該至少一第二選擇電晶體的源極連接至該第四端點，該至少一第二選擇電晶體的閘極連接至該第二端點，該至少一第二選擇電晶體的汲極連接至該至少一第二反熔絲電晶體的源極，該至少一第二反熔絲電晶體的閘極連接至該第一端點，該至少一第二反熔絲電晶體的汲極為浮接； 其中，該第一子記憶胞中之該至少一第一選擇電晶體與該至少一第一反熔絲電晶體與該第二子記憶胞中之該至少一第二選擇電晶體與該至少一第二反熔絲電晶體的數量相等。
  7. 如申請專利範圍第1項所述之隨機碼產生器，其中當該節點電壓小於一預設電壓時，該控制電路控制該讀寫電路判斷該選定記憶胞的該儲存狀態。
  8. 如申請專利範圍第1項所述之隨機碼產生器，更包括一寫入緩衝器連接至該控制電路、該讀寫電路、該第一位元線與該第二位元線；其中當該讀寫電路判斷該選定記憶胞的該儲存狀態後，該寫入緩衝器再次編程該選定記憶胞為該儲存狀態。
  9. 如申請專利範圍第8項所述之隨機碼產生器，其中該寫入緩衝器再次編程該選定記憶胞時，該電源電路提供穩定的該供應電壓至該控制線。
  10. 一種隨機碼產生器的控制方法，該隨機碼產生器包括：一差動記憶胞陣列，包括複數個差動記憶胞，每個差動記憶胞包括二個子記憶胞；其中，該差動記憶胞陣列更包括一第一端點連接至一控制線、一第二端點連接至一字元線、一第三端點連接至一第一位元線以及一第四端點連接至一第二位元線；一電容器連接至一節點，且該節點連接至該控制線；一電壓偵測器，連接至該節點，以偵測該節點的一節點電壓；一讀寫電路，連接至該第一位元線與該第二位元線；以及一控制電路，連接至字元線、該電壓偵測器與該讀寫電路；其中該控制方法包括下列步驟： (a)將該電容器充電至一供應電壓； (b)以該電容器的該供應電壓來註冊該差動記憶胞陣列中的一選定記憶胞；以及 (c)當該節點的該節點電壓小於一預設電壓時，利用該讀寫電路判定該選定差動記憶胞的一儲存狀態，並做為一隨機碼的一位元。
  11. 如申請專利範圍第10項所述之控制方法，其中該步驟(c)之前更包括下列步驟： 當該節點電壓的一電壓下降斜率不大於一預設下降斜率時，回到步驟(a)；以及 當該節點電壓的該電壓下降斜率大於該預設下降斜率時，回到步驟(c)。
  12. 如申請專利範圍第10項所述之控制方法，其中該步驟(b)更包括下列步驟： 將該電容器的該供應電壓提供至該控制線，將一接地電壓提供至該第一位元線與該第二位元線，將一選擇電壓提供至該字元線，使得選定記憶胞的該二個子記憶胞其中之一被編程為一開啟狀態，且該二個子記憶胞的另一被抑制編程為一斷開狀態。
  13. 如申請專利範圍第10項所述之控制方法，其中該隨機碼產生器包括一寫入緩衝器連接至該控制電路、該讀寫電路、該第一位元線與該第二位元線；以及當該讀寫電路判斷該選定記憶胞的該儲存狀態後，該寫入緩衝器再次編程該選定記憶胞為該儲存狀態。
  14. 如申請專利範圍第13項所述之控制方法，其中該寫入緩衝器再次編程該選定記憶胞時，提供穩定的該供應電壓至該控制線。
  15. 如申請專利範圍第10項所述之控制方法，其中該選定記憶胞包括： 一第一子記憶胞，包括至少一第一選擇電晶體與至少一第一浮動閘電晶體，其中該至少一第一選擇電晶體的源極連接至該第一端點，該至少一第一選擇電晶體的閘極連接至該第二端點，該至少一第一選擇電晶體的汲極連接至該至少一第一浮動閘電晶體的源極，該至少一第一浮動閘電晶體的汲極連接至該第三端點，該至少一第一浮動閘電晶體的閘極為浮接；以及 一第二子記憶胞，包括至少一第二選擇電晶體與至少一第二浮動閘電晶體，其中該至少一第二選擇電晶體的源極連接至該第一端點，該至少一第二選擇電晶體的閘極連接至該第二端點，該至少一第二選擇電晶體的汲極連接至該至少一第二浮動閘電晶體的源極，該至少一第二浮動閘電晶體的汲極連接至該第四端點，該至少一第二浮動閘電晶體的閘極為浮接。
  16. 如申請專利範圍第10項所述之控制方法，其中該選定記憶胞包括： 一第一子記憶胞，包括至少一第一選擇電晶體與至少一第一反熔絲電晶體，其中該至少一第一選擇電晶體的源極連接至該第三端點，該至少一第一選擇電晶體的閘極連接至該第二端點，該至少一第一選擇電晶體的汲極連接至該至少一第一反熔絲電晶體的源極，該至少一第一反熔絲電晶體的閘極連接至該第一端點，該至少一第一反熔絲電晶體的汲極為浮接；以及 一第二子記憶胞，包括至少一第二選擇電晶體與至少一第二反熔絲電晶體，其中該至少一第二選擇電晶體的源極連接至該第四端點，該至少一第二選擇電晶體的閘極連接至該第二端點，該至少一第二選擇電晶體的汲極連接至該至少一第二反熔絲電晶體的源極，該至少一第二反熔絲電晶體的閘極連接至該第一端點，該至少一第二反熔絲電晶體的汲極為浮接。
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