KR100202182B1 - 전압 강하 검출 회로 - Google Patents

전압 강하 검출 회로 Download PDF

Info

Publication number
KR100202182B1
KR100202182B1 KR1019960069654A KR19960069654A KR100202182B1 KR 100202182 B1 KR100202182 B1 KR 100202182B1 KR 1019960069654 A KR1019960069654 A KR 1019960069654A KR 19960069654 A KR19960069654 A KR 19960069654A KR 100202182 B1 KR100202182 B1 KR 100202182B1
Authority
KR
South Korea
Prior art keywords
voltage
power supply
diode
terminal
resistor
Prior art date
Application number
KR1019960069654A
Other languages
English (en)
Other versions
KR19980050809A (ko
Inventor
양석태
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960069654A priority Critical patent/KR100202182B1/ko
Publication of KR19980050809A publication Critical patent/KR19980050809A/ko
Application granted granted Critical
Publication of KR100202182B1 publication Critical patent/KR100202182B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/144—Measuring arrangements for voltage not covered by other subgroups of G01R15/14

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

본 발명은 전압 강하 검출 회로에 관한 것으로, 전원 전압 단자에 연결된 제1저항소자와 접지단자에 연결된 제다이오드가 직렬로 연결되고, 상기 제1저항과 제2다이오드가 공통 접속되어 형성된 제1노드로부터 소정의 제1정전압이 출력되는 제1정전압회로와; 상기 전원 전압 단자에 연결된 제2다이오드와, 상기 접지 단자에 연결된 제2저항소자와, 상기 제2다이오드와 제2저항소자 사이에 연결된 스위칭 소자로 구성되고, 상기 제1스위칭소자가 상기 제1정전압을 스위칭제어단자로 입력받아 상기 제2다이오드와 스위칭소자가 공통 접속되어 형성된 제2노드의 전압과 상기 제1다이오드의 항복전압 비교차에 대응하는 비교결과신호를 출력하는 전압강하 검출회로와; 상기 전원 전압 단자에 제1모스 트랜지스터의 소스가 연결되고, 상기 제1모스 트랜지스터의 드레인과 상기 접지단자 사이에 제2모스 트랜지스터가 연결되며, 상기 제1모스 트랜지스터와 제2모스 트랜지스터의 게이트가 공통 접속되도록 구성되어, 상기 비교결과 신호에 대응하여 상기 전원전압과 접지전압을 선택적으로 출력하는 출력회로를 포함하여 이루어져서, 정전압 소자를 이용하여 전압 강하를 검출하도록 함으로써 별도의 기준 전압 설정이 불필요하고, 적은 수의 소자를 이용하여 전압 강하 검출 회로를 구현하도록 하는 전압 강하 검출 회로를 제공한다.

Description

전압 강하 검출 회로
제1도는 종래의 비교기를 이용한 전압 강하 검출 회로를 나타낸 회로도.
제2도는 본 발명의 전압 강하 검출 회로를 나타낸 회로도.
제3도는 본 발명의 전압 강하 검출 회로의 또 다른 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
R1, R2, R11~R13 : 저항 D1, D2, D11 : 제너 다이오드
Q1~Q3, Q11~Q13 : MOS 트랜지스터 N1~N3, N11~N13 : 노드
본 발명은 전압 강하 검출 회로에 관한 것으로, 특히 정전압 소자를 이용하여 전압 강하를 검출하도록 함으로써 별도의 기준 전압 설정이 불필요하고, 적은 수의 소자를 이용하여 전압 강하 검출 회로를 구현하도록 하는 전압 강하 검출 회로를 제공함에 있다.
일반적인 전압 강하 검출 회로는 비교기를 이용하여 기준 전압과 입력 전압의 차를 검출하도록 이루어지는 것이다.
이와같은 종래의 전압 강하 검출 회로를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 비교기를 이용한 전압 강하 검출 수단을 나타낸 회로도이다. 제1도에 나타낸 바와 같이, 비교기의 두 입력 단자에는 기준 전압과 입력 전압이 입력되도록 연결한 다음, 출력단을 통해 출력되는 신호의 위상을 통하여 입력 신호의 변화를 나타내도록 이루어져 있다.
즉, 정상적인 입력 전압의 전위와 기준 전압의 전위를 설정한 다음, 기준 전압을 입력한 상태에서 입력 전압이 초기에 설정된 전위보다 낮거나 높게 되면 비교기의 초기 출력 신호의 위상 변화 등이 발생하여 입력 전압의 전위가 변화하였음을 알 수 있도록 하는 것이다.
그러나 이와같은 종래의 비교기를 이용한 전압 강하 검출 회로는 비교기를 구동하기 위한 별도의 전원 전압의 공급이 필요하게 되고, 비교기를 구현하기 위하여 많은 수의 소자가 필요하게 되어 레이아웃 면적이 커지는 문제가 있다.
따라서 본 발명은 저항 소자를 이용한 전압 분배기와 정전압 소자를 이용하여 별도의 전원 전압이 필요치 않고, 회로 구성에 필요한 소자의 수도 감소시킬 수 있도록 하는 전압 강하 검출 회로를 제공하는데 목적이 있다.
이와같은 목적의 본 발명은 전원 전압 단자에 연결된 제1저항 소자와 접지 단자에 연결된 제1정전압 소자가 직렬 연결되어 이루어진 정전압 회로와, 전원 전압 단자에 연결된 제2정전압 소자와 접지 단자에 연결된 제2저항 소자 사이에 스위칭 소자가 직렬 연결되고, 상기 제1저항 소자와 제1정전압 소자가 상호 연결되어 형성된 노드의 신호가 상기 스위칭 소자의 온.오프 제어 신호로서 입력되도록 이루어진 스위칭 회로를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 제2도를 참조하여 설명하면 다음과 같다.
제2도는 본 발명의 전압 강하 검출 회로를 나타낸 회로도이다.
제2도에 나타낸 바와 같이, 전원 전압(VCC) 단자에는 저항(R1)연결되어 있으며, 저항(R1)에는 제너 다이오드(D2)의 캐소드(cathode) 단자가 연결되어 있고 애노드(anode) 단자는 접지 단자에 연결됨으로써, 이와 같이 연결된 저항(R1)과 제너 다이오드(D2)가 정전압 회로를 형성한다.
제너 다이오드(D1)의 캐소드 단자가 전원 전압(VCC) 단자에 연결되고 애노드 단자는 PMOS 트랜지스터(Q1)의 소스 단자에 연결되어 노드(N2)를 형성한다.
PMOS 트랜지스터(Q1)의 게이트 단자는 저항(R1)과 제너 다이오드(D2)가 연결되어 이루어진 노드(N1)의 신호가 입력되도록 연결되며, 드레인 단자는 저항(R3)과 연결되어 노드(N3)를 형성하고, 저항(R3)의 타단은 접지되도록 연결된다.
인버터 회로를 구성하는 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q3)는 직렬 연결되어 PMOS 트랜지스터(Q2)의 소스 단자는 전원 전압(VCC) 단자에 연결되고 NMOS 트랜지스터(Q3)의 소스 단자는 접지 되도록 연결된다.
또한 PMOS 트랜지스터(Q2)의 게이트 단자와 NMOS 트랜지스터(Q3)의 게이트 단자에는 노드(N3)의 신호가 각각 입력되도록 연결된다.
이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
전원 전압(VCC)이 인가되면 노드(N1)의 전위는 제너 다이오드(D2)의 항복 전압의 전위와 같아진다.
이때 노드(N2)의 전위는 전원 전압(VCC)과 제너 다이오드(D1)의 항복 전압과의 전위차와 동일한 전위가 된다.
이와같은 제너 다이오드(D1)(D2)의 항복 전압을 공급되는 전원 전압(VCC)에 따라 적절히 조절하여 노드(N1)의 전위가 노드(N2)의 전위보다 낮도록 설정하면 PMOS 트랜지스터(Q1)는 도통하여 노드(N3)에는 전원 전압(VCC)과 제너 다이오드(D1)의 항복 전압과의 전위차와 일치하는 전압이 인가된다.
이와같은 노드(N3)의 전압이 게이트 단자에 인가되도록 연결된 NMOS 트랜지스터(Q3)의 최소 턴 온 전압을 전원 전압(VCC)과 제너 다이오드(D1)의 항복 전압과의 전위차가 일치하도록 설정하면 정상적인 전원 전압(VCC)이 공급되는 경우에 NMOS 트랜지스터(Q3)가 항상 턴 온되어 출력단(VOUT)에는 로우 레벨의 접지 전압(GND)이 출력된다.
이때 공급되는 전원 전압(VCC)의 전위가 감소하게 되면, 제너 다이오드(D2)의 항복 전압과 일치하는 노드(N1)의 전압은 변화하지 않는다.
그러나 전원 전압(VCC)이 감소함에 따라, 전원 전압(VCC)과 제너 다이오드(D1)의 항복 전압과의 전위차와 동일한 노드(N2)의 전위는 감소하게 된다.
이와 같이 감소한 노드(N2)의 전위가 노드(N1)의 전위보다 낮아지면 PMOS 트랜지스터(Q1)는 턴 오프된다.
따라서 인버터를 구성하는 PMOS 트랜지스터(Q2)와 NMOS 트랜지스터(Q3)의 게이트 단자에는 로우 레벨의 접지 신호가 입력되어 PMOS 트랜지스터(Q2)를 턴 온 시키게 되고, 턴 온된 PMOS 트랜지스터(Q2)를 통해 하이 레벨의 전원 전압(VCC)이 출력단(VOUT)으로 출력된다.
즉, 정상적인 전원 전압(VCC)의 공급이 이루어질 때는 출력단(VOUT)에 로우 레벨의 신호가 출력되고, 전원 전압(VCC)이 낮아지면 출력단(VOUT)에는 하이 레벨의 신호가 출력되어 전원 전압(VCC) 강하를 나타내도록 이루어지는 것이다.
이와같은 본 발명의 또다른 실시예를 제3도를 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 전압 강하 검출 회로의 또 다른 실시예를 나타낸 회로도이다.
제3도에 나타낸 바와 같이 전원 전압(VCC) 단자에는 저항(R11)이 연결되어 있으며, 저항(R11)에는 저항(R13)의 캐소드(cathode) 단자가 연결되어 있고, 애노드(anode) 단자는 접지단자에 연결됨으로써, 이와 같이 연결된 저항(R11)과 저항(R13)이 전압 분배기를 형성한다.
제너 다이오드(D11)의 캐소드 단자가 전원 전압(VCC) 단자에 연결되고 애노드 단자는 PMOS 트랜지스터(Q11)의 소스 단자에 연결되어 노드(N12)를 형성한다.
PMOS 트랜지스터(Q11)의 게이트 단자는 저항(R11)과 저항(R13)이 연결되어 이루어진 노드(N11)의 신호가 입력되도록 연결되며, 드레인 단자는 저항(R13)과 연결되어 노드(N13)를 형성하고, 저항(R13)의 타단은 접지되도록 연결된다.
인버터 회로를 구성하는 PMOS 트랜지스터(Q12)와 NMOS 트랜지스터(Q13)는 직렬 연결되어 PMOS 트랜지스터(Q12)의 소스 단자는 전원 전압(VCC) 단자에 연결되고 NMOS 트랜지스터(Q13)의 소스 단자는 접지되도록 연결된다.
또한 PMOS 트랜지스터(Q12)의 게이트 단자와 NMOS 트랜지스터(Q13)의 게이트 단자에는 노드(N13)의 신호가 각각 입력되도록 연결된다.
이와같이 구성된 본 발명의 또다른 실시예의 동작을 설명하면 다음과 같다.
전원 전압(VCC)이 인가되면 노드(N1)의 전위는 저항(R11)과 저항(R13)으로 이루어진 전압 분배기의 동작에 따라의 전압이 출력된다.
이때 노드(N12)의 전위는 전원 전압(VCC)과 제너 다이오드(D11)의 항복 전압과의 전위차와 동일한 전위가 된다.
이와같은 저항(R13)의 크기와 제너 다이오드(D11)의 항복 전압을 공급되는 전원 전압(VCC)에 따라 적절히 조절하여 노드(N11)의 전위가 노드(N12)의 전위보다 낮도록 설정하면 PMOS 트랜지스터(Q11)는 도통하여 노드(N13)에는 전원 전압(VCC)과 제너 다이오드(D11)의 항복 전압과의 전위차와 일치하는 전압이 인가된다.
이와같은 노드(N13)의 전압이 게이트 단자에 인가되도록 연결된 NMOS 트랜지스터(Q13)의 최소 턴 온 전압을 전원 전압(VCC)과 제너 다이오드(D11)의 항복 전압과의 전위차와 일치하도록 설정하면 정상적인 전원 전압(VCC)이 공급되는 경우에 NMOS 트랜지스터(Q13)가 항상 턴 온되어 출력단(VOUT)에는 로우 레벨의 접지 전압(GND)이 출력된다.
이때 공급되는 전원 전압(VCC)의 전위가 감소하게 되면, 노드(N11)의 전압은 변화하지 않는다.
그러나 전원 전압(VCC)이 감소함에 따라, 전원 전압(VCC)과 제너 다이오드(D11)의 항복 전압과의 전위차와 동일한 노드(N12)의 전위는 감소하게 된다.
이와같이 감소한 노드(N12)의 전위가 노드(N11)의 전위보다 낮아지면 PMOS 트랜지스터(Q11)은 턴 오프된다.
따라서, 인버터를 구성하는 PMOS 트랜지스터(Q12)와 NMOS 트랜지스터(Q13)의 게이트 단자에는 로우 레벨의 접지 신호가 입력되어 PMOS 트랜지스터(Q12)를 턴 온시키게 되고, 턴 온된 PMOS 트랜지스터(Q12)를 통해 하이 레벨의 전원 전압(VCC)이 출력단(VOUT)으로 출력된다.
상술한 바와같이 본 발명은 저항 소자를 이용한 전압 분배기와 정전압 소자를 이용하여 별도의 전원 전압이 필요치 않고, 회로 구성에 필요한 소자의 수도 감소시킬수 있도록 하는 효과가 있다.

Claims (4)

  1. 공급되는 전원(VCC)의 전압강하를 검출하기 위한 전압강하 검출 회로에 있어서, 전원 전압 단자(VCC)에 연결된 제1저항소자(R1)과 접지단자(GND)에 연결된 제1다이오드(D2)가 직렬로 연결되고, 상기 제1저항(R1)과 제 2다이오드(D2)가 공통 접속되어 형성된 제1노드(N1)로부터 소정의 제1정전압이 출력되는 제1정전합회로(R1, D2)와; 상기 전원 전압단자(VCC)에 연결된 제2다이오드(D1)와, 상기 접지 단자(GND)에 연결된 제2저항소자(R2)와, 상기 제2다이오드(D1)와 제2저항소자(R2) 사이에 연결된 스위칭 소자(Q1)로 구성되고, 상기 제1스위칭소자(Q1)가 상기 제1정전압을 스위칭제어단자로 입력받아 상기 제2다이오드(D1)와 스위칭소자(Q1)가 공통 접속되어 형성된 제2노드(N2)의 전압과 상기 제1다이오드의 항복전압 비교차에 대응하는 비교결과신호를 출력하는 전압강하 검출회로(D1,Q1,R2)와; 상기 전원 전압 단자(VCC)에 제1모스 트랜지스터(Q2)의 소스가 연결되고, 상기 제1모스 트랜지스터(Q2)의 드레인과 상기 접지단자(GND) 사이에 제2모스 트랜지스터(Q3)가 연결되며, 상기 제1모스 트랜지스터(Q2)와 제2모스 트랜지스터(Q3)의 게이트가 공통 접속되도록 구성되어, 상기 비교결과신호에 대응하여 상기 전원전압(Vcc)과 접지전압(GND)선택적으로 출력하는 출력회로(Q2, Q3)를 포함하는 것을 특징으로 하는 전압 강하 검출 회로.
  2. 제1항에 있어서, 상기 제1다이오드(D2)와 및 제2다이오드(D1)가 제너 다이오드인 것이 특징인 전압강하 검출 회로.
  3. 제1항에 있어서, 상기 스위칭 소자(Q1)가 PMOS 트랜지스터인 것이 특징인 전압강하 검출 회로.
  4. 제1항 또는 제2항에 있어서, 상기 제1다이오드(D2)의 항복 전압은 상기 전원 전압(Vcc)과 제2다이오드(D1)의 항복 전압의 전위차보다 작은 것이 특징인 전압강하 검출 회로.
KR1019960069654A 1996-12-21 1996-12-21 전압 강하 검출 회로 KR100202182B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960069654A KR100202182B1 (ko) 1996-12-21 1996-12-21 전압 강하 검출 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960069654A KR100202182B1 (ko) 1996-12-21 1996-12-21 전압 강하 검출 회로

Publications (2)

Publication Number Publication Date
KR19980050809A KR19980050809A (ko) 1998-09-15
KR100202182B1 true KR100202182B1 (ko) 1999-06-15

Family

ID=19490028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960069654A KR100202182B1 (ko) 1996-12-21 1996-12-21 전압 강하 검출 회로

Country Status (1)

Country Link
KR (1) KR100202182B1 (ko)

Also Published As

Publication number Publication date
KR19980050809A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
US5534804A (en) CMOS power-on reset circuit using hysteresis
US7586721B2 (en) ESD detection circuit
US5440254A (en) Accurate low voltage detect circuit
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
US5191235A (en) Semiconductor integrated circuit device having substrate potential detection circuit
US6624672B2 (en) Output buffer with constant switching current
US7274226B2 (en) Power source voltage monitoring circuit for self-monitoring its power source voltage
KR20010049227A (ko) 레벨조정회로 및 이를 포함하는 데이터 출력회로
US5489866A (en) High speed and low noise margin schmitt trigger with controllable trip point
KR20000000932A (ko) 기준전압 발생기의 스타트 업 회로
KR920009031B1 (ko) 드라이버 회로
EP0881769A2 (en) Abnormal current detection circuit and load drive circuit including the same
EP0230306B1 (en) Schmitt trigger circuit
US6211709B1 (en) Pulse generating apparatus
US20070109062A1 (en) Timer circuits and method
US6586975B2 (en) Semiconductor device
US20120256658A1 (en) Comparator circuit
US6335646B1 (en) Power-on reset circuit for generating a reset pulse signal upon detection of a power supply voltage
EP0156560A1 (en) CMOS power-on detection circuit
US6753707B2 (en) Delay circuit and semiconductor device using the same
KR960009157A (ko) 반도체 집적회로
KR100202182B1 (ko) 전압 강하 검출 회로
US6351109B1 (en) Integrated circuit
US6121803A (en) Pulse generator
JP4404589B2 (ja) ヒューズ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee