KR19990084336A - 식별 회로를 구비하는 반도체장치 및 그 기능 식별방법 - Google Patents

식별 회로를 구비하는 반도체장치 및 그 기능 식별방법 Download PDF

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Abstract

제1 단자, 제2 단자, 전류 제어부 및 적어도 하나의 퓨징(fusing) 회로를 구비하는 반도체 장치 및 그 기능 식별 방법이 개시된다. 전류 제어부는 다수새의 전류 제어 회로들을 구비하고, 제1 단자와 제2 단자 사이에 직렬로 연결되며 소정의 전압이 인가되면 활성화되어 전류가 흐른다. 적어도 하나의 퓨징 회로는 전류 제어 회로들과 병렬로 연결된다. 적어도 하나의 퓨징 회로가 선택적으로 활성화되어서 제1 단자와 제2 단자 사이에 전류가 흐를 때 제1 단자에 인가된 전압의 크기에 따라 반도체 장치의 기능이 식별된다.

Description

식별 회로를 구비하는 반도체 장치 및 그 기능 식별 방법
본 발명은 반도체 장치에 관한 것으로서, 특히 다양한 기능들을 구분하기 위한 식별 회로를 갖는 반도체 장치 및 그 기능 식별 방법에 관한 것이다.
반도체 장치의 개발이 가속화되면서 반도체 장치의 기능이 다양해지고 있다. 이와 같은 다양한 기능을 식별하기 위하여 식별 회로가 필요하게 되었다. 식별 회로를 통하여 확인된 반도체 장치의 기능은 반도체 장치를 내장한 패키지의 상부에 특정 부호로서 표시되기도 한다. 반도체 장치의 사용자는 상기 부호를 보고서 반도체 장치의 기능을 구분하여 그 기능에 맞게 반도체 장치를 이용한다.
종래의 식별 회로를 구비하는 반도체 장치가 미국 특허 #4480199에 기술되어있다. 상기 미국 특허 #4480199에 따르면, 종래의 식별 회로를 구비하는 반도체 장치는 하나의 패드에 하나의 식별 회로를 구비하여 하나의 기능을 나타낸다. 따라서, 여러 가지 기능들을 표시하기 위해서는 여러 개의 패드들에 식별 회로를 연결하여야 한다. 이와 같이 종래 기술에 따르면, 반도체 장치의 기능이 다양하면 다양할수록 식별 회로를 연결하기 위한 패드의 수도 증가하게 되므로 반도체 장치의 크기가 커져서 반도체 장치의 가격이 상승한다. 그렇지 않으면, 반도체 장치의 기능은 패드의 수에 한정된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 적은 수의 패드를 이용하여 다양한 기능을 나타낼 수 있는 식별 회로를 구비하는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 식별 회로를 구비하는 반도체 장치의 기능을 식별하기 위한 반도체 장치의 기능 식별 방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도.
도 2는 본 발명의 제2 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도.
도 3은 본 발명의 제3 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도.
도 4는 상기 도 1에 도시된 반도체 장치의 기능을 식별하는 방법을 설명하기 위한 회로도.
도 5는 본 발명의 제4 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도.
도 6은 상기 도 5에 도시된 반도체 장치의 기능을 식별하는 방법을 설명하기 위한 회로도.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 기능 식별 방법을 도시한 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은, 제1 단자, 제2 단자, 전류 제어부 및 적어도 하나의 퓨징 회로를 구비한다.
상기 전류 제어부는 다수개의 전류 제어 회로들을 구비하고, 상기 제1 단자와 상기 제2 단자 사이에 직렬로 연결되며 소정의 전압이 인가되면 활성화되어 전류가 흐른다.
상기 적어도 하나의 퓨징 회로는 상기 전류 제어 회로들과 병렬로 연결된다.
상기 적어도 하나의 퓨징 회로가 선택적으로 활성화되어서 상기 제1 단자와 제2 단자 사이에 전류가 흐를 때 상기 제1 단자에 인가된 전압의 크기에 따라 상기 반도체 장치의 기능이 식별된다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 제1 및 제2 단자들과 상기 제1 및 제2 단자들 사이에 직렬로 연결된 적어도 두 개의 전류 제어 회로들 및 상기 전류 제어 회로들에 각각 병렬로 연결되며 활성화시에는 대응되는 적어도 하나의 전류 제어 회로를 단락시키는 적어도 하나의 퓨징 회로를 구비하고 상기 적어도 하나의 퓨징 회로의 활성화 여부에 따라 다양한 기능을 갖는 반도체 장치의 상기 기능 식별 방법에 있어서, 상기 적어도 하나의 퓨징 회로를 선택적으로 활성화시켜서 상기 반도체 장치의 기능을 설정하는 퓨징 회로의 선택적 활성화 단계, 및 상기 제1 단자 및 상기 제2 단자에 각각 다양한 크기의 전압들을 인가하고 상기 제1 단자와 상기 제2 단자 사이에 전류가 흐르게 하는 임계 전압을 검출함으로써 상기 반도체 장치의 기능을 식별하는 반도체 장치의 기능 식별 단계를 포함한다.
상기 본 발명에 의하여 패드의 수에 한정되지 않고 다양한 기능을 갖는 반도체 장치를 설계할 수 있다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 식별 회로를 구비하는 반도체 장치(101)는 제1 및 제2 단자들(111,121), 전류 제어부(14), 제1 내지 제3 퓨징 회로들(151∼153) 및 내부 회로(131)를 구비한다.
상기 제1 단자(111) 예컨대, 입출력 패드를 통해서 신호들이 입출력된다.
상기 제2 단자(121) 예컨대, 전원 패드에 외부로부터 소정의 전압(VCC) 예컨대, 3.3볼트 또는 5.0볼트의 전압이 인가된다.
상기 내부 회로(131)는 상기 제1 단자(111)와 전기적으로 연결된다. 상기 내부 회로(131)는 상기 제1 단자(111)를 통해서 외부로부터 데이터를 입력하거나 또는 상기 제1 단자(111)를 통해서 외부로 데이터를 출력한다.
상기 전류 제어부(14)는 제1 내지 제4 전류 제어 회로들(141∼144)을 구비한다. 상기 제1 내지 제4 전류 제어 회로들(141∼144)은 상기 제1 단자(111)와 상기 제2 단자(121) 사이에 직렬로 연결된다. 상기 제1 내지 제4 전류 제어 회로들(141∼144)은 각각 PMOS 트랜지스터를 구비한다. 즉, 상기 제1 전류 제어 회로(141)는 제1 PMOS 트랜지스터(161)를, 상기 제2 전류 제어 회로(142)는 제2 PMOS 트랜지스터(162)를, 상기 제3 전류 제어 회로(143)는 제3 PMOS 트랜지스터(163)를, 상기 제4 전류 제어 회로(144)는 제4 PMOS 트랜지스터(164)를 구비한다. 제1 내지 제4 전류 제어 회로들(141∼144)은 각각 PMOS 트랜지스터 대신 NMOS 트랜지스터를 구비할 수도 있다.
상기 제1 PMOS 트랜지스터(161)의 소오스는 상기 제1 단자(111)에 연결된다. 상기 제2 PMOS 트랜지스터(162)의 소오스는 상기 제1 PMOS 트랜지스터(161)의 게이트와 드레인에 연결된다. 상기 제3 PMOS 트랜지스터(163)의 소오스는 상기 제2 PMOS 트랜지스터(162)의 게이트와 드레인에 연결된다. 상기 제4 PMOS 트랜지스터(164)의 소오스는 상기 제3 PMOS 트랜지스터(163)의 게이트와 드레인에 연결되고, 상기 제4 PMOS 트랜지스터(164)의 게이트와 드레인은 상기 제2 단자(121)에 연결된다.
상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)의 게이트와 드레인을 서로 접속시킴으로써 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)은 각각 다이오드의 역할을 수행한다. 이 때, 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)의 게이트들과 드레인들은 다이오드의 캐쏘드(Cathode)에 해당되고, 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)의 소오스들은 다이오드의 애노드(Anode)에 해당된다. 따라서, 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)은 상기 제1 단자(111)에 대해서는 순방향 동작을 하고, 상기 제2 단자(121)에 대해서는 역방향 동작을 한다. 즉, 상기 제1 단자(111)에 인가되는 전압이 상기 제2 단자(121)에 인가되는 전압보다 PMOS 트랜지스터의 문턱 전압의 4배보다 높으면 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)은 모두 활성화되므로 상기 제1 단자(111)로부터 상기 제2 단자(121)로 전류가 흐른다.
상기 제1 내지 제3 퓨징 회로들(151∼153)은 상기 제2 내지 제4 전류 제어 회로들(142∼144) 중 적어도 하나의 전류 제어 회로와 병렬로 연결된다. 즉, 상기 제1 퓨징 회로(151)는 상기 제4 전류 제어 회로(144)와 병렬로 연결되고, 상기 제2 퓨징 회로(152)는 상기 제3 및 제4 전류 제어 회로들(143,144)과 병렬로 연결되며, 상기 제3 퓨징 회로(153)는 상기 제2 내지 제4 전류 제어 회로들(142∼144)과 병렬로 연결된다. 따라서, 상기 제1 퓨징 회로(151)가 활성화되어있으면 상기 제4 전류 제어 회로(144)는 단락(short)되고, 상기 제2 퓨징 회로(152)가 활성화되어있으면 상기 제3 및 제4 전류 제어 회로들(143,144)이 단락되며, 상기 제3 퓨징 회로(153)가 활성화되어있으면, 상기 제2 내지 제4 전류 제어 회로들(142∼144)은 단락된다. 상기 제1 내지 제3 퓨징 회로들(151∼153)은 각각 레이저(LASER)에 의해 단절되는 레이저 퓨즈(Fuse)를 구비한다.
상기 도 1에서 상기 제1 퓨징 회로(151)가 상기 제3 전류 제어 회로(143)와 병렬로 연결되고, 상기 제2 퓨징 회로(152)가 상기 제2 및 제3 전류 제어 회로들(142,143)과 병렬로 연결되며, 상기 제3 퓨징 회로(153)가 상기 제1 내지 제3 전류 제어 회로들(141∼143)과 병렬로 연결되어도 상기 도 1에 도시된 회로와 동일한 효과를 나타낸다.
또, 상기 도 1에서 상기 제1 퓨징 회로(151)가 상기 제1 전류 제어 회로(141)와 병렬로 연결되고, 상기 제2 퓨징 회로(152)가 상기 제1 및 제2 전류 제어 회로들(141,142)과 병렬로 연결되며, 상기 제3 퓨징 회로(153)가 상기 제1 내지 제3 전류 제어 회로들(141∼143)과 병렬로 연결되어도 상기 도 1에 도시된 회로와 동일한 효과를 나타낸다.
또한, 상기 도 1에서 상기 제1 퓨징 회로(151)가 상기 제2 전류 제어 회로(142)와 병렬로 연결되고, 상기 제2 퓨징 회로(152)가 상기 제2 및 제3 전류 제어 회로들(142,143)과 병렬로 연결되며, 상기 제3 퓨징 회로(153)가 상기 제2 내지 제4 전류 제어 회로들(142∼144)과 병렬로 연결되어도 상기 도 1에 도시된 회로와 동일한 효과를 나타낸다.
도 2는 본 발명의 제2 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도이다. 도 2를 참조하면, 본 발명의 제2 실시예에 따른 식별 회로를 구비하는 반도체 장치는 제1 및 제2 단자들(211,221), 전류 제어부(240), 제1 내지 제3 퓨징 회로들(251∼253) 및 내부 회로(231)를 구비한다. 전류 제어부(240)는 제1 내지 제4 전류 제어 회로들(241∼244)을 구비한다.
상기 도 2에 도시된 반도체 장치(201)는 상기 도 1에 도시된 반도체 장치(101)와 그 구비 요소는 동일하고, 제1 내지 제4 전류 제어 회로들(241∼244)과 제1 및 제3 퓨징 회로들(251∼253)의 연결 관계만 다르다. 따라서, 도 1과 중복되는 설명은 생략하고, 제1 내지 제4 전류 제어 회로들(241∼244)과 제1 및 제3 퓨징 회로들(251∼253)의 연결 관계에 대해서만 설명하기로 한다.
상기 제1 내지 제3 퓨징 회로들(251∼253)은 각각 상기 제2 내지 제4 전류 제어 회로들(241∼244)과 병렬로 연결된다. 즉, 상기 제1 퓨징 회로(251)는 상기 제4 전류 제어 회로(244)와 병렬로 연결되고, 상기 제2 퓨징 회로(252)는 상기 제3 제어 회로(243)와 병렬로 연결되며, 상기 제3 퓨징 회로(253)는 상기 제2 전류 제어 회로(242)와 병렬로 연결된다. 따라서, 상기 제1 퓨징 회로(251)가 활성화되어있으면 상기 제4 전류 제어 회로(244)는 단락되고, 상기 제2 퓨징 회로(252)가 활성화되어있으면 상기 제3 전류 제어 회로(243)가 단락되며, 상기 제3 퓨징 회로(253)가 활성화되어있으면, 상기 제2 전류 제어 회로(242)가 단락된다.
상기 도 2에서 상기 제1 퓨징 회로(251)가 상기 제3 전류 제어 회로(241)와 병렬로 연결되고, 상기 제2 퓨징 회로(252)가 상기 제2 전류 제어 회로(242)와 병렬로 연결되며, 상기 제3 퓨징 회로(253)가 상기 제1 전류 제어 회로(241)와 병렬로 연결되어도 상기 도 2에 도시된 회로와 동일한 효과를 나타낸다.
상기 도 2에서 제1 내지 제4 전류 제어 회로들(241∼244)은 각각 PMOS 트랜지스터 대신 NMOS 트랜지스터를 구비할 수도 있다.
도 3은 본 발명의 제3 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도이다. 도 3을 참조하면, 본 발명의 제3 실시예에 따른 식별 회로를 구비하는 반도체 장치(301)는 제1 및 제2 단자들(311,321), 전류 제어부(340), 제1 내지 제3 퓨징 회로들(351∼353) 및 내부 회로(331)를 구비한다. 전류 제어부(340)는 제1 내지 제4 전류 제어 회로들(341∼344)을 구비한다.
상기 도 3에 도시된 반도체 장치(301)는 상기 도 1에 도시된 반도체 장치(101)와 그 구비 요소는 동일하고, 제1 내지 제4 전류 제어 회로들(341∼344)과 제1 및 제3 퓨징 회로들(351∼354)의 연결 관계만 다르다. 따라서, 도 1과 중복되는 설명은 생략하고, 제1 내지 제4 전류 제어 회로들(341∼344)과 제1 및 제3 퓨징 회로들(351∼354)의 연결 관계에 대해서만 설명하기로 한다.
상기 제1 내지 제3 퓨징 회로들(351∼354)은 상기 제2 내지 제4 전류 제어 회로들(342∼344) 중 적어도 하나의 전류 제어 회로들과 병렬로 연결된다. 즉, 상기 제1 퓨징 회로(351)는 상기 제4 전류 제어 회로(344)와 병렬로 연결되고, 상기 제2 퓨징 회로(352)는 상기 제3 제어 회로(343)와 병렬로 연결되며, 상기 제3 퓨징 회로(353)는 상기 제2 및 제4 전류 제어 회로들(342∼344)과 병렬로 연결된다. 따라서, 상기 제1 퓨징 회로(351)가 활성화되어있으면 상기 제4 전류 제어 회로(344)는 단락되고, 상기 제2 퓨징 회로(352)가 활성화되어있으면 상기 제3 전류 제어 회로(343)가 단락되며, 상기 제3 퓨징 회로(353)가 활성화되어있으면, 상기 제2 내지 제4 전류 제어 회로들(342∼344)이 모두 단락된다.
상기 도 3에서 상기 제1 퓨징 회로(351)가 상기 제2 전류 제어 회로(342)와 병렬로 연결되고, 상기 제2 퓨징 회로(352)가 상기 제3 전류 제어 회로(343)와 병렬로 연결되며, 상기 제3 퓨징 회로(353)가 상기 제2 내지 제4 전류 제어 회로들(342∼344)과 병렬로 연결되어도 상기 도 3에 도시된 회로와 동일한 효과를 나타낸다.
또, 상기 도 3에서 상기 제1 퓨징 회로(351)가 상기 제3 전류 제어 회로(343)와 병렬로 연결되고, 상기 제2 퓨징 회로(352)가 상기 제2 전류 제어 회로(342)와 병렬로 연결되며, 상기 제3 퓨징 회로(353)가 상기 제1 내지 제3 전류 제어 회로들(341∼343)과 병렬로 연결되어도 상기 도 3에 도시된 회로와 동일한 효과를 나타낸다.
또한, 상기 도 3에서 상기 제1 퓨징 회로(351)가 상기 제1 전류 제어 회로(341)와 병렬로 연결되고, 상기 제2 퓨징 회로(352)가 상기 제2 전류 제어 회로(342)와 병렬로 연결되며, 상기 제3 퓨징 회로(353)가 상기 제1 내지 제3 전류 제어 회로들(341∼343)과 병렬로 연결되어도 상기 도 3에 도시된 회로와 동일한 효과를 나타낸다.
제1 내지 제4 전류 제어 회로들(341∼344)은 각각 PMOS 트랜지스터 대신 NMOS 트랜지스터를 구비할 수도 있다.
도 4는 상기 도 1에 도시된 식별 회로를 이용하여 반도체 장치의 기능을 식별하는 방법을 설명하기 위한 회로도이다. 도 4를 참조하면, 상기 제1 단자(111)에 전류계(411) 및 다양한 크기의 전압을 발생하는 전원(421)이 연결되고, 상기 제2 단자에는 전원 전압(Vcc)이 인가된다. 상기 전원 전압(Vcc)은 설명의 편의상 3.3볼트로 정의하고, 상기 제1 내지 제4 PMOS 트랜지스터들(141∼144)의 문턱 전압은 (0.7)볼트로 정의한다.
도 4를 참조하면, 상기 반도체 장치(101)는 4가지 기능을 가질 수 있다.
첫 번째 기능은 상기 제3 퓨징 회로(153)가 활성화되어있을 경우이다. 이 때, 상기 제1 및 제2 퓨징 회로들(151,152)은 활성화되어있거나 비활성화되어있거나 상관없다. 상기 제3 퓨징 회로(153)가 활성화되어있을 경우, 상기 제1 단자(111)에는 (4.0)볼트 이상의 전압만 인가되면 상기 전류계(411)에는 전류가 흐른다. 상기 제1 단자(111)에 인가되는 전압은 상기 제1 전류 제어 회로(141)와 상기 제3 퓨징 회로(153)를 통해서 곧바로 상기 제2 단자(121)로 전달된다. 상기 제1 단자(111)에 인가되는 전압이 (4.0)볼트일 경우, 이 전압은 상기 제2 단자(121)에 인가되는 전압(3.3볼트)보다 PMOS 트랜지스터의 문턱 전압(0.7볼트)만큼 높으므로 상기 제1 PMOS 트랜지스터(161)는 턴온(turn-on)된다. 따라서, 상기 제1 단자(111)로부터 상기 제2 단자(121)로 전류가 흐르게 된다.
두 번째 기능은 상기 제3 퓨징 회로(153)가 비활성화되고 제2 퓨징 회로(152)가 활성화되어있을 경우이다. 이 때, 상기 제1 퓨징 회로(151)는 활성화되어있거나 비활성화되어있거나 상관없다. 이럴 경우, 상기 제1 단자(111)에 (4.7)볼트 이상의 전압만 인가되면 상기 전류계(411)에는 전류가 흐른다. 상기 제1 단자(111)에 인가되는 전압은 상기 제1 전류 제어 회로(141), 제2 전류 제어 회로(142) 및 상기 제2 퓨징 회로(152)를 통해서 곧바로 상기 제2 단자(121)로 전달된다. 상기 제1 단자(111)에 인가되는 전압이 (4.4)볼트일 경우, 이 전압은 상기 제2 단자(121)에 인가되는 전압(3.3볼트)보다 PMOS 트랜지스터의 문턱 전압의 두배(1.4볼트)만큼 높으므로 상기 제1 및 제2 PMOS 트랜지스터들(161,162)은 모두 턴온된다. 따라서, 상기 제1 단자(111)로부터 상기 제2 단자(121)로 전류가 흐르게 된다.
세 번째 기능은 상기 제2 및 제3 퓨징 회로들(152,153)이 비활성화되고 제1 퓨징 회로(151)만 활성화되어있을 경우이다. 이럴 경우, 상기 제1 단자(111)에는 (5.4)볼트 이상의 전압이 인가되어야만 상기 전류계(411)에는 전류가 흐른다. 상기 제1 단자(111)에 인가되는 전압은 상기 제1 내지 제3 전류 제어 회로들(141∼143) 및 상기 제1 퓨징 회로(151)를 통해서 상기 제2 단자(121)로 전달된다. 상기 제1 단자(111)에 인가되는 전압이 (5.4)볼트일 경우, 이 전압은 상기 제2 단자(121)에 인가되는 전압(3.3볼트)보다 PMOS 트랜지스터의 문턱 전압의 세배(2.1볼트)만큼 높으므로 상기 제1 내지 제3 PMOS 트랜지스터들(161∼163)은 모두 턴온된다. 따라서, 상기 제1 단자(111)로부터 상기 제2 단자(121)로 전류가 흐르게 된다.
네 번째 기능은 상기 제1 내지 제3 퓨징 회로들(151∼153)이 모두 비활성화되어있을 경우이다. 이때는 상기 제1 단자(111)에는 (6.1)볼트 이상의 전압이 인가되어야만 상기 전류계(411)에 전류가 흐른다. 상기 제1 단자(111)에 인가되는 전압은 상기 제1 내지 제4 전류 제어 회로들(141∼144)을 통해서 상기 제2 단자(121)로 전달된다. 상기 제1 단자(111)에 인가되는 전압이 (5.8)볼트일 경우, 이 전압은 상기 제2 단자(121)에 인가되는 전압(3.0볼트)보다 PMOS 트랜지스터의 문턱 전압의 4배(2.8볼트)만큼 높으므로 상기 제1 내지 제4 PMOS 트랜지스터들(161∼164)은 모두 턴온된다. 따라서, 상기 제1 단자(111)로부터 상기 제2 단자(121)로 전류가 흐르게 된다.
이와 같이, 본 발명의 제1 내지 제3 실시예들에 따르면, 제1 내지 제3 퓨징 회로들(151∼153,251∼253,351∼353)의 활성화 여부에 따라 반도체 장치들(101,201,301)은 4가지 기능을 나타낼 수 있다. 도 1 내지 도 3에서, 제1 내지 제3 퓨징 회로들(151∼153,251∼253,351∼353)과 제1 내지 제4 전류 제어 회로들(141∼144,241∼244,341∼344)의 수를 증가시키면 반도체 장치들(101,201,301)의 기능들은 증가하고, 제1 내지 제3 퓨징 회로들(151∼153,251∼253,351∼353)과 제1 내지 제4 전류 제어 회로들(141∼144,241∼244,341∼344)의 수를 감소시키면 반도체 장치들(101,201,301)의 기능들은 감소한다. 예컨대, 두 개의 전류 제어 회로들과 한 개의 퓨징 회로만 사용하면 두가지 기능을 나타내고, 세 개의 전류 제어 회로들과 두 개의 퓨징 회로들을 사용하면 세가지 기능을 나타내며, 다섯 개의 전류 제어 회로들과 네개의 퓨징 회로들을 사용하면 다섯가지 기능을 나타낼 수 있다.
도 5는 본 발명의 제4 실시예에 따른 식별 회로를 구비하는 반도체 장치의 개략적인 회로도이다. 도 5를 참조하면, 본 발명의 제4 실시예에 따른 식별 회로를 구비하는 반도체 장치(501)는 제1 및 제2 단자들(511,521), 전류 제어부(540), 제1 내지 제3 퓨징 회로들(551∼553) 및 내부 회로(531)를 구비한다.
상기 제1 단자(511) 예컨대, 입출력 패드를 통해서 신호들이 입출력된다.
상기 제2 단자(521) 예컨대, 접지 패드에 외부로부터 접지단(GND) 예컨대, 0볼트의 전압이 인가된다.
상기 내부 회로(531)는 상기 제1 단자(511)와 전기적으로 연결된다. 상기 내부 회로(531)는 상기 제1 단자(511)를 통해서 외부로부터 데이터를 입력하거나 또는 상기 제1 단자를 통해서 외부로 데이터를 출력한다.
전류 제어부(540)는 제1 내지 제4 전류 제어 회로들(541∼544)을 구비한다. 상기 제1 내지 제4 전류 제어 회로들(541∼544)은 상기 제1 단자(511)와 상기 제2 단자(521) 사이에 직렬로 연결된다. 상기 제1 내지 제4 전류 제어 회로들(541∼544)은 각각 NMOS 트랜지스터를 구비한다. 즉, 상기 제1 전류 제어 회로(541)는 제1 NMOS 트랜지스터(561)를, 상기 제2 전류 제어 회로(542)는 제2 NMOS 트랜지스터(562)를, 상기 제3 전류 제어 회로(543)는 제3 NMOS 트랜지스터(563)를, 상기 제4 전류 제어 회로(544)는 제4 NMOS 트랜지스터(564)를 구비한다.
상기 제1 NMOS 트랜지스터(561)의 소오스는 상기 제1 단자(511)에 연결된다. 상기 제2 NMOS 트랜지스터(562)의 소오스는 상기 제1 NMOS 트랜지스터(561)의 게이트와 드레인에 연결된다. 상기 제3 PMOS 트랜지스터(563)의 소오스는 상기 제2 NMOS 트랜지스터(562)의 게이트와 드레인에 연결된다. 상기 제4 NMOS 트랜지스터(564)의 소오스는 상기 제3 NMOS 트랜지스터(563)의 게이트와 드레인에 연결되고, 상기 제4 NMOS 트랜지스터(564)의 게이트와 드레인은 상기 제2 단자(521)에 연결된다.
상기 제1 내지 제4 NMOS 트랜지스터들(561∼564) 중 각 NMOS 트랜지스터의 게이트와 드레인을 서로 접속시킴으로써 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)은 각각 다이오드의 역할을 수행한다. 이 때, 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)의 게이트들과 드레인들은 다이오드의 애노드에 해당되고, 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)의 소오스들은 다이오드의 캐쏘드에 해당된다. 따라서, 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)은 상기 제2 단자(521)에 대해서는 순방향 동작을 하고, 상기 제1 단자(511)에 대해서는 역방향 동작을 한다. 즉, 상기 제1 단자(511)에 인가되는 전압이 상기 제2 단자(521)에 인가되는 전압보다 NMOS 트랜지스터의 문턱 전압의 4배만큼 낮으면 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)은 모두 활성화되므로 상기 제2 단자(521)로부터 상기 제1 단자(511)로 전류가 흐른다.
상기 제1 내지 제3 퓨징 회로들(551∼553)은 상기 제2 내지 제4 전류 제어 회로들(542∼544) 중 적어도 하나의 전류 제어 회로와 병렬로 연결된다. 즉, 상기 제1 퓨징 회로(551)는 상기 제2 전류 제어 회로(542)와 병렬로 연결되고, 상기 제2 퓨징 회로(552)는 상기 제3 전류 제어 회로(543)와 병렬로 연결되며, 상기 제3 퓨징 회로(553)는 상기 제4 전류 제어 회로(544)와 병렬로 연결된다. 따라서, 상기 제1 퓨징 회로(551)가 활성화되어있으면 상기 제2 전류 제어 회로(542)는 단락되고, 상기 제2 퓨징 회로(552)가 활성화되어있으면 상기 제3 전류 제어 회로(543)가 단락되며, 상기 제3 퓨징 회로(553)가 활성화되어있으면, 상기 제4 전류 제어 회로(544)가 단락된다. 상기 제1 내지 제3 퓨징 회로들(551∼553)은 각각 레이저에 의해 단절되는 레이저 퓨즈를 구비한다.
상기 도 5에서 상기 제1 퓨징 회로(551)가 상기 제1 전류 제어 회로(541)와 병렬로 연결되고, 상기 제2 퓨징 회로(552)가 상기 제2 전류 제어 회로(542)와 병렬로 연결되며, 상기 제3 퓨징 회로(553)가 상기 제3 전류 제어 회로(543)와 병렬로 연결되어도 상기 도 5에 도시된 회로와 동일한 효과를 나타낸다.
또, 상기 도 5에서 상기 제1 퓨징 회로(551)가 상기 제1 전류 제어 회로(541)와, 상기 제2 퓨징 회로(552)가 상기 제1 및 제2 전류 제어 회로들(541∼542)과, 상기 제3 퓨징 회로(553)가 상기 제1 내지 제3 전류 제어 회로들(541∼543)과 병렬로 연결되거나 또는 상기 제1 퓨징 회로(551)가 상기 제2 전류 제어 회로(542)와, 상기 제2 퓨징 회로(552)가 상기 제2 및 제3 전류 제어 회로들(542,543)과, 상기 제3 퓨징 회로(553)가 상기 제2 내지 제4 전류 제어 회로들(542∼544)과 병렬로 연결되어도 상기 도 5에 도시된 회로와 동일한 효과를 나타낸다.
또한, 상기 도 5에서 상기 제1 퓨징 회로(551)가 상기 제4 전류 제어 회로(544)와, 상기 제2 퓨징 회로(552)가 상기 제3 및 제4 전류 제어 회로들(543,544)과, 상기 제3 퓨징 회로(553)가 상기 제2 내지 제4 전류 제어 회로들(542∼544)과 병렬로 연결되거나 또는 상기 제1 퓨징 회로(551)가 상기 제3 전류 제어 회로(543)와, 상기 제2 퓨징 회로(552)가 상기 제2 및 제3 전류 제어 회로들(542,543)과, 상기 제3 퓨징 회로(553)가 상기 제1 내지 제3 전류 제어 회로들(541∼543)과 병렬로 연결되어도 상기 도 5에 도시된 회로와 동일한 효과를 나타낸다.
또한, 상기 도 5에서 상기 제1 퓨징 회로(551)가 상기 제2 전류 제어 회로(542)와, 상기 제2 퓨징 회로(552)가 상기 제3 전류 제어 회로(543)와, 상기 제3 퓨징 회로(553)가 상기 제2 내지 제4 전류 제어 회로들(542∼544)과 병렬로 연결되거나 또는 상기 제1 퓨징 회로(551)가 상기 제1 전류 제어 회로(541)와, 상기 제2 퓨징 회로(552)가 상기 제2 전류 제어 회로(542)와, 상기 제3 퓨징 회로(553)가 상기 제1 내지 제3 전류 제어 회로들(541∼543)과 병렬로 연결되어도 상기 도 5에 도시된 회로와 동일한 효과를 나타낸다.
도 6은 상기 도 5에 도시된 식별 회로를 이용하여 반도체 장치의 기능을 식별하는 방법을 설명하기 위한 회로도이다. 도 6을 참조하면, 상기 제1 단자(511)에 전류계(611) 및 다양한 크기의 전압을 발생하는 전원(621)이 연결되고, 상기 제2 단자(521)에는 접지단(GND)이 인가된다. 상기 접지 전압(GND)은 0볼트로 정의하고, 상기 제1 내지 제4 NMOS 트랜지스터들(561∼564)의 문턱 전압은 (0.7)볼트로 정의한다.
도 6을 참조하면, 상기 반도체 장치(501)는 4가지 기능을 가질 수 있다.
첫 번째 기능은 상기 제1 내지 제3 퓨징 회로들(551∼553)이 모두 활성화되어있을 경우이다. 상기 제1 내지 제3 퓨징 회로들(551∼553)이 모두 활성화되어있을 경우, 상기 제1 단자에는 (-0.7)볼트 이하의 전압만 인가되면 상기 전류계(611)에는 전류가 흐른다. 상기 제1 단자(511)에 인가되는 전압은 상기 제1 전류 제어 회로(541)와 상기 제1 내지 제3 퓨징 회로들(551∼553)을 통해서 곧바로 상기 제2 단자(521)로 전달된다. 상기 제1 단자(511)에 인가되는 전압이 (-0.7)볼트일 경우, 이 전압은 상기 제2 단자(521)에 인가되는 전압(0볼트)보다 NMOS 트랜지스터의 문턱 전압(0.7볼트)만큼 낮으므로 상기 제1 NMOS 트랜지스터(561)는 턴온된다. 따라서, 상기 제2 단자(521)로부터 상기 제1 단자(511)로 전류가 흐르게 된다.
두 번째 기능은 상기 제1 퓨징 회로(551)만 비활성화되고 제2 및 제3 퓨징 회로들(552,553)은 활성화되어있을 경우이다. 이 때는 상기 제1 단자(511)에 (-1.4)볼트 이하의 전압만 인가되면 상기 전류계에는 전류가 흐른다. 상기 제1 단자(511)에 인가되는 전압은 상기 제1 전류 제어 회로(541), 제2 전류 제어 회로(542) 및 상기 제2 및 제3 퓨징 회로들(552,553)을 통해서 상기 제2 단자(521)로 전달된다. 상기 제1 단자(511)에 인가되는 전압이 (-1.4)볼트일 경우, 이 전압은 상기 제2 단자(521)에 인가되는 전압(0볼트)보다 NMOS 트랜지스터의 문턱 전압의 두배(1.4볼트)만큼 낮으므로 상기 제1 및 제2 NMOS 트랜지스터들(561,562)은 모두 턴온된다. 따라서, 상기 제2 단자(521)로부터 상기 제1 단자(511)로 전류가 흐르게 된다.
세 번째 기능은 상기 제1 및 제2 퓨징 회로들(551,552)이 비활성화되고 제3 퓨징 회로(553)만 활성화되어있을 경우이다. 이럴 경우, 상기 제1 단자(511)에는 (-2.1)볼트 이하의 전압이 인가되어야만 상기 전류계(611)에는 전류가 흐른다. 상기 제1 단자(511)에 인가되는 전압은 상기 제1 내지 제3 전류 제어 회로들(541∼543) 및 상기 제3 퓨징 회로(553)를 통해서 상기 제2 단자(521)로 전달된다. 상기 제1 단자(511)에 인가되는 전압이 (-2.1)볼트일 경우, 이 전압은 상기 제2 단자(521)에 인가되는 전압(0볼트)보다 NMOS 트랜지스터의 문턱 전압의 세배(2.1볼트)만큼 낮으므로 상기 제1 내지 제3 PMOS 트랜지스터들(561∼563)은 모두 턴온된다. 따라서, 상기 제2 단자(521)로부터 상기 제1 단자(511)로 전류가 흐르게 된다.
네 번째 기능은 상기 제1 내지 제3 퓨징 회로들(551∼553)이 모두 비활성화되어있을 경우이다. 이때는 상기 제1 단자(511)에는 (-2.8)볼트 이하의 전압이 인가되어야만 상기 전류계(611)에 전류가 흐른다. 상기 제1 단자(511)에 인가되는 전압은 상기 제1 내지 제4 전류 제어 회로들(541∼544))을 통해서 상기 제2 단자(521)로 전달된다. 상기 제1 단자(511)에 인가되는 전압이 (-2.8)볼트일 경우, 이 전압은 상기 제2 단자(521)에 인가되는 전압(0볼트)보다 NMOS 트랜지스터의 문턱 전압의 네배(2.8볼트)만큼 낮으므로 상기 제1 내지 제4 PMOS 트랜지스터들(561∼564)은 모두 턴온된다. 따라서, 상기 제2 단자(521)로부터 상기 제1 단자(511)로 전류가 흐르게 된다.
이와 같이, 본 발명의 제4 실시예에 따르면, 제1 내지 제3 퓨징 회로들(551∼553)의 활성화 여부에 따라 반도체 장치(501)는 네가지 기능을 나타낼 수 있다. 도 5에서, 제1 내지 제3 퓨징 회로들(551∼553)과 제1 내지 제4 전류 제어 회로들(541∼544)의 수를 증가시키면 반도체 장치(501)의 기능은 증가하고, 제1 내지 제3 퓨징 회로들(551∼553)과 제1 내지 제4 전류 제어 회로들(541∼544)의 수를 감소시키면 반도체 장치(501)의 기능은 감소한다. 예컨대, 두 개의 전류 제어 회로들과 한 개의 퓨징 회로만 사용하면 두가지 기능을 나타내고, 세 개의 전류 제어 회로들과 두 개의 퓨징 회로들을 사용하면 세가지 기능을 나타내며, 다섯 개의 전류 제어 회로들과 네개의 퓨징 회로들을 사용하면 다섯가지 기능을 나타낼 수 있다.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 기능 식별 방법을 설명하기 위한 흐름도이다. 도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 기능 식별 방법은 퓨징 회로의 선택적 활성화 단계(701) 및 반도체 장치의 기능 식별 단계(711)를 포함한다.
상기 도 1에 도시된 회로를 통하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 기능 식별 방법을 설명하기로 한다.
상기 퓨징 회로의 선택적 활성화 단계(701)에서는 제1 내지 제3 퓨징 회로들(151∼153) 중 적어도 하나의 퓨징 회로를 선택적으로 활성화시켜서 상기 반도체 장치(101)의 기능을 설정한다. 상기 도 1에 도시된 회로는 4가지 기능을 가질 수 있다. 첫 번째 기능은 상기 제3 퓨징 회로(153)를 활성화시켜서 설정한다. 이 때, 상기 제2 및 제3 퓨징 회로들(152,153)은 활성화되어있거나 비활성화되어있거나 상관없다. 두 번째 기능은 상기 제3 퓨징 회로(153)는 비활성화시키고 제2 퓨징 회로(152)를 활성화시켜서 설정한다. 이 때, 상기 제1 퓨징 회로(151)는 활성화시키거나 비활성시키거나 상관없다. 세 번째 기능은 상기 제2 및 제3 퓨징 회로들(152,153)을 비활성화시키고 제1 퓨징 회로(151)만 활성화시켜서 설정한다. 네 번째 기능은 상기 제1 내지 제3 퓨징 회로들(151∼153)을 모두 비활성화시켜서 설정한다.
상기 반도체 장치의 기능 식별 단계(711)에서는 상기 제1 단자(111)와 상기 제2 단자(121) 사이에 각각 다양한 크기의 전압들을 인가하고 상기 제1 단자(111)와 상기 제2 단자(121) 사이에 전류가 흐르게 하는 임계 전압을 검출함으로써 상기 반도체 장치(101)의 기능을 식별한다. 즉, 상기 도 4에 도시된 방법을 이용하여 상기 반도체 장치(101)의 4가지 기능을 식별한다. 이 때, 상기 제2 단자(121)에는 상기 반도체 장치(101)의 전원 전압(Vcc)을 인가하고 상기 제1 단자(111)에는 상기 전원 전압(Vcc)보다 소정 레벨 높은 전압을 인가하여 상기 반도체 장치(101)의 기능을 식별한다. 또, 상기 제2 단자(121)에는 상기 반도체 장치(101)의 접지 전압GND)을 인가하고 상기 제1 단자(111)에는 상기 접지 전압(GND)보다 소정 레벨 낮은 음전압을 인가하여 상기 반도체 장치(101)의 기능을 식별한다.
도 1 내지 도 7에서 퓨징 회로가 활성화된다는 것은 퓨징 회로가 구비하는 레이저 퓨즈가 연결되어있다는 것을 나타내고, 퓨징 회로가 비활성화된다는 것은 퓨징 회로가 구비하는 레이저 퓨즈가 끊어져있다는 것을 나타낸다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체 장치들(101∼501)의 패드들 중 소수의 패드만 이용하더라도 반도체 장치들(101∼501)의 기능을 다양하게 설정할 수가 있다. 또한, 소수의 패드만 이용하므로 패드 수가 적은 반도체 장치에도 다양한 기능을 설정할 수가 있다.

Claims (13)

  1. 제1 단자;
    제2 단자;
    상기 제1 단자와 상기 제2 단자 사이에 직렬로 연결되며 소정의 전압이 인가되면 활성화되어 전류가 흐르는 다수개의 전류 제어 회로들을 구비하는 전류 제어부; 및
    상기 전류 제어 회로들과 병렬로 연결되는 적어도 하나의 퓨징 회로를 구비하고,
    상기 적어도 하나의 퓨징 회로를 선택적으로 활성화시켜서 상기 제1 단자와 제2 단자 사이에 전류가 흐를 때 상기 제1 단자에 인가된 전압의 크기에 따라 상기 반도체 장치의 기능을 식별하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 다수개의 전류 제어 회로들은 다이오드를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 다이오드는 NMOS 트랜지스터를 구비하며, 상기 NMOS 트랜지스터의 드레인과 게이트는 상호 접속되어 상기 각 다이오드의 애노드에 해당되고, 상기 NMOS 트랜지스터의 소오스는 상기 각 다이오드의 캐쏘드에 해당되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 다이오드는 PMOS 트랜지스터를 구비하며, 상기 PMOS 트랜지스터의 소오스는 상기 각 다이오드의 애노드에 대응되고 상기 PMOS 트랜지스터의 게이트와 드레인은 상기 각 다이오드의 캐쏘드에 대응되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 퓨징 회로는 레이저에 의해 단절되는 레이저 퓨즈인 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2 단자는 상기 반도체 장치의 소정의 전원 전압을 발생하는 전원에 연결되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 단자와 상기 제2 단자 사이에 전압차가 발생하도록 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제2 단자는 상기 반도체 장치의 소정의 전원 전압을 발생하는 접지단에 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제2 단자는 상기 반도체 장치의 접지 전압을 발생하는 접지 패드에 연결되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 단자는 상기 반도체 장치의 신호가 입출력되는 입출력 패드인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 전류 제어 회로들에 퓨징 회로가 하나씩 병렬로 연결되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 제n 퓨징 회로(n=1,2,...)는 n개의 전류 제어 회로들과 병렬로 연결되는 것을 특징으로 하는 반도체 장치.
  13. 제1 및 제2 단자들과 상기 제1 및 제2 단자 사이에 직렬로 연결된 다수개의 전류 제어 회로들 및 상기 전류 제어 회로들에 각각 병렬로 연결되며 활성화시에는 대응되는 적어도 하나의 전류 제어 회로를 단락시키는 적어도 하나의 퓨징 회로를 구비하고 상기 적어도 하나의 퓨징 회로의 활성화 여부에 따라 다양한 기능을 갖는 반도체 장치의 상기 기능 식별 방법에 있어서, 상기 적어도 하나의 퓨징 회로를 선택적으로 활성화시켜서 상기 반도체 장치의 기능을 설정하는 퓨징 회로의 선택적 활성화 단계; 및 상기 제1 단자와 상기 제2 단자 사이에 각각 다양한 크기의 전압들을 인가하고 상기 제1 단자와 상기 제2 단자 사이에 전류가 흐르게하는 임계 전압을 검출함으로써 상기 반도체 장치의 기능을 식별하는 반도체 장치의 기능 식별 단계를 포함하는 것을 특징으로 하는 반도체 장치의 기능 식별 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729921B2 (en) 2010-03-26 2014-05-20 Electronics And Telecommunications Research Institute Terminal discriminating apparatus and terminal discriminating method using the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349130A (ja) * 1999-06-03 2000-12-15 Nec Ic Microcomput Syst Ltd 半導体集積回路基板とその製造方法およびその特性チェック方法
US6430016B1 (en) * 2000-02-11 2002-08-06 Micron Technology, Inc. Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp
US20020083374A1 (en) * 2000-12-26 2002-06-27 Nortel Networks Limited Identification module for a passive component of a system
US7299203B1 (en) * 2001-04-19 2007-11-20 Xilinx, Inc. Method for storing and shipping programmable ASSP devices
US7131033B1 (en) * 2002-06-21 2006-10-31 Cypress Semiconductor Corp. Substrate configurable JTAG ID scheme
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
KR100688518B1 (ko) * 2005-01-12 2007-03-02 삼성전자주식회사 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지
KR101803721B1 (ko) * 2016-09-05 2017-12-01 주식회사 에스앤에스티 개선된 전기적 퓨즈 구조

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3587052A (en) * 1968-10-28 1971-06-22 Tektronix Inc Transistor matrix
US4480199A (en) 1982-03-19 1984-10-30 Fairchild Camera & Instrument Corp. Identification of repaired integrated circuits
US4716302A (en) * 1986-12-22 1987-12-29 Motorola, Inc. Identity circuit for an integrated circuit using a fuse and transistor enabled by a power-on reset signal
US4942358A (en) * 1988-11-02 1990-07-17 Motorola, Inc. Integrated circuit option identification circuit and method
US5222043A (en) * 1989-06-29 1993-06-22 Siemens Aktiengesellschaft Circuit configuration for identification of integrated semiconductor circuitries
DE58903298D1 (de) * 1989-06-29 1993-02-25 Siemens Ag Schaltungsanordnung zur identifikation integrierter halbleiterschaltkreise.
KR920007535B1 (ko) 1990-05-23 1992-09-05 삼성전자 주식회사 식별회로를 구비한 반도체 집적회로 칩
US5459355A (en) * 1992-12-09 1995-10-17 Intel Corporation Multiple layer programmable layout for version identification
US5301143A (en) * 1992-12-31 1994-04-05 Micron Semiconductor, Inc. Method for identifying a semiconductor die using an IC with programmable links
US5347263A (en) * 1993-02-05 1994-09-13 Gnuco Technology Corporation Electronic identifier apparatus and method utilizing a single chip microcontroller and an antenna coil
US5553022A (en) * 1994-12-27 1996-09-03 Motorola Inc. Integrated circuit identification apparatus and method
US5731733A (en) * 1995-09-29 1998-03-24 Intel Corporation Static, low current sensing circuit for sensing the state of a fuse device
US5789970A (en) * 1995-09-29 1998-08-04 Intel Corporation Static, low current, low voltage sensing circuit for sensing the state of a fuse device
DE19537920C2 (de) * 1995-10-12 1999-08-19 Temic Semiconductor Gmbh Integrierte Schaltungsanordnung mit Diodencharaktaristik
US5787012A (en) * 1995-11-17 1998-07-28 Sun Microsystems, Inc. Integrated circuit with identification signal writing circuitry distributed on multiple metal layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729921B2 (en) 2010-03-26 2014-05-20 Electronics And Telecommunications Research Institute Terminal discriminating apparatus and terminal discriminating method using the same

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