JPH0548493B2 - - Google Patents
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- Publication number
- JPH0548493B2 JPH0548493B2 JP61136692A JP13669286A JPH0548493B2 JP H0548493 B2 JPH0548493 B2 JP H0548493B2 JP 61136692 A JP61136692 A JP 61136692A JP 13669286 A JP13669286 A JP 13669286A JP H0548493 B2 JPH0548493 B2 JP H0548493B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- signal
- input
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト信号発生回路に関し、特に半導
体集積回路をテストする際にテスト以外の機能を
有する入力端子からの信号によりテスト信号を発
生するテスト信号発生回路に関する。
体集積回路をテストする際にテスト以外の機能を
有する入力端子からの信号によりテスト信号を発
生するテスト信号発生回路に関する。
一般にマイクロコンピユータ等を搭載した半導
体集積回路の製造時には、内部回路が正常動作を
するか否かの厳密なテストが行われる。この際、
不良検出率及びテスト効率向上の為、通常、半導
体集積回路にはテスト回路が内蔵される場合が多
く、テスト時には通常動作と異なる特別な動作モ
ードで動作テストが実施される。
体集積回路の製造時には、内部回路が正常動作を
するか否かの厳密なテストが行われる。この際、
不良検出率及びテスト効率向上の為、通常、半導
体集積回路にはテスト回路が内蔵される場合が多
く、テスト時には通常動作と異なる特別な動作モ
ードで動作テストが実施される。
従つて、通常動作とテスト時の動作を判別する
ために特別にテスト端子を設け、このテスト端子
から切換信号を入力してテスト回路をテスト時に
能動、通常動作時に非能動の切換えをする場合が
多い。
ために特別にテスト端子を設け、このテスト端子
から切換信号を入力してテスト回路をテスト時に
能動、通常動作時に非能動の切換えをする場合が
多い。
〔発明が解決しようとする問題点〕
上述した従来のテスト信号発生回路は、半導体
集積回路を通常動作状態で使用する時には、全く
無意味な端子を余分に設ける必要があるという問
題点がある。更に、マイクロコンピユータにおい
ては近年その高性能化が進むに伴い、マイクロコ
ンピユータが外部とインタフエースするためのポ
ート数も増大する傾向にあり、テスト端子として
独立に１ピンを専有することは限られた端子数の
有効な利用ができないという問題点がある。
集積回路を通常動作状態で使用する時には、全く
無意味な端子を余分に設ける必要があるという問
題点がある。更に、マイクロコンピユータにおい
ては近年その高性能化が進むに伴い、マイクロコ
ンピユータが外部とインタフエースするためのポ
ート数も増大する傾向にあり、テスト端子として
独立に１ピンを専有することは限られた端子数の
有効な利用ができないという問題点がある。
本発明の目的は、通常動作時に本来果すべき用
途を有する入力端子をテスト端子として共用でき
るテスト信号発生回路を提供することにある。
途を有する入力端子をテスト端子として共用でき
るテスト信号発生回路を提供することにある。
本発明のテスト信号発生回路は、半導体集積回
路上に形成されるヒステリシス回路と、該ヒステ
リシス回路の入力信号を入力とするインバータ
と、前記ヒステリシス回路の出力信号と前記イン
バータの出力信号との論理積をとりテスト信号と
して出力する論理積ゲートとを含んで構成され
る。
路上に形成されるヒステリシス回路と、該ヒステ
リシス回路の入力信号を入力とするインバータ
と、前記ヒステリシス回路の出力信号と前記イン
バータの出力信号との論理積をとりテスト信号と
して出力する論理積ゲートとを含んで構成され
る。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例のブロツク図であ
る。
る。
第１図において、入力端子INはヒステリシス
回路１１とインバータ１２の入力端に接続され
る。ヒステリシス回路１１の出力とインバータ１
２の出力が論理積ゲート１３の入力となり論理積
ゲート１３の出力はテスト信号１５として半導体
集積回路内部に供給される。ヒステリシス回路１
１の出力は通常動作信号１６として内部回路に供
給される。
回路１１とインバータ１２の入力端に接続され
る。ヒステリシス回路１１の出力とインバータ１
２の出力が論理積ゲート１３の入力となり論理積
ゲート１３の出力はテスト信号１５として半導体
集積回路内部に供給される。ヒステリシス回路１
１の出力は通常動作信号１６として内部回路に供
給される。
第２図は第１図のヒステリシス回路の入力対出
力の相関を示す特性図、第３図は第１図のインバ
ータの入力対出力の相関を示す特性図である。
力の相関を示す特性図、第３図は第１図のインバ
ータの入力対出力の相関を示す特性図である。
次に、第４図は第１図に示す実施例の動作を説
明するためのタイム図である。
明するためのタイム図である。
第４図に示すように、通常動作時には、入力信
号１４（第１図参照）は電源電圧VDDとOVの２
値よりヒステリシス回路１１でその論理が判断さ
れる。
号１４（第１図参照）は電源電圧VDDとOVの２
値よりヒステリシス回路１１でその論理が判断さ
れる。
テスト動作時には、入力端子INに電源電圧VDD
とOVとの中間の電位を有するテスト切換信号を
入力することによりテスト信号発生回路を能動状
態に切換えている。
とOVとの中間の電位を有するテスト切換信号を
入力することによりテスト信号発生回路を能動状
態に切換えている。
即ち、入力端子INから入力信号１４が入力さ
れると、第３図に示すインバータ１２のしきい電
圧VT3でインバータ１２が反転する。次に、第
２図に示すヒステリシス回路１１の高レベルのし
きい電圧VT2でヒステリシス回路１１の出力が
反転する。
れると、第３図に示すインバータ１２のしきい電
圧VT3でインバータ１２が反転する。次に、第
２図に示すヒステリシス回路１１の高レベルのし
きい電圧VT2でヒステリシス回路１１の出力が
反転する。
入力信号１４の立上り時にはしきい電圧VT2
をしきい電圧VT3より高くしておけば、論理積
ゲート１４の出力は“０”のまま変化せずテスト
信号１５は発生しない。
をしきい電圧VT3より高くしておけば、論理積
ゲート１４の出力は“０”のまま変化せずテスト
信号１５は発生しない。
入力信号１４を電源電圧VDDが印加された状態
から、ヒステリシス回路１１の低レベルのしきい
電圧VT1とインバータ１２のしきい電圧VT3の
中間の電位まで下げると、ヒステリシス回路１１
の出力は変化せずインバータ１２が反転するので
論理積ゲート１３の出力にテスト信号１５が発生
する。
から、ヒステリシス回路１１の低レベルのしきい
電圧VT1とインバータ１２のしきい電圧VT3の
中間の電位まで下げると、ヒステリシス回路１１
の出力は変化せずインバータ１２が反転するので
論理積ゲート１３の出力にテスト信号１５が発生
する。
このように、入力信号１４を中間電位と電源電
圧VDDに変えることにより、内部回路には通常動
作信号を入力したままテスト状態に切換えること
ができ、テスト状態の設定を任意に行うことがで
きる。
圧VDDに変えることにより、内部回路には通常動
作信号を入力したままテスト状態に切換えること
ができ、テスト状態の設定を任意に行うことがで
きる。
特に、リセツト端子には普通ヒステリシス回路
が接続されていて、全体の回路のリセツト時には
リセツト端子をOVにしておき抵抗と容量でリセ
ツト端子の電位を徐々に上げていき回路を能動状
態にする場合が多く、この場合、一度リセツト信
号が高電位になればヒステリシス回路の出力はそ
のまま変化せず全体の回路の動作させるので、本
発明のテスト信号発生回路を使用するのに最適で
ある。又、リセツト信号がOVからの立上がり時
にはテスト信号が発生されず実装状態での動作に
全く影響を与えない利点もある。
が接続されていて、全体の回路のリセツト時には
リセツト端子をOVにしておき抵抗と容量でリセ
ツト端子の電位を徐々に上げていき回路を能動状
態にする場合が多く、この場合、一度リセツト信
号が高電位になればヒステリシス回路の出力はそ
のまま変化せず全体の回路の動作させるので、本
発明のテスト信号発生回路を使用するのに最適で
ある。又、リセツト信号がOVからの立上がり時
にはテスト信号が発生されず実装状態での動作に
全く影響を与えない利点もある。
以上説明したように本発明のテスト信号発生回
路は、インバータと論理積ゲートとを付加するこ
とにより、テスト動作状態を設定でき、しかも独
立したテスト端子を設けることを要しないので、
限られた数の端子の有効利用が可能になるという
効果がある。
路は、インバータと論理積ゲートとを付加するこ
とにより、テスト動作状態を設定でき、しかも独
立したテスト端子を設けることを要しないので、
限られた数の端子の有効利用が可能になるという
効果がある。
特に、テスト状態への切換えは、入力信号を電
源電圧VDDとOVの中間の電位にすればよく、VDD
以上の高電圧を入力しなくて済むので、LSIテス
タに特殊な機能を必要とせずテスト効率を向上で
きるという副次的効果がある。
源電圧VDDとOVの中間の電位にすればよく、VDD
以上の高電圧を入力しなくて済むので、LSIテス
タに特殊な機能を必要とせずテスト効率を向上で
きるという副次的効果がある。
第１図は本発明の一実施例のブロツク図、第２
図は第１図のヒステリシス回路の入力対出力の相
関を示す特性図、第３図は第１図のインバータの
入力対出力の相関を示す特性図、第４図は第１図
に示す実施例の動作を説明するためのタイム図で
ある。 １１…ヒステリシス回路、１２…インバータ、
１３…論理積ゲート、１４…入力信号、１５…テ
スト信号、１６…通常動作信号。
図は第１図のヒステリシス回路の入力対出力の相
関を示す特性図、第３図は第１図のインバータの
入力対出力の相関を示す特性図、第４図は第１図
に示す実施例の動作を説明するためのタイム図で
ある。 １１…ヒステリシス回路、１２…インバータ、
１３…論理積ゲート、１４…入力信号、１５…テ
スト信号、１６…通常動作信号。
Claims (1)
- １ 半導体集積回路上に形成されるヒステリシス
回路と、該ヒステリシス回路の入力信号を入力と
するインバータと、前記ヒステリシス回路の出力
信号と前記インバータの出力信号との論理積をと
りテスト信号として出力する論理積ゲートとを含
むことを特徴とするテスト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136692A JPS62293356A (ja) | 1986-06-11 | 1986-06-11 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136692A JPS62293356A (ja) | 1986-06-11 | 1986-06-11 | テスト信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293356A JPS62293356A (ja) | 1987-12-19 |
| JPH0548493B2 true JPH0548493B2 (ja) | 1993-07-21 |
Family
ID=15181236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136692A Granted JPS62293356A (ja) | 1986-06-11 | 1986-06-11 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293356A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6228866B2 (ja) * | 2014-03-07 | 2017-11-08 | アルプス電気株式会社 | 電子回路 |
-
1986
- 1986-06-11 JP JP61136692A patent/JPS62293356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293356A (ja) | 1987-12-19 |
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