JP2824774B2 - パルス列検出方法及び回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はある特徴を持ったパルス列、例えばコンポジ
ットビデオ信号の形式で伝送されたレーダビデオ信号、
SIFビデオ信号等に含まれるリセットタグ信号等のパル
ス列検出方法及び回路に関する。

（従来技術） コンポジットビデオ信号はSIFビデオ信号やレーダー
ビデオ信号の伝送等に使用されるもので、SIFビデオ信
号の場合は第２図に示すように（ａ）リセットタグ、
（ｂ）モードペアパルス、（ｃ）トランスポンダ応答ビ
デオ信号の組み合せで成り、リセットタグを検出するこ
とによって、タイミングの基準信号や、システムリセッ
ト信号等を得る。

このリセットタグ信号は第３図に示すような３連パル
スである。

このようにある特徴を持ったパルス列、例えばリセッ
トタグを検出する従来の方法に係る回路図を第４図に示
す。

即ち、同図において１はシフトレジスタを直列に接続
したデジタル遅延線であり、該部入力端子にコンポジッ
トビデオ信号を入力し、該部の各タップ出力を必要に応
じNOTゲート２、２、………２を介し、または直接ANDゲ
ート回路３へ入力する。それと共に前記コンポジットビ
デオ信号をANDゲート回路３へ入力する。なお、デジタ
ル遅延線１には共通のシフトクロック（1MHz）を供給す
る。

同図における動作は次のようになる。

いま、デジタル遅延線１の入力端子に第３図に示すリ
セットタグ信号が入力したとする。

デジタル遅延線１の各タップ出力はシフトクロックが
供給される毎に１ビットずつ移動し、リセットタグ信号
の前緑を示す信号が最終ビットに移動した時点でANDゲ
ート３を全入力が１となり、該部出力は１となる。次に
シフトクロックが供給された時点で該部出力は０とな
る。

以上のようにこの回路はデジタル遅延線１にリセット
タグ信号が入力すると、ANDゲート３の出力にリセット
タグ検出パルスを発生するものであるから、リセットタ
グ信号波形の検出が可能である。

しかしながら上述した従来の検出方法では次のような
欠点があった。

即ち、コンポジットビデオ信号からリセットタグ信号
を検出する際、シフトクロックの周期でサンプリングを
行っているため、後述するような理由によってリセット
タグ検出パルスには最大でこの周期に相当する位相遅れ
が生ずる。この位相遅れはこのようにシフトレジスタに
よるデジタル遅延線を用いる際に必然的に発生するもの
であり、この様子を第５図に示す。

例えば、同図（ａ）に示すように1MHzのシフトクロッ
クでサンプリングを行うシフトレジスタにパルス幅３μ
ｓのパルスが入力する場合を考える。この時、リセット
タグ信号にはジッタが生ずるため、例えば、前記パルス
の前緑が同図（ｂ）に示すようにあるシフトクロックが
立ち上がった後0.1μｓ後に入力する場合や、同図
（ｃ）に示すように0.6μｓ後に入力する場合がある。
ところがいずれの場合もその出力タイミングは同図
（ｄ）に示すように同じになり位相遅延が生ずることと
なる。この位相遅れは最大でシフトクロックの周期に相
当する時間となり、例えば1MHzのシフトクロックの場合
は最大１μｓの位相遅れを生ずる。これはコンポジット
ビデオ信号に含まれた航空機等からのSIF信号や反射信
号を処理する時、レンジビン方式のように時間と距離が
関係あるならば見かけ上航空機等の距離あるいは移動速
度に大きな誤差が生ずることになる。

この誤差を少なくするためには、シフトレジスタのシ
フトクロックの周波数を高くする必要があるが、シフト
レジスタの使用可能周波数には限界があり、周波数をむ
やみに高くすることはできない。もしそれが可能であっ
たとしても、その場合にはシフトレジスタの数を増やす
必要があり、回路の複雑化並びコストの増加をまねくと
いう欠点がある。

（発明の目的） 本発明は上述したような従来のパルス列検出方法の欠
点を除去するためになされたものであって、低いシフト
クロック周波数でシフトレジスタのビット数を増やすこ
となく位相遅れを除去することが可能なパルス列検出方
法及び回路を提供することを目的とする。

（発明の概要） 上記目的を達成するために、本発明に係わるパルス列
検出方法は、複数のシフトレジスタを直列に接続して構
成したデジタル遅延線を用いてパルス列を検出する方法
に於いて、前記パルス列のパルスの先頭を利用してモノ
マルチバイブレータを駆動して前記パルス列の最後尾パ
ルスの幅から前記シフトレジスタのシフトクロック周期
より短い時間を差し引いたタイミングにてストローブパ
ルスを発生させ、該ストローブパルスと、前記パルス列
の解読パルスとの論理積をとることにより前記パルス列
を検出することを特徴とする。

又、本発明に係わるパルス列検出回路は、複数のシフ
トレジスタを直列に接続して構成したデジタル遅延線を
用いてパルス列を検出して検出パルスを出力するパルス
列検出回路を於いて、前記パルス列を入力し、前記パル
ス列の最後尾パルスの幅から前記シフトレジスタのシフ
トクロック周期より短い時間を差し引いた幅のパルスを
生成する第１のモノパルスマルチバイブレータと、前記
第１のモノパルスマルチバイブレータ出力を入力し、前
記シフトレジスタのシフトクロック周期より狭い幅のス
トローブパルスを生成する第２のモノパルスマルチバイ
ブレータと、前記デジタル遅延線出力と該第２のモノパ
ルスマルチバイブレータの出力との論理積をとるANDゲ
ート回路とを備えたことを特徴とする。

（実施例） 以下図示した実施例に基づいて本発明を詳細に説明す
る。

第１図は本発明の一実施例を示す回路図であり、リセ
ットタグ信号を検出する例を示す。

同図において１はシフトレジスタを直列に接続したデ
ジタル遅延線であり、該部入力端子にコンポジットビデ
オ信号を入力し、該部の各タップ出力を必要に応じNOT
ゲート２、２、……２を介し、または直接ANDゲート回
路３へ入力する。それと共に前記コンポジットビデオ信
号をANDゲート回路３へ入力する。なお、デジタル遅延
線１には共通のシフトクロック（1MHz）を供給する。以
上は従来の検出回路と同様である。本発明では更に第１
及び第２のモノマルチバイブレータ４、５を付加し、前
記コンポジットビデオ信号を該モノマルチバイブレータ
４、５を介してANDゲート回路３に入力し従来回路との
論理積をとる。

同図における動作は次のようになる。

いま、デジタル遅延線１の入力端子から第３図に示す
リセットタグ信号が入力するとする。

デジタル遅延線１の各タップ出力はシフトクロックが
供給される毎に１ビットずつ移動していく。リセットタ
グ信号の前緑を示す信号が最終ビットに移動した時点
で、ANDゲート回路３の入力はモノマルチバイブレータ
５からのものを除いて１となる。

ところで、モノマルチバイブレータ４はパルスが入力
するとその立ち上がり時からパルス幅3.5μｓのパルス
を発生し、またモノマルチバイブレータ５は前記モノマ
ルチバイブレータ４からのパルスが入力すると、その立
ち下がり時にパルス幅0.1μｓのストローブパルスを発
生するように構成する。即ち、モノマルチバイブレータ
４にパルスの前縁が入力してから3.5μｓ後に0.1μｓの
ストローブパルスがANDゲート３に入力することにな
る。

さて、リセットタグ信号の最後尾に位置する４μｓの
幅を有する第３パルスが入力されると、モノマルチバイ
ブレータ４がその前縁を検知してから3.5μｓ後にモノ
マルチバイブレータ５はストローブパルスを発生する
が、この時、ANDゲート回路３の他の入力が全て１であ
るので該部出力は１となる。

即ち、モノマルチバイブレータ４の生成するパルスの
幅は、入力されるパルス列の最後尾パルスの幅（この例
では４μｓ）からシフトクロックの周期（この例では１
μｓ）より短い時間（この例では0.5μｓ）を差し引い
た値（この例では3.5μｓ）に設定すればよく、このよ
うに設定することでストローブパルスの発生時にANDゲ
ート回路の他の入力が全て１となるのである。

モノマルチバイブレータ５の出力するストローブパル
スの幅はシフトクロックの周期よりも短いので、該パル
スが０となるとANDゲート回路３の出力は０となる。即
ち、この回路は従来同様、デジタル遅延線１にリセット
タグ信号が入力するとANDゲート３の出力にリセットタ
グ検出パルスを発生するものであり、そのパルス幅は従
来の1/10である。

ところで、前記リセットタグ検出パルスはリセットタ
グ信号の第３パルスの前縁が入力して3.5μｓ後に発生
するものであり、このタイミングはデジタル遅延線リセ
ットタグ信号に依存するものであって、デジタル遅延線
のシフトクロックとは無関係である。従ってモノマルチ
バイブレータ自身の微少なジッタを除けば、ANDゲート
回路３が発生するリセットタグ検出パルスには、位相遅
れは生じない。

このように本発明はリセットタグ信号パルスの前縁を
基準としてリセットタグ検出パルスを発生するものであ
るから、シフトレジスタによるデジタル遅延線を用いる
際に必然的に発生する位相遅れを除去でき、航空機等の
距離あるいは移動速度等の処理誤差を減少できる。ま
た、この方法ではデジタル遅延線のシフトクロックの周
波数を高くする必要がないためシフトレジスタの数を増
やす必要もなく、回路の複雑化やコストの増加をまねく
こともない。

以上リセットタグの検出について説明したが、本発明
はリセットタグの検出に限らず、その他ある特徴を持っ
たパルス列の検出に適用できる。

（発明の効果） 本発明は以上説明したように構成し、動作するもので
あるから、従来のパルス列検出方法にて必然的に発生す
る位相遅れを除去する上で著しい効果があり、航空機等
の距離あるいは移動速度等の誤差を減少できる。

更にストローブパルスの幅を従来方法によるリセット
タグ検出パルスの1/10、例えば0.1μｓにした場合、コ
ンポジットビデオ信号に含まれるリセットタグに類似し
た信号による誤検出の頻度を1/10にするという新たな効
果も生ずる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はコン
ポジットビデオ信号の例、第３図はリセットタグ信号の
例、第４図は従来のリセットタグ、第５図はジッタの様
子を示す図である。 １……デジタル遅延線、 ２……NOTゲート回路、 ３……ANDゲート回路、 ４、５……モノマルチバイブレータ、

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のシフトレジスタを直列に接続して構
   成したデジタル遅延線を用いてパルス列を検出する方法
   に於いて、前記パルス列のパルスの先頭を利用してモノ
   マルチバイブレータを駆動して前記パルス列の最後尾パ
   ルスの幅から前記シフトレジスタのシフトクロック周期
   より短い時間を差し引いたタイミングにてストローブパ
   ルスを発生させ、該ストローブパルスと、前記パルス列
   の解読パルスとの論理積をとることにより前記パルス列
   を検出するパルス列検出方法。
2. 【請求項２】複数のシフトレジスタを直列に接続して構
   成したデジタル遅延線を用いてパルス列を検出して検出
   パルスを出力するパルス列検出回路に於いて、 前記パルス列を入力し、前記パルス列の最後尾パルスの
   幅から前記シフトレジスタのシフトクロック周期より短
   い時間を差し引いた幅のパルスを生成する第１のモノパ
   ルスマルチバイブレータと、 前記第１のモノパルスマルチバイブレータ出力を入力
   し、前記シフトレジスタのシフトクロック周期より狭い
   幅のストローブパルスを生成する第２のモノパルスマル
   チバイブレータと、 前記デジタル遅延線出力と該第２のモノパルスマルチバ
   イブレータの出力との論理積をとるANDゲート回路とを
   備えたことを特徴とするパルス列検出回路。