JPH03191410A - 共用ハードウェア割込み回路 - Google Patents
共用ハードウェア割込み回路Info
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- JPH03191410A JPH03191410A JP29224390A JP29224390A JPH03191410A JP H03191410 A JPH03191410 A JP H03191410A JP 29224390 A JP29224390 A JP 29224390A JP 29224390 A JP29224390 A JP 29224390A JP H03191410 A JPH03191410 A JP H03191410A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、パーソナルコンピュータシステム、特に、
複数の装置アダプタを同一のハードウェア割込みレベル
上にインストール（ｉｎｓｔａｌｌ）できるようにして
、２以上のアダプタが同時にアクティブである場合に各
アダプタの電気的保護を行えるようにした回路に関する
ものである。この回路は、既存のアダプタをレベル共用
環境で使用できるようにするとともに、新たに設計され
たアダプタをレベル共用環境で使用できるようにする。
複数の装置アダプタを同一のハードウェア割込みレベル
上にインストール（ｉｎｓｔａｌｌ）できるようにして
、２以上のアダプタが同時にアクティブである場合に各
アダプタの電気的保護を行えるようにした回路に関する
ものである。この回路は、既存のアダプタをレベル共用
環境で使用できるようにするとともに、新たに設計され
たアダプタをレベル共用環境で使用できるようにする。
Ｂ、従来の技術
一般にパーソナルコンピュータシステム、特にＩＢＭ社
製パーソナルコンピュータは、コンピュータの能力を多
目的に提供するために広範に使用されるようになった。
製パーソナルコンピュータは、コンピュータの能力を多
目的に提供するために広範に使用されるようになった。
パーソナルコンピュータシステムは、通常、単一のシス
テムプロセッサとデイスプレィモニタとキーボードと１
個または複数のディスケットドライブと固定ディスク記
憶装置とプリンタとを有するシステムユニットから成る
、デスクトップ、床置またはポータプルマイクロコンピ
ュータと定義することができる。これらのシステムの特
徴の一つは、これらのコンポーネントを電気的に接続す
るためにマザーボードまたはシステムボードを使用して
いることである。これらのシステムは当初は各個のユー
ザに独立の計算能力を提供するために設計されたもので
、個人または小企業が購入しやすいように低価格に設定
されている。このようなパーソナルコンピュータシステ
ムとしては、ＩＢＭパーソナルコンピュータ（ＰＥＲＳ
ＯＮＡＬ ＣＯＭＰＵＴＥＲ） 、パーソナルコンピュ
ータＸ Ｔ （ＰＥＲＳＯＮＡＬ ＣＯＭＰＵＴＥＲＸ
Ｔ）、パーソナルコンピュータＡＴ（ＰＥＲＳＯＮＡＬ
ＣＯＭＰＵＴＥＲＡＴ）及びＩＢＭパーソナルシステ
ム／ ２ （ＩＢＭ ＰＥＲ３０ＮＡＬ ＳＹＳＴＥＭ
／２）モデル２５，３０，５０，６０．７０及び８０が
ある。
テムプロセッサとデイスプレィモニタとキーボードと１
個または複数のディスケットドライブと固定ディスク記
憶装置とプリンタとを有するシステムユニットから成る
、デスクトップ、床置またはポータプルマイクロコンピ
ュータと定義することができる。これらのシステムの特
徴の一つは、これらのコンポーネントを電気的に接続す
るためにマザーボードまたはシステムボードを使用して
いることである。これらのシステムは当初は各個のユー
ザに独立の計算能力を提供するために設計されたもので
、個人または小企業が購入しやすいように低価格に設定
されている。このようなパーソナルコンピュータシステ
ムとしては、ＩＢＭパーソナルコンピュータ（ＰＥＲＳ
ＯＮＡＬ ＣＯＭＰＵＴＥＲ） 、パーソナルコンピュ
ータＸ Ｔ （ＰＥＲＳＯＮＡＬ ＣＯＭＰＵＴＥＲＸ
Ｔ）、パーソナルコンピュータＡＴ（ＰＥＲＳＯＮＡＬ
ＣＯＭＰＵＴＥＲＡＴ）及びＩＢＭパーソナルシステ
ム／ ２ （ＩＢＭ ＰＥＲ３０ＮＡＬ ＳＹＳＴＥＭ
／２）モデル２５，３０，５０，６０．７０及び８０が
ある。
これらのシステムは二つのファミリに大別することがで
きる。通常ファミリＩモデルと呼ばれる第１のファミリ
は、ＩＢＭパーソナルコンピュータＡＴに代表されるよ
うにバスアーキテクチャを使用している。ファミリ■モ
デルと呼ばれる第２のファミリは、１８Ｍパーソナルシ
ステム／２のモデル５０ないし８０に代表されるように
、ＩＢＭ社製マイクロチャネルアーキテクチャ（ＩＢＭ
ＭＩＣＲＯＣＨＡＮＮＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ
）バスを使用している。この発明は、ファミリＩグルー
プのパーソナルコンピュータに関するものである。
きる。通常ファミリＩモデルと呼ばれる第１のファミリ
は、ＩＢＭパーソナルコンピュータＡＴに代表されるよ
うにバスアーキテクチャを使用している。ファミリ■モ
デルと呼ばれる第２のファミリは、１８Ｍパーソナルシ
ステム／２のモデル５０ないし８０に代表されるように
、ＩＢＭ社製マイクロチャネルアーキテクチャ（ＩＢＭ
ＭＩＣＲＯＣＨＡＮＮＥＬ ＡＲＣＨＩＴＥＣＴＵＲＥ
）バスを使用している。この発明は、ファミリＩグルー
プのパーソナルコンピュータに関するものである。
これらのシステムは、上述した装置を含め、増加する一
方の多数の入出力装置に対応することを要求される。こ
のような付加的な装置としては、他のコンピュータやデ
ータベースとのインターフェースのための通信及びネッ
トワーク装置がある。
方の多数の入出力装置に対応することを要求される。こ
のような付加的な装置としては、他のコンピュータやデ
ータベースとのインターフェースのための通信及びネッ
トワーク装置がある。
これらの装置は、システムの入出力コネクタに差込まれ
た装置アダプタを介してシステムボードまたはマザーボ
ードに接続される。装置アダプタは、マイクロプロセッ
サ及び割込みコントローラによるアテンションを要求す
るために、システムバスへのハードウェア割込み信号を
使用する。ＩＢＭパーソナルコンピュータＡＴは、その
プロセッサとＩＮ置８０２８６マイクロプロセツサと二
つのＩＮ置８２５９Ａ割込みコントローラチップの使用
とを通じて、１６のハードウェア割込みレベルを有して
いる。これらのうち、１１のレベルが入出力装置による
使用に供されている。
た装置アダプタを介してシステムボードまたはマザーボ
ードに接続される。装置アダプタは、マイクロプロセッ
サ及び割込みコントローラによるアテンションを要求す
るために、システムバスへのハードウェア割込み信号を
使用する。ＩＢＭパーソナルコンピュータＡＴは、その
プロセッサとＩＮ置８０２８６マイクロプロセツサと二
つのＩＮ置８２５９Ａ割込みコントローラチップの使用
とを通じて、１６のハードウェア割込みレベルを有して
いる。これらのうち、１１のレベルが入出力装置による
使用に供されている。
ＩＢＭパーソナルコンピュータＡＴはエツジトリガ割込
み要求信号を使用する。すなわち、ある装置が使用でき
るようにそのアダプタが割込みを要求する場合、例えば
、割込み要求ラインをまず始めにローレベルにして、次
いでハイレベルにする。ローレベルとハイレベルとの間
の遷移は、割込み要求信号としてシステムに受取られる
。
み要求信号を使用する。すなわち、ある装置が使用でき
るようにそのアダプタが割込みを要求する場合、例えば
、割込み要求ラインをまず始めにローレベルにして、次
いでハイレベルにする。ローレベルとハイレベルとの間
の遷移は、割込み要求信号としてシステムに受取られる
。
コンピュータがマルチタスクに、あるいは複数のユーザ
によって使用されているときに、ハードウェア割込みレ
ベルの数よりも多い装置を付加することが望ましいこと
がある。しかし、これによリシステムに問題が生じる可
能性がある。例えば、二つのタスクが同一のプリンタに
同時に「トーク（ｔａｌｋ）Ｊ Ｌ、たら、処理不能に
陥るだろう。更にもう一つのタスクが、出力のための特
定のプリンタもしくはプロッタを要求することもあろう
。多くの割込み支援アダプタは、割込み要求ラインをま
ずローレベルに、次いでハイレベルにして、ロー−ハイ
エツジ信号を供給し、この信号が、ソフトウェアドライ
バの制御のもとに、マイクロプロセッサ及び割込みコン
トローラによって、使用要求、すなわちハードウェア割
込み要求信号と判断されるように設計されていた。
によって使用されているときに、ハードウェア割込みレ
ベルの数よりも多い装置を付加することが望ましいこと
がある。しかし、これによリシステムに問題が生じる可
能性がある。例えば、二つのタスクが同一のプリンタに
同時に「トーク（ｔａｌｋ）Ｊ Ｌ、たら、処理不能に
陥るだろう。更にもう一つのタスクが、出力のための特
定のプリンタもしくはプロッタを要求することもあろう
。多くの割込み支援アダプタは、割込み要求ラインをま
ずローレベルに、次いでハイレベルにして、ロー−ハイ
エツジ信号を供給し、この信号が、ソフトウェアドライ
バの制御のもとに、マイクロプロセッサ及び割込みコン
トローラによって、使用要求、すなわちハードウェア割
込み要求信号と判断されるように設計されていた。
Ｃ１発明が解決しようとする課題
このような二つの装置が同一レベルの割込みに接続され
て同時に割込みを要求したり、一つの割込みが処理され
ているときに第２の要求が発生されるという問題が生じ
た。このようなことがあると、信号が失われることがあ
り、入出力装置アダプタの物理的損傷さえ起こり得る。
て同時に割込みを要求したり、一つの割込みが処理され
ているときに第２の要求が発生されるという問題が生じ
た。このようなことがあると、信号が失われることがあ
り、入出力装置アダプタの物理的損傷さえ起こり得る。
ＩＢＭパーソナルコンピュータＡＴは、複数の装置間の
割込みレベルの共用を可能とするように使用することも
できるが、そのためには、割込み要求レベルを共用しよ
うとする多数の装置アダプタの設計変更が必要であり、
以前に設計されたアダプタとの互換性の問題が生じてい
る。非割込みレベル共用のために前もって設計されたア
ダプタは、割込み要求ラインをローレベルに保持し、次
いで要求信号を発生するためにこのラインをハイレベル
にするように設計されていた。これに対して、共用割込
みアダプタ設計は、ＩＢＭパーソナルコンピュータＡＴ
、ＩＢＭパーソナルコンピュータＸＴまたは１８Ｍパー
ソナルコンピュータで動作、するために、割込み要求ラ
インが各アダプタ上のプルアップ抵抗を介してハイレベ
ルにされ、典型的にはオーブンコレクタドライバによっ
て駆動されることを必要としていた。割込み要求ライン
上の各アダプタは、ラインを一時的にローレベルにする
ことによって、割込みを要求することがある。ハイから
ローへの遷移は割込みコントローラ（Ｉｎｔｅｒｒｕｐ
ｔ Ｃｏｎｔｒｏｌｌｅｒ）を動作状態とし、ローから
ハイへの遷移は割込みを発生させる。従って、多くの場
合、共用割込み用に設計されていないアダプタを共用環
境で使用することはできなかった。一つの割込み要求レ
ベル上で複数のアダプタを使用することは、割込み共用
を意図して設計されているか否かを問わず、複数のアダ
プタが同時にアクティブとされる場合に物理的損傷また
は信号損失を招くことがある。
割込みレベルの共用を可能とするように使用することも
できるが、そのためには、割込み要求レベルを共用しよ
うとする多数の装置アダプタの設計変更が必要であり、
以前に設計されたアダプタとの互換性の問題が生じてい
る。非割込みレベル共用のために前もって設計されたア
ダプタは、割込み要求ラインをローレベルに保持し、次
いで要求信号を発生するためにこのラインをハイレベル
にするように設計されていた。これに対して、共用割込
みアダプタ設計は、ＩＢＭパーソナルコンピュータＡＴ
、ＩＢＭパーソナルコンピュータＸＴまたは１８Ｍパー
ソナルコンピュータで動作、するために、割込み要求ラ
インが各アダプタ上のプルアップ抵抗を介してハイレベ
ルにされ、典型的にはオーブンコレクタドライバによっ
て駆動されることを必要としていた。割込み要求ライン
上の各アダプタは、ラインを一時的にローレベルにする
ことによって、割込みを要求することがある。ハイから
ローへの遷移は割込みコントローラ（Ｉｎｔｅｒｒｕｐ
ｔ Ｃｏｎｔｒｏｌｌｅｒ）を動作状態とし、ローから
ハイへの遷移は割込みを発生させる。従って、多くの場
合、共用割込み用に設計されていないアダプタを共用環
境で使用することはできなかった。一つの割込み要求レ
ベル上で複数のアダプタを使用することは、割込み共用
を意図して設計されているか否かを問わず、複数のアダ
プタが同時にアクティブとされる場合に物理的損傷また
は信号損失を招くことがある。
０９課題を解決するための手段
この発明は、割込み要求信号の損失やシステムの素子の
物理的破壊を起こすことなく、複数のアダプタを単一の
割込みレベル上で使用可能とするものである。この発明
は、各アダプタと割込み要求ラインとの間に配置された
ダイオードを利用している。更に、好ましい実施例では
、プルダウン抵抗とシュミットトリガとが割込み要求ラ
インに組み込まれている。ダイオードは、同時に２以上
のアクティブなアダプタがハードウェア割込み要求ライ
ンと電気的に接続されているとき、アダプタの短絡を防
止する。プルダウン抵抗とシュミットトリガは、ダイオ
ードで変化させた割込み信号を、ソフトウェア装置ドラ
イバの制御のもとにマイクロプロセッサ及び割込みコン
トローラシステムが使用できる信号に変換するために使
用される。
物理的破壊を起こすことなく、複数のアダプタを単一の
割込みレベル上で使用可能とするものである。この発明
は、各アダプタと割込み要求ラインとの間に配置された
ダイオードを利用している。更に、好ましい実施例では
、プルダウン抵抗とシュミットトリガとが割込み要求ラ
インに組み込まれている。ダイオードは、同時に２以上
のアクティブなアダプタがハードウェア割込み要求ライ
ンと電気的に接続されているとき、アダプタの短絡を防
止する。プルダウン抵抗とシュミットトリガは、ダイオ
ードで変化させた割込み信号を、ソフトウェア装置ドラ
イバの制御のもとにマイクロプロセッサ及び割込みコン
トローラシステムが使用できる信号に変換するために使
用される。
この発明の上記及び他の特徴は、添付図面を参照して以
下に説明される。
下に説明される。
Ｅ、実施例
以下の詳細な説明は、この発明を実施するために現在最
善と思われる形態についてのものである。
善と思われる形態についてのものである。
この説明は限定的な意味に取られるべきものではなく、
この発明の全般的要旨を明らかにすることを目的とする
ものであり、この発明は特許請求の範囲によって最もよ
く定義されている。図面中、対応する構成部分は対応す
る参照符号で示しである。
この発明の全般的要旨を明らかにすることを目的とする
ものであり、この発明は特許請求の範囲によって最もよ
く定義されている。図面中、対応する構成部分は対応す
る参照符号で示しである。
図面を参照すると、第２図は二つの装置アダプタ１ａ及
び１ｂを示している。アダプタｌａ、１ｂには、エツジ
トリガ割込み要求回路３ａ及び３ｂが含まれている。上
述したように、割込み要求信号は、割込み要求回路３ａ
、３ｂによって発生される−時的パルスである。割込み
要求ライン５はまず割込みコントローラを動作させるた
めにローレベルにされ（第３図）、その後、割込みを要
求するためにハイレベルにされる。割込み要求回路３ａ
、３ｂによって発生され、割込み要求ライン５に伝送さ
れたローレベルからハイレベルへの遷移は、マイクロプ
ロセッサ及び割込みコントローラによって、入出力アダ
プタｌａ、ｌｂのアテンションを求める要求として受取
られる。この割込み要求ライン５のローレベルからハイ
レベルへの遷移を生じさせるために、割込み要求ライン
５はまずローレベルに、次いでハイレベルにされる必要
がある。割込み要求回路３ａ、３ｂがこの遷移を行う。
び１ｂを示している。アダプタｌａ、１ｂには、エツジ
トリガ割込み要求回路３ａ及び３ｂが含まれている。上
述したように、割込み要求信号は、割込み要求回路３ａ
、３ｂによって発生される−時的パルスである。割込み
要求ライン５はまず割込みコントローラを動作させるた
めにローレベルにされ（第３図）、その後、割込みを要
求するためにハイレベルにされる。割込み要求回路３ａ
、３ｂによって発生され、割込み要求ライン５に伝送さ
れたローレベルからハイレベルへの遷移は、マイクロプ
ロセッサ及び割込みコントローラによって、入出力アダ
プタｌａ、ｌｂのアテンションを求める要求として受取
られる。この割込み要求ライン５のローレベルからハイ
レベルへの遷移を生じさせるために、割込み要求ライン
５はまずローレベルに、次いでハイレベルにされる必要
がある。割込み要求回路３ａ、３ｂがこの遷移を行う。
この例の割込み要求回路３ａ、３ｂは、アダプタが入出
力コネクタまたはスロットに差込まれたときにシステム
ボード上の共通電源及びアースにそれぞれ接続される電
源供給ライン７ａ。
力コネクタまたはスロットに差込まれたときにシステム
ボード上の共通電源及びアースにそれぞれ接続される電
源供給ライン７ａ。
７ｂ及びアース線９ａ、９ｂを含んでいる。各側込み要
求回路３ａ、３ｂは、ロートランジスタｌｌａ、ｌｌｂ
と、ハイトランジスタ１３ａ、１３ｂと、ダイオード１
５ａ、１５ｂとを含んでいる。
求回路３ａ、３ｂは、ロートランジスタｌｌａ、ｌｌｂ
と、ハイトランジスタ１３ａ、１３ｂと、ダイオード１
５ａ、１５ｂとを含んでいる。
割込み要求信号は以下のように発生される。ロートラン
ジスタｌｌａ、Ｉｌｂは、割込み要求ライン５をアダプ
タ割込み要求出力ライン１７ａ、 １７ｂを介してア
ースＪＩＩ９ａ、９ｂに接続することにより、この割込
み要求ライン５をローレベルにするためにオンとされる
。この信号は、ロートランジスタｌｌａ、ｌｌｂをオフ
とし、ハイトランジスタ１３ａ、１３ｂをオンとするこ
とによって発生される。これによって、ローレベルから
ハイレベルへの遷移、すなわち、装置アダプタがハード
ウェア割込み要求を介してアテンションを要求している
ことをシステムに伝える立上りエツジ信号が供給される
。
ジスタｌｌａ、Ｉｌｂは、割込み要求ライン５をアダプ
タ割込み要求出力ライン１７ａ、 １７ｂを介してア
ースＪＩＩ９ａ、９ｂに接続することにより、この割込
み要求ライン５をローレベルにするためにオンとされる
。この信号は、ロートランジスタｌｌａ、ｌｌｂをオフ
とし、ハイトランジスタ１３ａ、１３ｂをオンとするこ
とによって発生される。これによって、ローレベルから
ハイレベルへの遷移、すなわち、装置アダプタがハード
ウェア割込み要求を介してアテンションを要求している
ことをシステムに伝える立上りエツジ信号が供給される
。
共用割込み環境でこの設計を使用する際の問題が明らか
になる。例えば、アダプタ１ｂのハイトランジスタ１３
ｂがアクティブとされると同時に、アクティブなトラン
ジスタｌｌａを介して割込み要求ライン５をアース線９
ａに接続することによって、アダプタ１ａがこの割込み
要求ライン５をローレベルにしたとする。これにより、
システム電源が電源供給ライン７ｂとトランジスタ１３
ｂとダイオード１５ｂとトランジスタｌｌａとを介して
一時的にアースされることになる。このときの破壊的な
電流により、アダプタ１ｂからの割込み要求信号の損失
が生じるばかりでなく、トランジスタのような構成部品
の損傷を生じる。電流を制限するために、アダプタと割
込み要求ラインとの間に抵抗を設けることもできるが、
そうすると、ロジックの［ノイズＪマージンを低減させ
、システムのノイズ問題を悪化させることになる。これ
らの問題は、この発明によるシステムで克服できる。
になる。例えば、アダプタ１ｂのハイトランジスタ１３
ｂがアクティブとされると同時に、アクティブなトラン
ジスタｌｌａを介して割込み要求ライン５をアース線９
ａに接続することによって、アダプタ１ａがこの割込み
要求ライン５をローレベルにしたとする。これにより、
システム電源が電源供給ライン７ｂとトランジスタ１３
ｂとダイオード１５ｂとトランジスタｌｌａとを介して
一時的にアースされることになる。このときの破壊的な
電流により、アダプタ１ｂからの割込み要求信号の損失
が生じるばかりでなく、トランジスタのような構成部品
の損傷を生じる。電流を制限するために、アダプタと割
込み要求ラインとの間に抵抗を設けることもできるが、
そうすると、ロジックの［ノイズＪマージンを低減させ
、システムのノイズ問題を悪化させることになる。これ
らの問題は、この発明によるシステムで克服できる。
第１図はこの発明による第２図の回路の変形例を示す。
この発明の利点は、アダプタ割込み要求出力ライン１７
ａ、１７ｂと割込み要求ライン５との間にダイオード１
９ａ、１９ｂを組込むことによって得られる。ダイオー
ド１９ａ、１９ｂは、一方のアダプタ、例えば１ａから
第２のアダプタｌｂに電流が流れるのを阻止する。よく
知られているように、ダイオードは、一方向の電流のみ
を阻止して電流量を制限するように設計することができ
る。そのための好ましいダイオードは、最小の順方向電
圧降下特性を有するダイオードである。
ａ、１７ｂと割込み要求ライン５との間にダイオード１
９ａ、１９ｂを組込むことによって得られる。ダイオー
ド１９ａ、１９ｂは、一方のアダプタ、例えば１ａから
第２のアダプタｌｂに電流が流れるのを阻止する。よく
知られているように、ダイオードは、一方向の電流のみ
を阻止して電流量を制限するように設計することができ
る。そのための好ましいダイオードは、最小の順方向電
圧降下特性を有するダイオードである。
これらのダイオードを組込むには、アダプタｌａ。
１ｂの既存のシステムとの互換性を維持するためにシス
テムの他の変更が必要になる。全体として符号２３で示
すプルダウン抵抗及びアース線は、割込み要求ライン５
をローレベルに保持するために使用される。シュミット
トリガ２１は、割込み要求回路３ａ、３ｂによって割込
み要求ライン５上に送出された信号のゆっくりした遷移
を検出するために設けられる。このシュミットトリガの
出力は、割込みコントローラの入力に接続されている。
テムの他の変更が必要になる。全体として符号２３で示
すプルダウン抵抗及びアース線は、割込み要求ライン５
をローレベルに保持するために使用される。シュミット
トリガ２１は、割込み要求回路３ａ、３ｂによって割込
み要求ライン５上に送出された信号のゆっくりした遷移
を検出するために設けられる。このシュミットトリガの
出力は、割込みコントローラの入力に接続されている。
この構成により、アダプタ割込み要求出力ライン１７ａ
、１７ｂ上にアダプタ１ａ、１ｂによって発生されたロ
ー−ハイ信号に応じて、割込み要求ライン上に、ローレ
ベルからハイレベルに遷移し、エツジトリガ割込み要求
信号に適した信号が供給される。
、１７ｂ上にアダプタ１ａ、１ｂによって発生されたロ
ー−ハイ信号に応じて、割込み要求ライン上に、ローレ
ベルからハイレベルに遷移し、エツジトリガ割込み要求
信号に適した信号が供給される。
動作に際しては、ドライバ及び割込み要求回路３ａ、３
ｂのいずれかがハイレベルならば、割込み要求ライン５
がハイレベルとなる。全ドライバがローレベル、すなわ
ち全ドライバが非アクティブならば、割込み要求ライン
５はローレベルとなる。シュミットトリガ２１はこの信
号を反転させて、プロセッサ及び割込み要求コントロー
ラへのローレベル信号を割込み要求バス６上に送出する
（代表的なブレーナバスシステムレイアウトを示す第３
図を参照）。次表は各動作の可能な組合せ例を示してい
る。
ｂのいずれかがハイレベルならば、割込み要求ライン５
がハイレベルとなる。全ドライバがローレベル、すなわ
ち全ドライバが非アクティブならば、割込み要求ライン
５はローレベルとなる。シュミットトリガ２１はこの信
号を反転させて、プロセッサ及び割込み要求コントロー
ラへのローレベル信号を割込み要求バス６上に送出する
（代表的なブレーナバスシステムレイアウトを示す第３
図を参照）。次表は各動作の可能な組合せ例を示してい
る。
アダプタ出力 割込み要求信号
ｌａ ｌｂ オリジチル
反転０ ０ ０
１０ １ １
０１ ０ １
０１１ １０ オリジナル信号は、ロー−ハイエツジ検出プロセスに使
用できる全てのアクティブハイ要求信号の論理ｒＯＲ」
である。反転信号は、ある種のアダプタ組合せの場合の
エツジトリガ検出に対して、ローレベル検出用に効果的
に使用できるローアクティブレベル要求信号である。
反転０ ０ ０
１０ １ １
０１ ０ １
０１１ １０ オリジナル信号は、ロー−ハイエツジ検出プロセスに使
用できる全てのアクティブハイ要求信号の論理ｒＯＲ」
である。反転信号は、ある種のアダプタ組合せの場合の
エツジトリガ検出に対して、ローレベル検出用に効果的
に使用できるローアクティブレベル要求信号である。
その結果、無効レベルは発生されず、アダプタ回路の大
きな過熱は起こらない。反転出力の組合せは、前述のフ
ァミリ■モデルの各パーソナルコンピュータに用いられ
るようなレベル検出割込みシステムでオーブンコレクタ
ドライバによって発生されるものに類似している。
きな過熱は起こらない。反転出力の組合せは、前述のフ
ァミリ■モデルの各パーソナルコンピュータに用いられ
るようなレベル検出割込みシステムでオーブンコレクタ
ドライバによって発生されるものに類似している。
この発明の意図にそってアダプタ１ａ、１ｂによる割込
みレベルの共用を可能にするために、カスタムソフトウ
ェアドライバを、ファミリＩコンビ二一夕のオペレーテ
ィングシステムに設置する必要がある。更に、これらの
ドライバに応答でき、かつ、動作アダプタが他のアダプ
タから選択できるまで割込み要求をアクティブに保持で
きるアダプタのみ使用可能である。これらのドライバは
、割込みが要求された場合を除き、割込み要求信号をロ
ーレベルに保持するために書込まれる。アクティブなエ
ツジトリガ割込み要求信号がハードウェアによってロー
レベルに保持されない既存のアダプタ、あるいは、ソフ
トウェアドライバが割込み要求ライン５をローレベルに
保持することができない既存のアダプタは、割込みレベ
ルを共用できない。しかし、多くのアダプタが共用とい
う要請に適合し、非共用エツジトリガシステムで動作す
るとともにこの発明のシステムでも動作するように設計
することができる。
みレベルの共用を可能にするために、カスタムソフトウ
ェアドライバを、ファミリＩコンビ二一夕のオペレーテ
ィングシステムに設置する必要がある。更に、これらの
ドライバに応答でき、かつ、動作アダプタが他のアダプ
タから選択できるまで割込み要求をアクティブに保持で
きるアダプタのみ使用可能である。これらのドライバは
、割込みが要求された場合を除き、割込み要求信号をロ
ーレベルに保持するために書込まれる。アクティブなエ
ツジトリガ割込み要求信号がハードウェアによってロー
レベルに保持されない既存のアダプタ、あるいは、ソフ
トウェアドライバが割込み要求ライン５をローレベルに
保持することができない既存のアダプタは、割込みレベ
ルを共用できない。しかし、多くのアダプタが共用とい
う要請に適合し、非共用エツジトリガシステムで動作す
るとともにこの発明のシステムでも動作するように設計
することができる。
この発明により、ファミリ■コンピュータによって代表
されるレベル感知システムと同様に動作可能なレベル感
知システムが得られる。シュミットトリガは、エツジト
リガと異なり、プロセッサ及び割込みコントローラにレ
ベル感知信号を供給する。
されるレベル感知システムと同様に動作可能なレベル感
知システムが得られる。シュミットトリガは、エツジト
リガと異なり、プロセッサ及び割込みコントローラにレ
ベル感知信号を供給する。
第３図はＩＢＭパーパーソナルコンピュータＡＴロック
図であり、システムボードの種々の部品を示すとともに
、このシステムボードに支持された部品がどのように接
続されているかを示している。すなわち、第３図は、入
出力装置（入出カスロット）、マイクロプロセッサ、ダ
イレクトメモリアクセスコントローラ、割込みコントロ
ーラ及び他の支持部品の接続関係を示している。各部品
の動作は当該技術分野の通常の知識を有する者に周知で
あるので、これらについて特に説明する必要はないと考
える。
図であり、システムボードの種々の部品を示すとともに
、このシステムボードに支持された部品がどのように接
続されているかを示している。すなわち、第３図は、入
出力装置（入出カスロット）、マイクロプロセッサ、ダ
イレクトメモリアクセスコントローラ、割込みコントロ
ーラ及び他の支持部品の接続関係を示している。各部品
の動作は当該技術分野の通常の知識を有する者に周知で
あるので、これらについて特に説明する必要はないと考
える。
この発明は好ましい一実施例を挙げて説明したが、他の
要素を付加しても良く、あるいは他の変形例も当該技術
分野の通常の知識を有する者に想起されるだろう。例え
ば、この発明の思想は、複数の入出力装置を、ＩＮ置８
２３７ＤＭＡコントローラのようなダイレクトメモリア
クセスコントローラ内の単一のダイレクトメモリアクセ
スチャネル上に設置できようにするために利用すること
ができる。更に、この発明は、ＩＮ置８０２８６マイク
ロプロセツサを使用するＩＢＭパーソナルコンピュータ
ＡＴバスシステムとの関連で説明したが、ＩＮ置８０８
８．８０８６．８０８３６マイクロプロセツサのような
他の類似のプロセッサでも使用可能であり、他のシステ
ムも適用できる限り、使用可能である。更に、この構成
は、共用環境用に設計されていないアダプタを共用環境
で使用できるように変換するために利用できる。これら
のアダプタは本来、ローレベルからハイレベルへの遷移
が発生したときに、アダプタが、レベルの検出及び割込
みを要求しているアダプタの識別に十分な時間、ライン
をハイレベルに保持するように設計される場合もあろう
。各アダプタが専用の識別名を持つ場合もあろう。これ
らの変形も特許請求の範囲に含まれると解釈すべきであ
る。
要素を付加しても良く、あるいは他の変形例も当該技術
分野の通常の知識を有する者に想起されるだろう。例え
ば、この発明の思想は、複数の入出力装置を、ＩＮ置８
２３７ＤＭＡコントローラのようなダイレクトメモリア
クセスコントローラ内の単一のダイレクトメモリアクセ
スチャネル上に設置できようにするために利用すること
ができる。更に、この発明は、ＩＮ置８０２８６マイク
ロプロセツサを使用するＩＢＭパーソナルコンピュータ
ＡＴバスシステムとの関連で説明したが、ＩＮ置８０８
８．８０８６．８０８３６マイクロプロセツサのような
他の類似のプロセッサでも使用可能であり、他のシステ
ムも適用できる限り、使用可能である。更に、この構成
は、共用環境用に設計されていないアダプタを共用環境
で使用できるように変換するために利用できる。これら
のアダプタは本来、ローレベルからハイレベルへの遷移
が発生したときに、アダプタが、レベルの検出及び割込
みを要求しているアダプタの識別に十分な時間、ライン
をハイレベルに保持するように設計される場合もあろう
。各アダプタが専用の識別名を持つ場合もあろう。これ
らの変形も特許請求の範囲に含まれると解釈すべきであ
る。
Ｆ０発明の効果
この発明によれば、複数の装置アダプタに同じ割込みレ
ベルを共用させることができる。
ベルを共用させることができる。
第１図は単一の割込み要求ラインに接続され、この発明
の特徴を含む二つのアダプタを示す回路図、第２図は単
一の割込みラインに接続され、この発明の特徴を含まな
い二つのアダプタを示す回路図、第３Ａ図〜第３Ｃ図は
この発明を利用できるコンピュータシステムボードの部
品を示すブロック図である。 図面における主要な符号の説明 １ａ、１ｂ：アダプタ、 ３ａ、３ｂ：割込み要求回路、 ５：割込み要求ライン。
の特徴を含む二つのアダプタを示す回路図、第２図は単
一の割込みラインに接続され、この発明の特徴を含まな
い二つのアダプタを示す回路図、第３Ａ図〜第３Ｃ図は
この発明を利用できるコンピュータシステムボードの部
品を示すブロック図である。 図面における主要な符号の説明 １ａ、１ｂ：アダプタ、 ３ａ、３ｂ：割込み要求回路、 ５：割込み要求ライン。
Claims (4)
- （１）複数の割込み要求装置アダプタを割込みコントロ
ーラの単一の割込み要求レベルに接続可能とするための
システムにおいて、 （ａ）プロセッサと、 （ｂ）割込みレベルを有するコントローラと、（ｃ）上
記プロセッサと上記コントローラと割込み要求ラインと
の間の電気的接続を行い、上記割込み要求ラインが複数
の入出力装置アダプタからの割込み要求信号を受けて、
上記コントローラ及び上記プロセッサへ上記割込み要求
ライン上の割込み要求信号を伝送するようになっている
システムボードと、 （ｄ）上記割込み要求ラインに接続され、第１のアクテ
ィブ入出力装置アダプタから第２のアクティブ入出力装
置アダプタへ上記割込み要求ラインを介して破壊的な電
流が流れるのを防止する手段とを含むことを特徴とする
システム。 - （２）上記割込み要求信号がエッジトリガ信号からレベ
ル感知信号に変換される、請求項（１）記載のシステム
。 - （３）上記コントローラが複数の割込みレベルを有し、
上記システムが更に複数の割込み要求ラインを含む、請
求項（１）記載のシステム。 - （４）複数の割込み要求装置アダプタをダイレクトメモ
リアクセスコントローラの単一の割込み要求レベルに接
続可能とするためのシステムにおいて、（ａ）プロセッ
サと、 （ｂ）割込みレベルを有するダイレクトメモリアクセス
コントローラと、 （ｃ）上記プロセッサと上記コントローラと割込み要求
ラインとの間の電気的接続を行い、上記割込み要求ライ
ンが複数の入出力装置アダプタからの割込み要求信号を
受けて、上記コントローラ及び上記プロセッサへ上記割
込み要求ライン上の割込み要求信号を伝送するようにな
っているシステムボードと、 （ｄ）上記割込み要求ラインに接続され、第１のアクテ
ィブ入出力装置アダプタから第２のアクティブ入出力装
置アダブタへ上記割込み要求ラインを介して破壊的な電
流が流れるのを防止する手段とを含むことを特徴とする
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45243189A | 1989-12-19 | 1989-12-19 | |
| US452431 | 1989-12-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03191410A true JPH03191410A (ja) | 1991-08-21 |
Family
ID=23796426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29224390A Pending JPH03191410A (ja) | 1989-12-19 | 1990-10-31 | 共用ハードウェア割込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0434267A3 (ja) |
| JP (1) | JPH03191410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192425B1 (en) | 1996-04-15 | 2001-02-20 | Nec Corporation | Personal computer interrupt line sharing circuit with active interrupt line monitoring, and method for sharing a common interrupt line by active monitoring |
| JP2020154508A (ja) * | 2019-03-19 | 2020-09-24 | 三菱電機株式会社 | 半導体回路装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2279162B (en) * | 1993-06-15 | 1997-11-19 | Ibm | Interrupt-driven processor system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022262A (ja) * | 1983-07-15 | 1985-02-04 | Hitachi Ltd | パス制御方法 |
| JPS63239515A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | パラレル出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760516A (en) * | 1986-11-25 | 1988-07-26 | Dialogic Corporation | Peripheral interrupt interface for multiple access to an interrupt level |
-
1990
- 1990-10-31 JP JP29224390A patent/JPH03191410A/ja active Pending
- 1990-12-06 EP EP19900313277 patent/EP0434267A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022262A (ja) * | 1983-07-15 | 1985-02-04 | Hitachi Ltd | パス制御方法 |
| JPS63239515A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | パラレル出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192425B1 (en) | 1996-04-15 | 2001-02-20 | Nec Corporation | Personal computer interrupt line sharing circuit with active interrupt line monitoring, and method for sharing a common interrupt line by active monitoring |
| JP2020154508A (ja) * | 2019-03-19 | 2020-09-24 | 三菱電機株式会社 | 半導体回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434267A2 (en) | 1991-06-26 |
| EP0434267A3 (en) | 1991-11-27 |
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