JPS6119228A - プログラマブル極性回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、論理ＡＮＤ機能または論理ＮＡＮＤ機能回路
にて、所望に応じて多数の論理入力信号を組合わせるた
めの技術に関する。本発明は広範囲な用途を有し、特に
プログラマブルアレーロジック回路の出力段として特に
好適である。

ぐ従来の技術〉 集積回路製造者は困難な立場にある。顧客はその製品に
特有な必要性を満たすようにカスタム化された集積回路
を要求するが、各顧客のためにカスタム化された多品種
の製品を製造するためには高価な製造施設に多大の投資
を行なわなければならない。従って、多数の用途を満足
し得るような比較的少品種の素子を提供するようにし得
るのが好ましい。

この問題を部分的に解決するのかプログラマブル集積回
路の利用でおる。このようなプログラマブル集積回路の
一つとして、本出願人に譲渡され−た米国特許第４，１
２４，８９９＠明細書に開示されたプログラマブルアレ
ーロジック回路がある。

プログラマブルアレーは、多数の論理入力信号を受入れ
、ごれらの入力信号をプール代数の規則に従ってプログ
ラム可能なように組合わせることにより、このようなプ
ール代数処理の結果としての論理出力信号を発生する。

上記米国特許明細書に開示されたプログラマブルアレー
は、プール代数の演算結果を保持し、それをプログラマ
ブルアレーに選択された入力信号として供給するように
したレジスタを備え、プログラマブルアレーロジッり回
路がプール代数演緯処理を動的に（即ら時間関数として
）処理し１ｑるようにしている。このような回路は、素
子の製造後に顧客によりプログラムし得るようにして、
当該顧客に固有な必要性に合わせてカスタム化し得るに
うに設計されている。

プログラマブルアレーの多くは、素子の論理入力リード
と内部ゲートとの間に溶融可能なリンクを用いることに
よりプログラムされる。溶融可能なリンクは、成るゲー
トから成る論理入力リードへの接続を遮断し、他の論理
ゲートに接続された論理入力リードをそのままにしてお
くように選択的に溶融される。

〈発明が解決しようとする問題点〉 このようなプログラマブルアレーには次のような問題点
がある。通常、アレーに於て、多数の論理入力リードを
組合わせることにより、一つまたは複数の論理用ノ〕信
号を発生する。従って、プログラマブルアレーに用いら
れる論理ゲートは、多数の入力リードを受入れ得るもの
でなければならない。本発明か解決しようとする問題点
がここにある。

更に、プログラマブルアレー回路中の論理ゲートは出力
信号または反転出力信号を発生し得ることか好ましく、
一つの集積回路に複数のゲートが設けられている場合に
は、これらのゲートをＮＡＮＤゲー１へ或いはＡＮＤゲ
ートのいずれとしてもプログラムし得ることが好ましい
。

プログラム可能に入力信号を反転するための公知回路の
一例が米国特許第４．１−ｔ５．４８０号明細書に開示
されており、それを第１図に示しである。この米国特許
によれば、論理１または論理Ｏを発生するためのプログ
ラム手段（電圧源＋Ｖ１抵抗器３６及びプログラミング
ヒユーズ３３）に接続された一つの入力リード３７と、
入力信号を受入れるための入力ノード４０に接続された
第２の入力リード３８と、出力リード３２とを有するエ
クスクル−シブＯＲゲート３１か開示されている。

多数の入力信号を受入れかつプログラム可能な極性を有
する出力信号を発生し得るプログラマブルアレー回路を
提供する一つの方法は、ＡＮＤゲートなど多数の論理入
力信号を組合わせ得る論理ゲートの出力リードを、この
ようなプログラマブル極性回路３０の入力ノートに接続
することである。しかしながら、このような回路は、比
較的低速でおるエクスクル−シブＯＲゲート回路を用い
なければならない。

二つの入力リードを有するエクスクル−ジノ゛ＮＯＲゲ
ート１０の公知例の一つか第２図に図式的に示されてい
る。第２図のエクスクル−シブＮ。

Ｒゲートを論理１出力状態から論理Ｏ出力状態に切換え
るためにはく論理１出力とは回路の正の電源電圧に近い
高電圧を意味し、論理Ｏ出力とは基準電比、即ち接地電
圧に近い低電圧を意味する）、出力リード１１．２０の
入力信号かトランジスタ１２．１３のいずれか一つのエ
ミッタを論理１状ｒ忠から論Ｊ里Ｏ状態にプルしなけれ
ばならない。そのためには１−タスクルーシブＮＯＲゲ
ート１０が、用いられているトランジスタの比較的大き
なベース−エミッタ接合により形成されるコンデンサを
放電させなりればならない。コンデンサを放電させるた
めには、］ンデンザの容量と放電経路の抵抗値に比例す
る成る所定の時間を必要とする。従って、論理１出力信
号から論理Ｏ出力信号に移行するためには、バイポーラ
ショットキー技術を用いた場合、約５ナノセカンドを要
する。しかも、前記米国特許に開示された回路は、プロ
グラム用ヒユーズ３３を破壊することなくプログラマブ
ルインバータをテストする手段を提供しない。

〈問題点を解決するための手段〉 本発明に於ては、論理ＡＮＤ機能中にＮ個の論理入力信
号（但し、Ｎは１以上の正の整数）を組合わせ、プログ
ラム可能なように、直接ＡＮＤ出力信号またはＮＡＮＤ
出力信号を発生する。これは、本発明によれば、入力リ
ードと出力リードとの間のデータ経路中に最小限の要素
を介在させることにより達成する。データ経路中に最小
限の要素を介在させることは、回路中に発生する伝達遅
れを低減することとなる。しかも、本発明によれば、こ
れが、二つのＡＮＤゲートをＮ個の論理入力信号に共通
接続することにより達成される。

一つのＡＮＤゲートの出ノＪ信号は、イネーブル／ディ
スエーブル入力リードを有りるインバータにより反転さ
れる。他方のＡＮＤゲートの出力信号は、二つのインバ
ータにより２回反転される。

第２のインバータはイネーブル／ディスエーブル入力リ
ードを有している。また、イネーブル／ディスエーブル
入力リードを有する二つのインバータのいずれか一方を
排他的にイネーブルするための手段が提供される。この
ようにして、１回反転された信号が出力リードに送出さ
れ、または２回反転された信号が出力リードに送出され
ることとなる。

〈実施例〉 第３図は本発明の好適実施例の論理ダイアグラム図であ
る。入力バス５０は、所望の数Ｎ個の論理入力リード５
０−１１〜５０−Ｎを有する。へ反５．０の入力リード
５０−１〜５０−Ｎに供給された論理入力信号は、ＡＮ
Ｄゲート５１．５５によりＡＮＤ論理に基づいて組合わ
される。ＡＮＤゲート５１の出力リードは、インバータ
５０の入力リードに接続されている。同様にして、イン
バータ５２の出力リードは、インバータ５３の入力リー
ドに接続されている。インバータ５３は、イネーブル人
ツノリード５８に供給されるイネーブル信号によりイネ
ーブルまたはディスエーブルされる。

リード５８に供給された論理」イネーブル信号は、イン
バータ５３をイネーブルし、イネーブル入力リード５８
に供給された論理Ｏイネーブル信号は、インバータ５３
をディスエーブルさせる。ＡＮＤゲート５５の出力リー
ドは、インバータ５４の入力リードに接続され、インバ
ータ５４は、イネーブル入力リード５９に供給された論
理１イネ一ブル信号に応答してイネーブルされ、リード
５９に供給された論理Ｏイネーブル信号に応答してディ
　　　　　　゛スエープルされる。

ヒユーズ６３は、回路７０がＡＮＤゲート及びＮＡＮＤ
ゲートのいずれか一方として選択的に機能し得るように
、回路７０をプログラムする。ヒユーズ６３がそのまま
であれば、ノード９１は正の電圧源＋Ｖに接続されるこ
ととなり、従ってノード９１は論理１状態にある。逆に
、ヒユーズ６３が開かれた場合、ノード９１か正の電圧
源十■から切離され、ノード９１は、ノード９１と基準
電圧、即ち接地電圧との間に接続された抵抗器６４を介
して論理Ｏ状態（プルされる。

プログラム用ヒユーズ６３がそのままであれば、ノード
９１はインバータ６０の入力リードに論理１信号を供給
し、インバータ６０により論理Ｏ出力信号か得られる。

インバータ６０からの論理Ｏ・出力信号はイネーブル入
力リード５Ｂに接続されており、従って、インバータ５
３をディスエーブルする。更に、ノード９１はインバー
タ６１に論理１入力信号を供給し、インバータ６１によ
って得られる出力信号は論理Ｏとなる。インバータ６１
の出力リードはインバータ６２の入力リードに接続され
ている、２従って、インバータ６１の出力信号が論理Ｏ
であれば、インバータ６２の出力信号か論理１となる。

インバータ６２の出力リードはイネーブル入力リード５
９に接続されている。従ってノード９１が論理１であれ
ば、イネーブル入力リード５９に供給されたイネーブル
信号は論理１となり、インバータ５４がイネーブルされ
る。インバータ５４がイネーブルされれば（そして、前
記したように、インバータ５３がディスエーブルされれ
ば）、インバータ５４の出力信号はＡＮＤゲート５５の
出力の反転信号となり、その結果出力ノート５７が、入
力バス５０の入力リ一ド５０−１〜５０−Ｎに供給され
たＮ個の入力信号に対して実行されたＮＡＮＤ論理過程
の結果としての出力信号を供給することとなる。

逆に、ノード９１が論理Ｏであれば（即ちヒユーズ６３
が開かれれば）、インバータ５３は、インバータ６０の
出力リードに発生した論理１イネ一ブル信号によりイネ
ーブルされ、インバータ６２の出力リードに発生した論
理Ｏイネーブル信号によりディスエーブルされる。イン
バータ５３かイネーブルされ、インバータ５４がディス
エーブルされれば、インバータ５３の出力信号は出力ノ
−ド５３に接続される。ＡＮＤゲート５１の出力信号は
、このようにして、インバータ５２により一回反転され
、インバータ５３により再び反転され、従って、出力ノ
ード５７の出力信号は、入力バス５０の入力リード５０
−１〜５０−Ｎに供給されたＮ個の入力信号に対して実
行されたＡＮＤ論理過程の結果となる。

要するに、ヒユーズ６３かそのままであれば、出力ノー
ド５７の出力信号は入力バス５０に供給されたＮ個の入
力信号に対して実行されたＮＡＮＤ論理過程の結果とな
りヒユーズ６３が開かれれば、入力バス５０に供給され
たＮ個の入力信号に対づるＡＮＤ論理過程の結果となる
。

本発明の実施例の更に詳細なダイアグラム図か第４図に
示されている。入力バス５０はＮ個のバイナリ入力信号
を受入れるための入力リード５０−１・〜５０−Ｎを有
している。ＡＮＤゲート５１．５．５は、入力リード５
０−１〜５０−Ｎに接続されたショッｌ〜キ入カダイオ
ード５１−１〜５１−Ｎ、５５−１〜５５−Ｎを有して
いる。入力リード５Ｏ−ｎ（１≦ｎ≦Ｎ）が論理Ｏであ
れば、ダイオード５１−ｎ、５５−Ｎは、抵抗器８１．
８４を介して入力ダイオート５１−１〜５１−Ｎ、５５
−１〜５５−Ｎのアノードに接続された正の電圧源子Ｖ
により正方向にバイアスされる。トランジスタ５２また
は５／４を正方向にバイアスするためには、ノード９２
または９３が、それぞれ、（Ｖｂｅ＋Ｖｄ　）以上の電
圧を有していなければならない。但し、Ｖｂｅはトラン
ジスタ５２．５４の正方向バイアスベース−エミッタ電
圧に等しく、Ｖｄはダイオード８５の正方向バイアス電
圧に等しい。

論理Ｏ入力信号が入力リード５０−ｎに供給された場合
、論理Ｏ入力信号が接地電圧にほぼ等しいため、ノード
９２．９３の電圧は概ねＶｄに等しく、従ってノード９
２．９３は（Ｖｂｅ十Ｖ’ｄ　）よりも低い電圧を有し
、トランジスタ５２．５４はオフされる。線５０−１〜
５０−Ｎかすべて論理１入力信号を供給された場合、す
べてのダイオード５１−１〜５１−Ｎ、５５−１〜５５
−Ｎは逆１ノ向にバ、イアスされる。それは、基準電圧
と論理１電月どの電位差が極めて小さく、ダイオード５
１−１へ・５１−Ｎにには５５−１〜５５−Ｎを正方向
にバイアスするために要する電圧よりも低いからである
。トランジスタ６０，６２かオフでおる場合を想定する
と、ノート９２．９３の電圧は、トランジスタ５２．５
４を正方向にバイアスしてこれらをオンにするために要
する電圧よりも高くなる３、 要するに、ダイオードバンク５１．５５は入力バス５０
の入力信号がすべて論理１である場合に、トランジスタ
５２．５４をそれぞれオンするＡＮＤゲートとして機能
することとなる。

１〜ランジスタ５２がオンされれば、１〜ランジスタ５
３のベースがトランジスタ５２により論理Ｏにプルされ
、その結果トランジスタ５３をオフさせる。トランジス
タ５３のベース電圧が低レベルｐあれば、トランジスタ
５３は非導通となり、出力ノード５７と接地との間に高
いインピダンスが形成される。この実施例の目的にとっ
ては、出力ノード５７と接地との間に高にインピダンス
が形成されることは、出力バッファ１００に対する論理
１入力信号が形成されることに相当する。出力ノード５
７と接地との間に低いインピダンスか形成されることは
、出力バッファ１００に対して論理Ｏ入力信号が発生す
ることに相当する。

入力ハス５０に供給された入力信号かすべて論理１であ
れば、前記したようにしてトランジスタ５４かオンされ
る。トランジスタ５４か導通状態に市れば、出力ノード
５７の接地に対するインピダンスか低くなり、出力ノー
ド５７の出力信号か論理Ｏとなる。

トランジスタ６０，６２が非導通であることは上記した
説明と矛盾する。入力バスの入力リード５０−１〜５０
−Ｎに供給されたＮ個の入力信号の一つまたは複数が論
理Ｏであれば、トランジスタ５３は、出力ノート５５と
接地との間に高いインピダンスを形成する傾向を有し、
トランジスタ５４は出力ノード５７と接地との間に低い
インピダンスを形成する傾向を有することとなる。（前
記したように）逆に入力バス５０の入力リード５０−１
〜５０−Ｎに供給されたＮ個の入力信号のすべてが論理
１であれば、トランジスタ５３は出力ノード５７と接地
との間に低いインピグンスを形成する傾向を有し、トラ
ンジスタ５４が出力ノード５７と接地との間に高いイン
ビダンスを形成リ−る傾向を有する。従って、トランジ
スタ５３．５４がいずれも同時にイネーブルされれば、
入力リード５０−１〜５０−Ｎに供給された入力信号に
拘らず出力ノード５７と接地との間には常に低いインピ
ダンスが形成されることとなる。しかしながら、第４図
に示されたイネーブル回路９９が、トランジスタ５３及
びトランジスタ５４のいずれか一方を選択的にイネーブ
ルすることにより上記した矛盾か解消され、従って両ト
ランジスタ５３．５４が同時にイネーブルされる事態を
防止する。

第４図に示されたイネーブル回路９つの実施例に於ては
、トランジスタ５３またはトランジスタ５４のいず゛れ
を選択してイネ＝ブルリ−るかは溶融可能なリンク６３
により決定される。本発明に基づく別の実施例によれば
、当業者であれば容易に思いつくようなプログラマブル
トランジスタ、即ちメモリーセル、プログラマブル接続
線、或いは外部回路からの信号により行うなど任意の手
段により、イネ−モル回、路９９がトランジスタ５３及
びトランジスタ５４のいずれか一方を選択的にイネーブ
ルするようにすることもてきる。

再び第４図について、図示されたイネーブル回路９９の
実施例の作動の要領について説明する。

溶融可能なリンク６３がそのままであれば、正の電圧源
子Ｖからの電流が、溶融可能なリン、り６３、抵抗器８
６、ダイオード８７、抵抗器６４を介しで接地される。

抵抗器６４の両端の形成される電位差は、トランジスタ
６０のベース−エミッタ接合を順方向にバイアスし、ト
ランジスタ６０をオンさゼる。トランジスタ６０がオン
されれば、トランジスタ５３と接地との間に、１〜ラン
ジスタロ　　　　　　　　　。

Ｏを介して低インピダンスの経路が形成される。

従って、溶融可能なリンク６３がそのままてあれば、１
〜ランジスタ５３のベースにバイアス電流が供給されず
、従ってトランジスタ５３がディスエーブルされ、入力
バス５０に供給された入力信号に応答して作動すること
がない。更に、溶融可能なリンク６３がそのままであれ
ば、抵抗器６４の両端に形成される電位差が、トランジ
スタ６１のベースにバイアス電流を供給し、１〜ランジ
スタロ１をオンさせる。従って、トランジスタ６１によ
り、トランジスタ６２のベースと接地との間に低インピ
ダンスの経路を形成し、１〜ランジスタロ２をオフさせ
る。１〜ランジスタロ２かオフされれば、１〜ランジス
タロ２がトランジスタ５４（ノード９３）のベースと接
地との間に高インピダンスの経路を形成する３、トラン
ジスタ６２は、トランジスタ５４のベースを接地電圧に
プルしないため、１〜ランジスタ５４がイネープ゛ルさ
れ、入力リード５０−１　”・５０−Ｎに供給されたパ
ノノ信号に応答してオン或いはオフされることとなる。

従って、溶融可能なリンク６３がそのままであれば、ト
ランジスタ５３はディスエーブルされ、トランジスタ５
４かイネーブルされ、その結果として回路８ＯがＮＡＮ
Ｄゲートとして機能する。

逆に溶融可能なリンク６３が開かれれば、ノード９１が
正の電圧源−１−Ｖから切離され、ノート９１が抵抗器
６４を介して接地電圧にプルされる。

ノード９１か接地電圧に近い場合、トランジスタ６０．
６１はオフされる。１〜ランジスタロ０かオフされれば
、トランジスタ５３のベースが接地と接続されず、ｉ〜
ランジスタ５３がイネーブルされ、入力リード５０−１
〜５Ｃ）−Ｎに供給された入力信号に応じてオンまたは
オフされることとなる。

トランジスタ６１がオフされれば、トランジスタ６２の
ベースが接地にプルされず、従ってトランジスタ６２の
ベース−エミッタ接合が、抵抗器８８を介して正の電圧
源子Ｖにより順方向にバイアスされ、トランジスタ６２
かオンオフされる。トランジスタ６２がオンされれば、
１〜ランジスタ５４のベースか接地にプルされ、トラン
ジスタ５４がオフされ、かつディスエーブルされる。従
って、融可能なリンク６３が開かれれば、トランジスタ
５３がイネーブルされ、トランジスタ５４がデイス１−
プルされ、その結果回路８０がＡＮＤゲートどじで機能
することとなる。

溶融可能４【リンク６３は、外部に設りられる極性プロ
グラム線１４２の電圧を約１８〜２０Ｖに高めることに
より開かれる。この電圧は、ツェナーダイオード１２０
．１１９をブレークタウン電圧を越えてバイアスするの
に十分な値である。従って、バイアス電圧が、ツェナー
ダイオード１２０．１１９、抵抗器１１８及びダイオー
ド１１７を介してｌ〜ランジスタ１２２に供給され、ト
ランジスタ１２２をオンさせる。従って、トランジスタ
１２２は、接地に対して低いインピダンスの経路を形成
し、トランジスタ１１４をオフさせる。

ディスエーブル入力リード１４３は論］！１１に高めら
れ、出力バッファ１００のトランジスタ１２８をオンざ
ゼる。トランジスタ１２８かオンとなったため、１〜ラ
ンジスタ１３８のベースが接地電圧に近くなり、１〜ラ
ンジスタ２１２７が、トランジスタ１４０を順方向にバ
イアスすることができなくなる。従って、トランジスタ
１３１．１７１０はオフ状態となり、出力リード１０１
が出力バッファ回路１００から分離される。

次いで、出力リード１０１が約１０〜ＩＩＶに高められ
る。この電圧は、ツェナーダイオード１２６をブレーク
ダウン電圧を越えてバイアスするのに十分な値であって
、トランジスタ１２３のへ一スを、抵抗器１２５を介し
てバイアスし、トランジスタ１２３をオンさせる。トラ
ンジスタ１２３がオンとなったため、トランジスタ１２
２のへ一スかほぼ接地電圧となり、トランジスタ１２２
がオフされる。トランジスタ１２２がオフされると、極
性プログラム線１４２に供給された高電圧が、トランジ
スタ１１４のベースにバイアス電流を供給し、トランジ
スタ１１４をオンさせることによりトランジスタ１１３
のベースにバイアス電流を供給し、トランジスタ１１３
をオンさせる。

トランジスタ１１４．１１３により形成されたダーリン
トン回路がオンされると、ヒユーズ６３を　　　　　　
”開くのに」〜分な電流が正の電圧源子Ｖからヒユーズ
６３に供給される。

本発明の成る実施例によれば、プログラマブルアレーの
全体に対して一つの極性プログラム線と一つのディスエ
ーブル線とが用いられる。従って、上記したようなヒユ
ーズ６３を開く過程は、各出力バッファについて設けら
れた出力リード１０１を、ヒユーズ６３をプログラムす
る目的に用いるために必要となるものである。

ヒユーズオーバーライド人カリード１４１は、回路中の
すべての要素が適切に作動し、かつ、ヒユーズ６３が、
製造後ユーザーによりプロ１グラムされるまでの間、そ
のままの状態に保存されていることをテストするために
用いられる。ヒユーズ゛オーバーライド入力リード１４
１には、約１８〜２０Ｖの電圧が加えられる。この電圧
は、ツェナーダイオード１０９．１０Ｂをブレークダウ
ン電圧を加えてバイアスするのに十分な値である。従っ
て、ヒユーズオーバーライド線に（ＪＩＪ合された電圧
は、トランジスタ１０３を順方向にバイアス−するのに
十分であって、抵抗器１０７及びダイオード１０５．１
０６を介してトランジスタ１０３のベースを駆動するこ
とができ、トランジスタ１０３をオンさせる。

次いで、１〜ランジスタ１０３はタイオード１１０のカ
ソードを接地電圧に近い電圧にプルづる。

抵抗器８６は、トランジスタ１０３が、ヒユーズ６３を
介して電圧源子Ｖから吸収する電流を制限することによ
り、テスト過程中にヒユーズ６３が破壊されないように
する。ダイオード８７のアノードが接地電圧に近い電位
にあるため、ダイオード８７は順方向にバイアスされず
、従って、ノート９１は、抵抗器６４を介して接地電圧
にプルされる。従って、ノート９１は、ヒユーズ゛６３
が開かれた場合と正確に等しい電圧となる。従って、回
路８０のＡＮＤゲート及びＮＡＮＤゲートを非破壊的に
テストすることが可能となる。

以上、本発明の好適実施例について説明したが、本発明
の概念を何等制限するものではない。当業者であれば、
本発明の記載に基づいて様々な実施態様に思い至るであ
ろう。

【図面の簡単な説明】

第１図は公知技術に基づくプログラマブルインバータの
回路図である。 第２図は公知技術に阜づくエクスクル−シブＮＯＲゲー
ト回路の回路図である。 第３図は本発明に基づ〈実施例の論理回路図である。 第４図は本発明に基づ〈実施例の回路図である。 １０・・・エクスクル−シブＮＯＲゲート１１・・・リ
ード　　　　１２．１３・・・トランジスタ１４・・・
出力リード　　１５〜１７・・・抵抗器２０・・・入力
リード ３１・・ぐ［タスクルーシブＯＲゲート３２・・・出力
グー１へ　　３３・・・ヒユーズ３４・・・接地　　　
　　３５・・・電斤源３６・・・抵抗器　　　　３７．
３８・・・入力リード４０・・・入力ノード　　５０・
・・入力バス５１・・・ＡＮＤゲート ５２〜５４・・・ＮＡＮＤゲート ５７・・・出力リード ロ０〜６２・・・ＮＡＮＤゲート ６３・・・ヒユーズ　　　６４・・・抵抗器６５・・・
接地　　　　　７０・・・回路９１・・・ノード　　　
　１００・・・出力バッファ８６・・・抵抗器　　　　
８７・・・ダイオード１１７・・・ダイオード　１１８
・・・抵抗器１１９．１２０・・・ツェナーダイオード
１２２・・・トランジスター１４・・・トランジスター
４１・・・ヒユーズオーバーライド入力リード１４２・
・・極性プログラム線 特許出願人　　モノリシック・メモリーズ・インコーホ
レイチット 代　　理　　人　　弁理士　　大　島　陽　−な Ｆ／６２ Ｆ／Ｇ３

Claims (15)

【特許請求の範囲】
1. （１）第１の入力端子と、第２の入力端子と、出力端子
   と、第１のプログラム用入力端子と、第２のプログラム
   用入力端子とを有するプログラマブル極性回路であって
   、 前記第１の入力端子に接続された入力リードと出力リー
   ドとを有する第１のインバータと、前記第１のインバー
   タの前記出力リードに接続された入力リードと、前記出
   力端子に接続された出力リードと、前記第１のプログラ
   ム用入力端子に接続されたイネーブル入力リードとを有
   する第２のインバータと、 前記第２の入力端子に接続された入力リードと、前記出
   力端子に接続された出力リードと、前記第２のプログラ
   ム用入力端子に接続されたイネーブル入力リードとを有
   する第３のインバータとを有し、 前記第２のインバータの前記イネーブル入力リードに加
   えられたプログラム入力信号が第１の論理状態であると
   きには前記第２ののインバータがイネーブルされ、かつ
   前記第２のインバータの前記イネーブル入力リードに加
   えられた入力信号が前記第１の論理状態とは反対の第２
   の論理状態にあるときには前記第２のインバータがディ
   スエーブルされるようになっており、 前記第３のインバータの前記イネーブル入力リードに加
   えられた入力信号が前記第１の論理状態であるときには
   前記第３のインバータがイネーブルされ、かつ前記第３
   のインバータの前記イネーブル入力リードに加えられた
   入力信号が前記第２の論理状態であるときには前記第３
   のインバータがディスエーブルされることを特徴とする
   プログラマブル極性回路。
2. （２）前記第１の入力端子と前記第２の入力端子とが互
   いに共通に接続されていることを特徴とする特許請求の
   範囲第１項に記載のプログラマブル極性回路。
3. （３）Ｎ（正の整数）個の入力リードと、前記第１の入
   力端子に接続された出力リードとを有する第１の論理ゲ
   ートと、 Ｎ個の入力リードと、前記第２の入力端子に接続された
   出力リードとを有する第２の論理ゲートと、 Ｎ個の入力端子とを有し、 前記入力端子のそれぞれが、前記第１の論理ゲートの異
   なる一つと、前記第２の論理ゲートの前記入力リードの
   異なる一つとに接続されていることを特徴とする特許請
   求の範囲第１項に記載のプログラマブル極性回路。
4. （４）前記第１及び第２の論理ゲートが、ＡＮＤゲート
   、ＮＡＮＤゲート、ＯＲゲートＮＯＲゲート、エクスク
   ルーシブＯＲゲートまたはその組合わせからなることを
   特徴とする特許請求の範囲第３項に記載のプログラマブ
   ル極性回路。
5. （５）前記第１及び第２のプログラム用入力端子に接続
   された第１及び第２の出力リードを有するプログラム手
   段を備え、しかも前記プログラム手段が、前記プログラ
   ム手段の前記第１の出力リードに第１の論理状態のバイ
   ナリ信号または前記プログラム手段の前記第２の出力リ
   ードに前記第２の論理状態のバイナリ出力信号を発生し
   、または前記プログラム手段の前記第１の出力リードに
   前記第２の論理状態のバイナリ信号を、そして前記プロ
   グラム手段の前記第２の出力リードに前記第１の論理状
   態のバイナリ信号をそれぞれ発生するように前記プログ
   ラム手段がプログラム可能であることを特徴とする特許
   請求の範囲第３項に記載のプログラマブル極性回路。
6. （６）前記プログラム手段が、第１の電圧源に接続され
   た第１のリードと第２のリードとを有するプログラム要
   素を有し、 前記プログラム要素が、前記第１及び第２のリードが互
   いに接続された第１の状態と、前記第１及び第２のリー
   ドが互いに接続されない第２の状態とを有し、 前記プログラム手段が、更に 前記プログラム要素の前記第２のリードに接続された第
   １のリードと、第２の電圧源に接続された第２のリード
   とを有する抵抗器と、 前記抵抗器の前記第１のリードに接続された入力リード
   と前記プログラム要素の前記第１の出力リードとして機
   能する出力リードとを有する第４のインバータと、 前記プログラム要素の前記第１のリードに発生した信号
   と等しい信号を前記プログラム要素の前記第２の出力リ
   ードに発生するための手段とを備えることを特徴とする
   特許請求の範囲第５項に記載のプログラマブル極性回路
   。
7. （７）前記第１及び第２の論理ゲートがいずれもＡＮＤ
   ゲートであって、各ゲートが、前記ＡＮＤゲートの入力
   リードの異なるものとしてそれぞれ機能するカソード及
   び前記ＡＮＤゲートの前記出力リードとして機能するべ
   く共通に接続されたアノードを有するＮ個のダイオード
   を備えるダイオードバンクと、正の電圧源に接続された
   第１のリード及び前記ＡＮＤゲートの前記出力リードと
   して機能する第２のリードを有するプルアップ手段とを
   備えることを特徴とする特許請求の範囲第３項に記載の
   プログラマブル極性回路。
8. （８）前記第１のインバータが、前記第１のインバータ
   の前記入力リードとして機能するベース、前記第１のイ
   ンバータの前記出力リードとして機能するコレクター及
   び基準電圧源に接続されたエミッタを有するトランジス
   タと、前記正の電圧源に接続された第１のリード及び前
   記コレクタに接続された第２のリードを有するプルアッ
   プ手段とを備えることを特徴とする特許請求の範囲第５
   項に記載のプログラマブル極性回路。
9. （９）前記第２のインバータが、前記第２のインバータ
   の前記入力リードとして機能するベース、前記第２のイ
   ンバータの前記出力リードとして機能するコレクター及
   び前記基準電圧源に接続されたエミッタを有するトラン
   ジスタと、前記正の電圧源に接続された第１のリード及
   び前記コレクタに接続された第２のリードを有するプル
   アップ手段とを備え、前記イネーブルリードが前記トラ
   ンジスタの前記ベースに接続されていることを特徴とす
   る特許請求の範囲第８項に記載のプログラマブル極性回
   路。
10. （１０）前記第３のインバータが、前記第３のインバー
    タの前記入力リードに接続されたベース、前記第３のイ
    ンバータの前記出力リードに接続されたコレクタ及び前
    記基準電圧源に接続されたエミッタを有するトランジス
    タと、前記正の電圧源に接続された第１のリード及び前
    記コレクタに接続された第２のリードを有するプルアッ
    プ手段とを備え、前記イネーブルリードが前記トランジ
    スタのベースに接続されていることを特徴とする特許請
    求の範囲第８項に記載のプログラマブル極性回路。
11. （１１）前記第４のインバータが、前記正の電圧源に接
    続された第１のリード及び前記第４のインバータの前記
    入力リードに接続された第２のリードを有するプルアッ
    プ手段と、前記プルアップ手段の前記第２のリードに接
    続されたベース、前記出力リードに接続されたコレクタ
    及び前記基準電圧源に接続されたエミッタを有するトラ
    ンジスタとを備えることを特徴とする特許請求の範囲第
    ７項に記載のプログラマブル極性回路。
12. （１２）前記プログラム要素が溶融可能リンク、トラン
    ジスタ及び導電性接続線から選ばれた一つの素子からな
    ることを特徴とする特許請求の範囲第６項に記載のプロ
    グラマブル極性回路。
13. （１３）前記プログラム要素が、該プログラム要素が実
    際には前記第１の状態にあるときに前記プログラム要素
    が前記第２の状態にあるようにシミュレートするための
    テスト手段を備え、該テスト手段が、前記第１の状態に
    ある時に、前記プログラム要素の前記第２のリードを前
    記第２の電圧源に接続するための手段を備えることを特
    徴とする特許請求の範囲第６項に記載のプログラマブル
    極性回路。
14. （１４）前記プログラム要素が前記第２の状態に切替わ
    るのに十分な電流を前記プログラム要素に供給し得るよ
    うに、前記プログラム要素の前記第２のリードを前記第
    ２の電圧源に接続するための手段を有するような前記プ
    ログラム要素を前記第２の状態に設定するための手段を
    備えることを特徴とする特許請求の範囲第６項に記載の
    プログラマブル極性回路。
15. （１５）前記プログラム要素を前記第２の状態に設定す
    るための前記手段が、前記プログラマブル極性回路の出
    力端子に供給されるべく選択された信号及び前記イネー
    ブルプログラミング信号に応答して作動するものである
    ことを特徴とする特許請求の範囲第１４項に記載のプロ
    グラマブル極性回路。