JPH025457A - ＢｉＣＭＯＳパワー遷移回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は電子回路に関するものであって、更に詳細には
、パワー遷移期間中バイポーラ・相補的金属酸化物半導
体（ＢｉＣＭＯ３）回路を保護するための保護回路に関
するものである。

従来技術 多くの回路は、パワー遷移期間中に保護を必要とする、
即ち、そのパワー遷移期間とは、パワーがターンオン又
はターンオフされる場合の短い時間のことである。バイ
ポーラ装置とＭＯ８装置の両方を有する回路は、それら
のバイポーラ装置及びＭＯ３装置がパワー遷移期間中に
異なった特性を有するので、特にその様な保護を必要と
する。

例えば、ＢｔＣＭＯＳスタティックＲＡＭ内のデータは
複数個のフリップフロップ内に格納され、これらのフリ
ップフロップは情報を読取るか又は書込むために個別的
に選択される。この様な回路において、パワー遷移期間
中に存在する電圧レベルは、ＣＭＯＳトランジスタをタ
ーンオンさせるのに十分であるが該回路内のバイポーラ
トランジスタを基本的にオフさせたままとするものであ
る場合がある。これらの実質的にオフしているバイポー
ラトランジスタの出力レベルは、正当な「高」状態とし
て回路の残部に表われる。この意図しなかった高状態出
力は、該回路内のＣＭＯ３装置をして不定な状態とさせ
る場合がある。Ｂ　ｉ　ＣＭＯＳメモリ装置において、
これらの不定の状態は、データの損失を発生させたり、
又は複数個の選択を発生させて、その結果Ｂ　ｉ　ＣＭ
ＯＳチップに対し高電流及び電位損傷を発生させること
がある。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ＢｉＣＭＯ５回路を
パワー遷移期間中保護する保護回路を提供することを目
的とする。

構成 本発明によれば、ＢｉＣＭＯ３回路内のパワー遷移が、
パワー遷移が存在するか否かを決定するためにバイポー
ラトランジスタへ供給される電圧差をモニタすることに
よって検知される。ＣＭＯ８装置はバイポーラトランジ
スタよりも一層低電圧レベルにおいてアクティブ即ち活
性状態となるので、バイポーラトランジスタがアクティ
ブとなると、ＢｉＣＭＯ３回路内のすべての半導体装置
はアクティブとなる。従って、バイポーラトランジスタ
がアクティブとなるまでＢｉＣＭＯ５回路をディスエー
ブルするか又は保護することが必要であるに過ぎない。

本発明に基づくＢ　ｉ　ＣＭＯＳ保護回路は、保護され
るＢｉＣＭＯ３回路と同一のチップ上に構成されている
。本発明は、保護される回路内の上側電源に比例する第
−基準入力信号及び保護される回路内の下側電源に比例
する第二基準入力信号を発生する回路を提供している。

該保護回路は、前記第−及び第二基準入力信号から、パ
ワー遷移が発生しているか否かを決定する。パワー遷移
が発生していると、該保護回路は、Ｂ１ＣＭＯＳメモリ
回路内においてメモリ行デコーダ及び書込みロジックを
ディスエーブルさせる出力を供給する。

更に、本発明は、パワー遷移が存在しないことの決定を
打ち消すための独立した入力信号を供給することが可能
であり、それによりパワー遷移が存在しないにもかかわ
らずＢｉＣＭＯ３回路を保護することも可能である。

本発明は、オペレータの介入なしで自動的に保護を与え
ることが可能である。ＢｉＣＭＯ３回路へのパワー即ち
電力が遷移状態にある場合、又は前記独立した信号が存
在する場合、パワー遷移回路からの出力信号がＢｉＣＭ
Ｏ３回路を保護する。

パワー遷移が過ぎ去った場合、及び前記独立入力信号が
許容する場合、ＢｉＣＭＯ３回路は自動的に通常の動作
を再開する。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図は、保護されるべきＢｔＣＭＯ３回路１５０と、
発生器回路１４０と、パワー遷移回路２とを有する半導
体ダイ１を示している。ダイ１は、ライン１３０上を上
側電源電圧Ｖｃｃを受取り、且つライン１３６上で下側
電源電圧Ｖｅｅを受取る。パワー遷移回路２は、パワー
遷移期間中回路１５０を保護する。回路２は、モニタ回
路３及びディスエーブル回路４を有している。発生器回
路１４０は、モニタ回路３に対してライン５，６上に入
力信号を供給し、且つディスエーブル回路４に対してラ
イン７上に第三入力信号を供給する。

ライン５及び６上の二つの人力信号から、モニタ回路３
は、パワー遷移が発生中であるか否かを決定し、従って
ＢｉＣＭＯ３回路１５０をデイスエイブルするか否かを
決定する。ディスエーブルが必要とされる場合、回路４
はライン８上の出力信号Ｐｕｐを「０」とさせ、そうで
なければ出力信号Ｐｕｐを「１」とする。ライン７上の
第三人力信号は、ディスエーブル回路へ直接的に接続さ
れ、且つ該第三信号が存在する場合には、出力信号Ｐｕ
ｐを「０」とさせる。

好適実施例においては、保護されるべき回路１５０はＢ
ｉＣＭＯ３ＳＲＡＭである。ライン８上の出力信号Ｐｕ
ｐが「０」であると、Ｂ　ｉ　ＣＭＯ３ＳＲＡＭ１５０
内の回路は、ＳＲＡＭメモリ行デコーダ（不図示）及び
書込みロジック機能（不図示）をディスエーブルさせる
。相補的出力信号Ｐｕｐｂが保護されるべきＢｉＣＭＯ
３回路１５０へライン９上に供給される。

発生器回路１４０は、決定回路３へ対して二つの信号を
供給する。即ち、ライン５上に第一基準信号Ｖｒｅｆ十
及びライン６上の第二基章信号Ｖｒｅｆである。ライン
７上の独立した入力信号Ｖｃｓｍがディスエーブル回路
４へ直接的に供給される。信号Ｖｒｅｆ＋は、ライン１
３０上の上側電源Ｖｃｃに比例しており、−力信号Ｖｒ
ｅ　ｆはライン１３６上の下側電源Ｖｅｅに比例してい
る。

決定回路３は、ＢｉＣＭＯ３回路１５０へのパワーが」
■移中であるか否かを決定する場合にＶｒｅｆ及びＶｒ
ｅｆ＋の間の電位差に依存する。信号Ｖｃ　ｓｍは、そ
れが存在することによってシステムデザイナがＢｉＣＭ
Ｏ３回路１５０の保護を行なうことを所望する任意の信
号である。

第−及び第二基準入力信号Ｖｒｅ　ｆ十及びＶｒｅｆは
、例えば、本願出願人に譲渡されているｒＢｉｃＭＯ３
基Ｌ＄電圧発生し（ＢｉＣＭＯＳＶｏΩｔａｇｅ　　Ｒ
ｅｆｅｒｅｎｃｅ　　Ｇｅｎｅｒａｔｏｒ）Ｊという名
称の特許出願に記載されている如き発生器から得ること
が可能である。上掲した特許出願において、Ｖｒｅｆは
、１ぐ副電源Ｖｅｅよりも約１゜２５Ｖ−層正である基
準電圧である。Ｖｒｅｆ＋は、トランジスタ８０のエミ
ッタ８４ヘエミツタホロワ接続することによって得られ
、且つそれは約上側電源Ｖｃｃよりも約１■低い電圧で
ある。入力信号Ｖｃ　ｓｍは、本願出願人に譲渡されて
いるｒＢ　ｉ　ＣＭＯ３ＥＣＬ−ＣＭＯＳインターフェ
イス回路（ＢｉＣＭＯＳＥＣＬ−ＣＭＯ３Ｉｎｔｅｒｆ
ａｃｅ　　Ｃ１ｒｃｕｉｔ）Ｊという名称の特許出願に
開示されている如き発生器から供給することが可能であ
る。

エミッタ結合論理（Ｅ　ＣＬ）回路を包含するＢｉｃＭ
Ｏ３回路において、Ｖｒｅｆ＋がＶｒｅ　ｆよりも０．
３Ｖ−層正であると、バイポーラトランジスタがアクテ
ィブとなる。従って、遷移状態を検知するためには、（
Ｖｒｅｆ十＜Ｖｒｅｆ＋０．３）Ｖとなる場合を決定す
ることが必要であるに過ぎない。この場合、決定回路３
は、ディスエーブル回路４がライン８上の出力信号Ｐｕ
ｐを「０」とさせるべく動作し、従ってディスエーブル
回路１５０が動作される。もちろん、０゜３Ｖの電圧差
はＥＣＬにとって十分であるが、ＴＴＬ又はその他のバ
イポーラ構成を保護するために異なった値を使用するこ
とも可能である。

第２図は、パワー遷移回路２の詳細を示した概略図であ
る。回路２は、決定回路３及びディスエーブル回路４を
有している。決定回路３は、ライン５上で信号Ｖｒｅｆ
＋を受取り、且つライン６上で信号Ｖｒｅｆを受取る。

ライン５上の信号Ｖｒｅｆ＋は、バイポーラトランジス
タ１０のベース１２へ接続され、且つライン６上の信号
Ｖｒｅｆはバイポーラトランジスタ２０のベース２２へ
接続される。トランジスタ２０のコレクタ２６は、トラ
ンジスタ１０のエミッタ１４へ接続され、その際にトラ
ンジスタ２０をトランジスタ１０と直列状態とさせる。

電源Ｖｃｃ及びＶｅｅがターンオンされると、ライン５
上の信号Ｖｒｅｆ十がトランジスタ１０をターンオンす
るのに十分なレベルに到達する前に、ライン６上の信号
Ｖｒｅ　ｆがトランジスタ２０をターンオンするのに十
分なレベルに到達する。

トランジスタ２０がターンオンすると、エミッタ２４か
らの電流が抵抗２８内に流れ、且つトランジスタ２０は
飽和する傾向となる。エミッタ２４における電圧は約（
Ｖｒｅｆ−０，７）Ｖであり、且つコレクタ２６におけ
る電圧はエミッタ２４における電圧よりも約０．３Ｖ（
１個のコレクタ・エミッタ電圧降下）−層圧である。従
って、エミッタ１４における電圧は約（Ｖｒｅｆ　　−
０゜７＋０．３）Ｖ即ち（Ｖｒｅｆ　　−０，４）■で
ある。トランジスタ１０がアクティブとなるためには、
ベース１２における電圧Ｖｒｅｆ＋がエミッタ１４にお
ける電圧を少なくとも０，７Ｖたけ越えることが必要で
ある。従って、Ｖｒｅｆ＋＞ｏ、７＋　（Ｖｒｅ　ｆ−
０，４）Ｖ即ちＶｒｅｆ＋＞Ｖｒｅｆ＋０，３Ｖである
場合にのみトランジスタ１０がターンオンする。Ｖｒｅ
ｆ＋≧Ｖｒｅｆ＋０，３Ｖの条件は、本明細書において
は、「適切なＪＶｒｅｆ＋、Ｖｒｅｆ関係として呼称す
る。

トランジスタ１０及び２０が直列しているので、両方の
トランジスタがオンになるまで抵抗１８を介して電流が
流れることはない。従って、抵抗１８を介して電流が流
れるということは、パワー遷移がないということを意味
しており、即ちＶｒｅｆ＋≧Ｖｒｅｆ＋０．３Ｖである
。従ッテ、トランジスタ１０及び２０は、入力信号Ｖｒ
ｅｆ十及びＶｒｅｆに関してＮＡＮＤＡＮＤ機能る。コ
レクタ１６における電圧は、前記適切なＶｒｅｆ＋。

Ｖｒｅｆ関係が存在する場合に比較的低く、且つ該関係
が存在しない場合には比較的高い。

コレクタ１６はディスエーブル回路内のＰＭＯＳトラン
ジスタ３０及びＮＭＯ３Ｉ−ランジスタ４０のゲート３
２．４２へ接続されている。トランジスタ３０及び４０
によって形成されているインバータ３５の出力端はノー
ド３７である。前記Ｖｒ６ｆ＋、Ｖｒｅｆ関係が適切で
ある場合、ノード３７はＣＭＯ５ｒｌＪレベルにある。

従って、ノード３７における信号は、Ｖｒｅｆ＋及びＶ
「ｅｆのＡＮＤ機能に類似している。

ノード３７は、ＰＭＯＳトランジスタ５０のゲート５２
へ接続されており且つＮＭＯ８）ランジスタ８０のゲー
ト８２へ接続されている。トランジスタ５０はインバー
タとして接続されており、ソース５４はライン１３０上
の電源Ｖｃｃへ接続されており且つドレイン５６はトラ
ンジスタ６０及び７０のドレイン６６．７４へ接続され
ている。

ノード３７が「１」であると、トランジスタ８０がター
ンオンされ且つトランジスタ６０及び７０が機能するこ
とを許容する。トランジスタ６０及び７０は、それぞれ
、ＰＭＯ３及びＮＭＯＳ装置であり、それらのそれぞれ
のゲート６２．７２及びドレイン６６．７４は共通接続
されて別のインバータ６５を形成している。

トランジスタ９０及び１００は、それらのそれぞれのゲ
ート９２，１０２及びドレイン９６，１０４を共通接続
させて別のインバータ９５を形成している。ライン７上
の信号Ｖｃｓｍはインバータ９５へ接続されている。信
号Ｖｃｓｍはユーザが特定する信号であって、信号Ｖｃ
ｓｍが「１」である場合、即ちノード９７における出力
信号が「０」である場合に、ＢｉＣＭＯ５回路１５０を
ディスエーブルさせるために使用される。

第２図に示した回路は以下の如くに動作する。

パワー遷移が発生しており且つユーザが特定したイネー
ブル信号Ｖｃ　ｓｍがアクティブであると、ノード１６
は低状態であり且つ入力信号Ｖｃ　ｓｍは高状態である
。従って、ノード３７は高状態であり且つノード９７は
低状態である。従って、インバータ６５のノード６２，
７２は「０」であり、且つノード６７におけるインバー
タ６５の出力は「１」である。トランジスタ５０のゲー
ト５２は「高」状態であり、且つソース５４が「高」状
態であるので、トランジスタ５０はオフであり、且つ「
１」を維持するノード６７におけるインバータ６５の出
力に影響を与えることはない。インバータ１１５はノー
ド６７におけるインバータ６５の出力を反転させる。従
って、インバータ１１５の出力、即ちライン８上の出力
Ｐｕｐは「０」であり、従って保護すべき回路をディス
エーブルさせる。

次に、ライン７上の入力信号Ｖｃ　ｓｍが「０」（即ち
、ディスエーブル不要）であるが、前記Ｖｒｅｆ＋、Ｖ
ｒｅｆ関係が適切ではないものと仮定する。この不適切
なＶｒｅｆ＋、Ｖｒｅｆ関係は、ノード３７に「０」を
与える。トランジスタ８０がターンオフされ且つインバ
ータ６５を不動作状態とさせる。信号Ｖｃｓｍが「０」
であり、且つノード９７におけるインバータ９５の出力
が「１」である。トランジスタ８０がオフしているので
、インバータ９５からの出力「１」はノード６７におけ
るインバータ６５の出力を変化させることはない。従っ
て、信号Ｖｃ　ｓｍはインバータ６５からの出力信号に
影響を与えることはない。

インバータ３５からの出力「０」は、トランジスタ５０
をターンオンさせ、ノード６７におけるインバータ６５
の出力を「１」ヘプルアップさせる。

トランジスタ６０のドレイン６６がノード６７において
インバータ６５の出力端へ接続されているので、ノード
６７は「１」ヘプルアップされる。

従って、インバータ１１５の出力、ライン８上の信号Ｐ
ｕｐは「０」となり、ＢｉＣＭＯ５回路１５０を保護す
る。

通常の状態において、人力信号Ｖｃ　ｓｍは「０」であ
り、且つ前記Ｖｒｅｆ関係は適切な状態にある。従って
、ノード３７におけるインバータ３５の出力は「１」で
あり、それはトランジスタ８゜をターンオンさせる。ノ
ード９７におけるインバータ９５の出力も「１」である
。ゲート５２及びソース５４は両方とも「高」状態であ
るので、トランジスタ５０はターンオフされ且つインバ
ータ６５の出力６７に影響を与えることはない。この様
な条件下において、ライン８上の出力信号Ｐｕｐは「１
」であり、ＢｉＣＭＯ３回路１５０が通常の如く機能す
ることを許容する。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。例えば、
保護されるべき回路をディスエーブルすべきか否かを決
定するために前述した実施例のものよりもより多くの又
はより少ない入力をモニタして行なうことが可能である
。

更に、前記ディスエーブル信号は、ＢｉＣＭＯ３全体又
はその他の回路を保護するために使用することも可能で
あり、又、パワー遷移期間中に損傷を受ける可能性があ
る部分を保護するために使用することも可能である。更
に、本発明を使用してＢｉＣＭＯ３又はＢｉＣＭＯ５Ｓ
ＲＡＭ以外のその他の任意の回路を保護することも可能
であり、更に付加的な条件下において保護を行なうこと
を可能とするために本発明に対しその他の入力信号を供
給するようにすることも可能である。

本発明は、その実施上、以下の構成の一つ又はそれ以上
を有し得るものである。

（１）パワー遷移期間中第一回路を保護する保護回路に
おいて、前記第一回路は電位差によって駆動され且つ低
電圧において異なった特性を持った半導体で製造されて
おり、前記保護回路が、前記電位差をモニタし且つ前記
電位差が所定の値を越えた場合に第一信号を発生するモ
ニタ回路手段と、前記モニタ回路手段に結合されており
前記第一信号が存在しない場合に前記第一回路をディス
エーブルさせるディスエーブル回路とを有しており、前
記第一回路がパワー遷移期間中ディスエーブルされるこ
とを特徴とする保護回路。

（２）上記第（１）において、前記第一回路がＢｉＣＭ
Ｏ３回路を有していることを特徴とする回路。

（３）上記第（１）において、入力信号を供給すること
が可能なノードをモニタするための付加的なモニタ回路
手段を有しており、前記付加的なモニタ回路手段が前記
入力信号が存在する場合に前記第一回路をディスエーブ
ルさせるための第二信号を供給することを特徴とする回
路。

（４）上記第（１）において、前記モニタ回路手段が、
第二トランジスタと直列接続されている第一トランジス
タを有しており、前記第一トランジスタが上側電圧を受
取るべく接続された制御電極を有しており、前記第二ト
ランジスタが下側電圧を受取るべく接続された制御電極
を有しており、前記電位差は前記上側及び下側電圧の間
の差であることを特徴とする回路。

（５）上記第（４）において、前記モニタ回路手段が、
更に、前記第二トランジスタと下側電位源との間に直列
接続された第一抵抗と、前記第一トランジスタに接続さ
れている上側電位源とを有することを特徴とする回路。

（６）上記第（５）において、前記ディスエーブル回路
手段が、前記モニタ回路手段からの前記第一信号を受取
るべく接続された第一インバータと、前記付加的なモニ
タ回路手段からの前記第二信号を受取るべく接続された
第二インバータとを有することを特徴とする回路。

（７）上記第（６）において、前記ディスエーブル回路
手段が、更に、前記第二インバータからの第二インバー
タ出力信号を受取るべく接続された第三インバータを有
することを特徴とする回路。

（８）上記第（７）において、更に、前記上側電圧を受
取るべく接続されており前記第一インバータへ接続され
ており且つ第三インバータ出力ノードヘ接続されている
第一制御トランジスタを有することを特徴とする回路。

（９）上記第（８）において、更に、前記第三インバー
タと前記下側電圧との間に接続されると共に前記第一イ
ンバータに接続されている第二制御トランジスタを有す
ることを特徴とする回路。

（１０）パワー遷移期間中第一回路を保護する保護回路
において、前記第一回路は低電圧において異なった特性
を持った半導体で製造されており、前記保護回路は上側
電源及び下側電源へ接続されており、且つ前記上側及び
下側電源の間の差が所定の値を越える時を決定し且つそ
れに応答して第一信号を発生するために前記上側及び下
側電源をモニタするモニタ回路手段であって各トランジ
スタが前記電源の一つに比例する信号を受取るべく接続
されている入力リードを持った複数個の直列接続された
トランジスタを有するモニタ回路手段と、前記モニタ回
路手段に結合されており前記所定の値が越えられなかっ
た場合に前記第一回路をディスエーブルさせるディスエ
ーブル回路手段とを有することを特徴とする保護回路。

（１１）上記第（１０）において、前記第一回路がＢ１
ＣＭＯＳ回路であることを特徴とする回路。

【図面の簡単な説明】

第１図はＢｉＣＭＯ３回路を保護すべく接続されたパワ
ー遷移回路を示したブロック図、第２図は前記パワー遷
移回路の回路を示した概略図、である。 ２　： ３＝ ４　＝ １４０： １５０　： （符号の説明） パワー遷移回路 モニタ回路 ディスエーブル回路 発生器回路 Ｂ１ＣＭＯＳ回路 図面の浄書（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 １、パワー遷移期間中第一回路を保護する保護回路にお
   いて、前記第一回路は電位差によって駆動され且つ低電
   圧において異なった特性を持った半導体で製造されてお
   り、前記保護回路が、前記電位差をモニタし且つ前記電
   位差が所定の値を越えた場合に第一信号を発生するモニ
   タ回路手段と、前記モニタ回路手段に結合されており前
   記第一信号が存在しない場合に前記第一回路をディスエ
   ーブルさせるディスエーブル回路とを有しており、前記
   第一回路がパワー遷移期間中ディスエーブルされること
   を特徴とする保護回路。 ２、パワー遷移期間中第一回路を保護する保護回路にお
   いて、前記第一回路は低電圧において異なった特性を持
   った半導体で製造されており、前記保護回路は上側電源
   及び下側電源へ接続されており、且つ前記上側及び下側
   電源の間の差が所定の値を越える時を決定し且つそれに
   応答して第一信号を発生するために前記上側及び下側電
   源をモニタするモニタ回路手段であって各トランジスタ
   が前記電源の一つに比例する信号を受取るべく接続され
   ている入力リードを持った複数個の直列接続されたトラ
   ンジスタを有するモニタ回路手段と、前記モニタ回路手
   段に結合されており前記所定の値が越えられなかった場
   合に前記第一回路をディスエーブルさせるディスエーブ
   ル回路手段とを有することを特徴とする保護回路。