JPH02235298A - ヒューズrom回路 - Google Patents
ヒューズrom回路Info
- Publication number
- JPH02235298A JPH02235298A JP1057104A JP5710489A JPH02235298A JP H02235298 A JPH02235298 A JP H02235298A JP 1057104 A JP1057104 A JP 1057104A JP 5710489 A JP5710489 A JP 5710489A JP H02235298 A JPH02235298 A JP H02235298A
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- JP
- Japan
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- fuse rom
- fuse
- resistance
- resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、LSIに内蔵されるヒューズROM抵抗の切
断回路に関する. 〔従来の技術〕 従来のヒューズROM抵抗の切断回路は、第1図に示す
ように、各ヒューズROM抵抗5,6に切断用の外部端
子2を必要とした。
断回路に関する. 〔従来の技術〕 従来のヒューズROM抵抗の切断回路は、第1図に示す
ように、各ヒューズROM抵抗5,6に切断用の外部端
子2を必要とした。
上述した従来のヒューズROM抵抗切断回路は、各ヒュ
ーズROM抵抗に切断用電源を接続するための外部端子
を必要とするため、ビット数が増すと、外部端子数も増
すといった欠点があった。
ーズROM抵抗に切断用電源を接続するための外部端子
を必要とするため、ビット数が増すと、外部端子数も増
すといった欠点があった。
本発明のヒューズROM抵抗切断回路は、電源端子(1
)に接続されたヒューズROM抵抗(5)と、このもう
一方の端子にMOSトランジスタ(7)のドレインを接
続し、そのソースは、他の電源端子(3)に接続され、
そのゲートには、NORゲート(9)の出力が接続され
、構成されている. 〔実施例〕 第1図は、本発明のヒューズROM抵抗切断回路である
.l,3はLSIの電源端子であり、1は高電位VDD
、2は低電位VSS端子であゐ.ヒューズROM抵抗の
一方の端子は、1に接続され、他方は,NchMOSト
ランジスタ7のドレインに接続され、7のソースは、電
源端子3に接続される.さらに、7のゲートにはNOR
ゲート9の出力が接続され、9の一方の入力は、ヒュー
ズROM抵抗切断制御端子4に接続される。
)に接続されたヒューズROM抵抗(5)と、このもう
一方の端子にMOSトランジスタ(7)のドレインを接
続し、そのソースは、他の電源端子(3)に接続され、
そのゲートには、NORゲート(9)の出力が接続され
、構成されている. 〔実施例〕 第1図は、本発明のヒューズROM抵抗切断回路である
.l,3はLSIの電源端子であり、1は高電位VDD
、2は低電位VSS端子であゐ.ヒューズROM抵抗の
一方の端子は、1に接続され、他方は,NchMOSト
ランジスタ7のドレインに接続され、7のソースは、電
源端子3に接続される.さらに、7のゲートにはNOR
ゲート9の出力が接続され、9の一方の入力は、ヒュー
ズROM抵抗切断制御端子4に接続される。
9のもう一方の入力には、ヒューズROM抵抗を切断す
るか、しないかを決める、ヒューズROM状態設定信号
15が入力される。
るか、しないかを決める、ヒューズROM状態設定信号
15が入力される。
インバータ11とNORゲート13は、ラッチ回路を構
成し、ヒューズROM抵抗が接続されているときは、出
力信号l8の出力は、rlJとなるが、切断された場合
は、リセット信号10のワンショットの「1」信号によ
って18の出力は「0」となる. ヒューズROM抵抗5を切断し、18の出力を「0」に
設定するには、次の゛ように行う.まず、ヒューズRO
M抵抗切断制御信号端子4の入力は「1」が入力されて
、7,8のトランジスタをオフの状態で、切断に必要な
高電圧を、1,3の電源端子間にかける. LSIの内部回路で発生したヒューズROM状態設定信
号15は「0」となっており、4の端子入力を「0」に
することにより、NORゲート9の出力は、「1」とな
り、トランジスタ7はオンして、ヒューズROM抵抗5
に切断電流が流れて切断する. 切断後は、4の入力なrHJに固定する。このため、7
の出力は、ハイ・インピーダンスとなるが、インバータ
ゲート11,NORゲートl3で構成されるラッチ回路
にワンショットのリセット信号「1」が入力されること
により、出力信号l8は「0」となる。
成し、ヒューズROM抵抗が接続されているときは、出
力信号l8の出力は、rlJとなるが、切断された場合
は、リセット信号10のワンショットの「1」信号によ
って18の出力は「0」となる. ヒューズROM抵抗5を切断し、18の出力を「0」に
設定するには、次の゛ように行う.まず、ヒューズRO
M抵抗切断制御信号端子4の入力は「1」が入力されて
、7,8のトランジスタをオフの状態で、切断に必要な
高電圧を、1,3の電源端子間にかける. LSIの内部回路で発生したヒューズROM状態設定信
号15は「0」となっており、4の端子入力を「0」に
することにより、NORゲート9の出力は、「1」とな
り、トランジスタ7はオンして、ヒューズROM抵抗5
に切断電流が流れて切断する. 切断後は、4の入力なrHJに固定する。このため、7
の出力は、ハイ・インピーダンスとなるが、インバータ
ゲート11,NORゲートl3で構成されるラッチ回路
にワンショットのリセット信号「1」が入力されること
により、出力信号l8は「0」となる。
ヒューズROM状態設定信号16がrlJの場合は、4
の端子入力をrlJから「0」としもNORゲー}10
の出力は、「0」のため、オンせずヒューズROM抵抗
6は切断しない. NORゲート14には、リセット信号l7が入るが、1
4を構成しているN c h トランジスタのオン時の
インピーダンスは、ヒューズROM抵抗6のインピーダ
ンスに比べ充分に大きく設計してあり、出力信号19は
rHJとなる. ヒューズROM抵抗を低電位の電源端子3に接続した場
合は、切断用トランジスタは、Pch型となるため、こ
れを制御するためトランジスタのゲートに接続される論
理ゲートはNANDゲートを用いる. 〔発明の効果〕 以上説明したように、本発明は、LSIの電源間にヒュ
ーズROM抵抗と、それに直列に接続した切断用のトラ
ンジスタを接続し、そのトランジスタのゲートを制御す
るために接続される論理ゲートを用いることにより、各
4のヒューズROMに外部端子を設けて切断しなくて良
い効果がある。
の端子入力をrlJから「0」としもNORゲー}10
の出力は、「0」のため、オンせずヒューズROM抵抗
6は切断しない. NORゲート14には、リセット信号l7が入るが、1
4を構成しているN c h トランジスタのオン時の
インピーダンスは、ヒューズROM抵抗6のインピーダ
ンスに比べ充分に大きく設計してあり、出力信号19は
rHJとなる. ヒューズROM抵抗を低電位の電源端子3に接続した場
合は、切断用トランジスタは、Pch型となるため、こ
れを制御するためトランジスタのゲートに接続される論
理ゲートはNANDゲートを用いる. 〔発明の効果〕 以上説明したように、本発明は、LSIの電源間にヒュ
ーズROM抵抗と、それに直列に接続した切断用のトラ
ンジスタを接続し、そのトランジスタのゲートを制御す
るために接続される論理ゲートを用いることにより、各
4のヒューズROMに外部端子を設けて切断しなくて良
い効果がある。
抵抗切断用Nch MOSトランジスタ、9,10,
13.14・・・・・・NORゲート、11.12・・
・・・・インバータゲート、17・・団・リセット信号
、l5,16・・・・・・ヒューズROM状態設定信号
、18,19・・・・・・出力信号。
13.14・・・・・・NORゲート、11.12・・
・・・・インバータゲート、17・・団・リセット信号
、l5,16・・・・・・ヒューズROM状態設定信号
、18,19・・・・・・出力信号。
代理人 弁理士 内 原 晋
Claims (1)
- ヒューズROM抵抗の一方の端子を電源に接続し他方を
MOSトランジスタの一端に接続し、その他端は他の電
源に接続し、そのゲートには制御信号を受け、ヒューズ
ROM抵抗の切断を前記MOSトランジスタを用いて制
御することを特徴とするヒューズROM回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1057104A JPH02235298A (ja) | 1989-03-08 | 1989-03-08 | ヒューズrom回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1057104A JPH02235298A (ja) | 1989-03-08 | 1989-03-08 | ヒューズrom回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02235298A true JPH02235298A (ja) | 1990-09-18 |
Family
ID=13046206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1057104A Pending JPH02235298A (ja) | 1989-03-08 | 1989-03-08 | ヒューズrom回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02235298A (ja) |
-
1989
- 1989-03-08 JP JP1057104A patent/JPH02235298A/ja active Pending
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