JPS6260314A - プログラマブル・ロジツク・デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はプログラム可能なアレイを備え、そのアレイに
プログラムを施すことにより任意の論理回路を構成する
ことのできるプログラマブル・ロジック・デバイスに関
し、特にプログラムが施される記憶素子としてＭＯＳ型
の記憶素子を用いたプログラマブル・ロジック・デバイ
ス（ＰＬＤ）に関するものである。

プログラマブル・コシツク・デバイスには、ＡＮＤアレ
イとＯＲアレイがともにプログラム可能であるＰＬＡ（
プログラマブル・ロジック・アレイ）、ＡＮＤアレイが
プログラム可能でＯＲアレイが固定されているＰＡＬ　
（プログラマブル・アレイ・ロジック）、及びＡＮＤア
レイが固定されていてＯＲアレイがプログラム可能なも
のが含まれる。

（従来技術） ＦＡＭＯ３の如きＭＯ８型記憶素子で構成されたプログ
ラマブル・ロジック・デバイスの積項（プロダクトター
ム）は、第４図に示されるように積項線２−１〜２−ｎ
と、それにつながる記憶素子４−１１〜４−　ｎ　ｍ、
及び積項線２−１〜２−ｎに流れる電流（Ｉｐ）を検出
し、ＡＮＤ回路が論理的に「１」が「０」かを判別する
ＡＮＤセンス回路６−１〜６−ｎよりなっている。ただ
し、この例ではＡＮＤ回路はＮＯＲ形の構成である。

このプログラマブル・ロジック・デバイスの例はＡＮＤ
アレイがプログラム可能なＰＡＬである。

記憶素子４−１１〜４−ｎｍのゲートには入力線８−１
〜８−ｍが接続されているが、入力線８−１〜８−ｍは
対をなしており、各対の入力線の信号は駆動回路１４−
１〜１４−Ｑにより入力信号ｆｉｌｏ−１〜１０−Ｑか
らの入力信号の反転信号と非反転信号の相反信号となっ
ている。

１２−１〜１２−には固定ＯＲアレイを構成するＯＲ回
路である。入力信号線１０−Ωは○ＲアレイからＡＮＤ
アレイへのフィードバック入力信号線である。１６は入
力端子、】７は出力端子である。

センス回路６−１〜６−ｎの特性は、第５図に示される
ように積項線２−１〜２−　ｎの電流Ｉｐがある値（Ｉ
　ｐｏｆｆ）以下（工ρ≦Ｉ　ｐｏｆｆ）であれば論理
「１」を出力し、ある値（Ｉ　ｐｏｎ）以上（Ｉｐ≧Ｉ
　ｐｏｎ）であれば論理ｒＯＪを出力する。

第６図にアレイを構成するＭＯ５型記憶素子４−１１〜
４−ｎ、ｍであるＦＡＭＯ３の特性を示す。

Ｖｇ＋はゲート電圧がハイレベルの電圧である。

ＦＡＭＯ５のゲート電圧がハイレベル（Ｖｇ＋）のとき
、プログラムされていないＦＡＭＯ３のドレイン−ソー
ス間電流（Ｉ　＋Ｊ、）はＩ　ｄｏｎであり、プログラ
ム後のＦＡＭＯ３のドレイン−ソース間電流（Ｉ　ｄｓ
）はＩ　ｄｏｆｆである。通常、Ｉ　ｄｏｎは３０μＡ
−１００μＡ、Ｉｄｏｆｆは数ｎＡ〜０．１μＡ程度で
ある。

ある入力線を全積項にわたって使用しない場合、その入
力線につながる全ての記憶素子をプログラムしてゲート
がハイレベルになってもドレイン−ソース間に電流が流
れないようにする。しかし、ＭＯＳ型の記憶素子の特性
として電流Ｉ　ｄｏｆｆは０になるのではなく、数ｎＡ
〜０．１μＡ程度のわずかなリーク電流となっている。

積項を構成するＡＮＤセンス回路は積項線に電流が流れ
るか流れないかを判断する。１つの積項線につながる記
憶素子の数を２ｎとすると、それらのゲートには各入力
信号の相反信号が印加されるのでｎ個の記憶素子のゲー
トがハイレベルとなる。つまりＩＰＯｆｆ＝ΣＩ　ｄｏ
ｆｆ（ｉ）である。

ｊ＝１ その結果、記憶素子の数ｎが増加するとＩ　ｐｏ：ｔ’
ｆも増加し、ＡＮＤセンス回路６−１〜６−ｎの検出時
間が長くなる。

（目的） 本発明は使用されない入力信号線につながる一対の入力
線ついては、そのいずれの入力線の信号レベルもローレ
ベルに保つことにより、ＭＯ８型記憶素子の不用なリー
ク電流を抑え、動作速度の速いプログラマブル・ロジッ
ク・デバイスを提供することを目的とするものである。

（構成） 本発明のプログラマブル・ロジック・デバイスでは、ア
レイのプログラム可能な記憶素子としてＭＯＳ型の記憶
素子が使用され、それらの記憶素子のゲートに接続され
た入力線には入力信号の反転信号又は非反転信号が供給
されるとともに、相反信号が供給される一対の入力線に
対し、プログラム可能な記憶素子を含み、この記憶素子
の記憶状態により前記一対の入力線の信号をともにロー
レベルとする駆動回路が設けられている。

以下、実施例について具体的に説明する。

第１図は一実施例−を表力す。

積項線２−１〜２−ｎと入力線１８−１〜１８−ｍの各
交点には、図示は省略されているが、第４図に示されて
いるのと同じＦＡＭＯ３にてなる記憶素子４−１１〜４
−ｎｍが設けられており、ＡＮＤアレイがプログラム可
能になっている。積項線２−１〜２−　ｎにはそれぞれ
ＡＮＤセンス回路６−１〜６−ｎが接続され、ＡＮＤセ
ンス回路６−１〜６−ｎの出力は固定の○Ｒアレイを構
成するＯＲ回路１２−１〜１２−ｋに接続されている。

以上の点は第４図に示されたＰＡＬと同じである。

入力端子１６につながる入力信号線２０−１と一対の入
力線１８−１．１８−２の間には駆動回路２２−１が設
けられている。この駆動回路２２−１は直列に接続され
た２個のＮＡＮＤ回路２４゜２６を有し、両ＮＡＮＤ回
路２４．２６の一方の入力（制御入力）にはプログラム
可能な記憶素子によりハイレベル（Ｖｃｃ）又はローレ
ベル（接地）にプログラムされるスイッチ回路２８が接
続されている。ＮＡＮＤ回路２４の出力がインバータを
介して一方の入力線１８−２に接続され、ＮＡＮＤ回路
２６の出力がインバータを介して他方の入力線１８−１
に接続されている。スイッチ回路２８の記憶素子はＡＮ
Ｄアレイに設けられている記憶素子（図示略）と同じＦ
ＡＭＯＳである。

駆動回路２２−１において、スイッチ回路２８の出力が
ハイレベルになるようにプログラムが施されると、入力
線１８−１．１８−２は第４図の入力線８−１．８−２
と同じ入力線として働き、スイッチ回路２８の出力がロ
ーレベルになるようにプログラムが施されると、入力線
１８−１，１８−２の信号レベルはともにローレベルと
なる。

２０−Ｑはフィードバック入力信号線２０−２につなが
る一対の入力線１８−　（ｍ−１）　、　　１８−ｍに
設けられた駆動回路であり、駆動回路２２−１と同じ回
路構成をしている。このように入力線】８−１〜１８−
ｍの各対の入力線には駆動回路２２−１と同じ駆動回路
が設けられている。

また、第１図の例ではＯＲ回路１２−１の出力はレジス
タ３２に入力されているとともに、フィードバック入力
信号線２０−Ｑにつながるスイッチ３０のｂ端子に接続
されている。レジスタ３２のＱ出力はスリーステートバ
ッファ回路３４を介して入出力端子３６に接続されてい
るとともに、スイッチ３０のＣ端子に接続されている。

スイッチ３０のａ端子は入出力端子３０に接続されてい
る。

スイッチ３０はＡＮＤアレイの記憶素子と同じＦＡＭＯ
Ｓによる記憶素子によりａ　−Ｃ端子の間で切り換えら
れるようになっており、フィードバック入力信号線２０
−Ｑは入出力端子３６からの入力、ＯＲ回路１２−１の
出力、又はレジスタ３２のＱ出力のいずれかを選択でき
るようになっている。信号○Ｅによりスリーステートバ
ッファ回路３４がオンになると、入出力端子３０は出力
端子として作用し、スリーステートバッファ回路３４が
オフになると、入出力端子３０は入力端子として作用す
る。

駆動回路２２−１〜２２−Ｑの一例を第２図に示す。

スイッチ回路２８において、電源端子（Ｖｃｃ）に接続
されたＭＯＳトランジスタＱ１はプルアップ用負荷抵抗
素子、ＭＯＳトランジスタＱ２はメモリトランジスタＱ
３のドレイン電圧を抑えるための電圧制限トランジスタ
、Ｑ３はメモリトランジスタとしてのＦＡＭＯＳである
。メモリトランジスタＱ３のコントロールゲートは電源
端子（Ｖｃｃ）に接続されている。ＭＯＳ）−ランジス
タＱ１とＱ２の節点Ｎ１は２個のインバータ回路を経て
ＮＡＮＤ回路２４，２６の制御入力に接続されている。

メモリトランジスタＱ３をプログラムするための回路は
別に設けられているが、図には示されていない。

この駆動回路において、メモリトランジスタＱ３がプロ
グラムされていなければＮ１はローレベルとなり、入力
線のＮＡＮＤ回路２４．２６の制御入力はローレベルと
なり、入力線１８−１．１８−２はいずれもローレベル
となる。一方、メモリトランジスタＱ３をプログラムす
ると、メモリトランジスタＱ３がオフとなり、Ｎｌ、Ｎ
２がハイレベルとなって、−入力線１８−１には入力信
号の反転信号が供給され、入力線１８−２には入力信号
の非反転信号が供給される。

駆動回路２２−Ｑ及び他の対をなす入力線に設けられる
駆動回路も第２図に示されるものと同じ回路とすればよ
い。

第２図の駆動回路は、メモリトランジスタＱ３をプログ
ラムすると一対の入力線（例えば１８−１．１ａ−２）
がイネイブルとなるように構成されているが、節点Ｎ２
の後にインバータを１個追加し、メモリトランジスタＱ
３をプログラムしたとき一対の入力線がデイセイブルに
なるようにしてもよい。

再び第１図に戻って説明すると、スイッチ３０を切り換
えるために、第２図に示されているスイッチ回路２８と
同様のスイッチを用いることができる。その場合、３個
の端子ａ−Ｃを切り換えるので、２個の記憶素子が必要
となる。そこで、２個の記憶素子を用いると４個の状態
を選択することができるので、２個の記憶素子ともにプ
ログラムしない初期状態をフィードバック入力信号線２
０−ＱのＮＡＮＤ回路制御に用いればよい。フィードバ
ックを使用しないときにはその入力信号線につながる一
対の入力線は自動的にディセイブルとなる。

第１図の実施例において、入力信号線２０−１〜２０−
Ｑのうち、使用しない入力信号線についてはその入力信
号線につながる駆動回路のスイッチ回路２８の出力をロ
ーレベルとし、使用する入力信号線につながる駆動回路
のスイッチ回路２８の出力をハイレベルとするようにプ
ログラムを施す。これにより、使用される入力信号線に
つながる入力線は従来の入力線と同様に働くが、使用さ
れない入力信号線につながる一対の入力線はいずれもロ
ーレベルになる。

一対の入力線に設けられる駆動回路の他の例を第３図に
示す。

入力端子１６はインバータ回路４０及びトランスファー
ゲート４４を介して一方の入力線１８−■に接続され、
インバータ回路４０の出力から更にインバータ回路４２
及びトランスファーゲート４６を介して他方の入力線１
８−２に接続されている。入力線１８−１．１８−２に
はそれぞれ接地用のＭＯＳ）−ランジスタＱ４．Ｑ５が
設けられている。トランスファーゲート４４，４６及び
Ｍ○ＳトランジスタＱ４．Ｑ５のゲートにはスイッチ回
路２８が接続され、トランスファーゲート４４．４６が
オンとなるときにはＭＯＳトランジスタＱ４．Ｑ５がオ
フとなり、逆にトランスファーゲート４４，４６がオフ
となるときにはＭＯＳトランジスタＱ４．Ｑ５がオンと
なるようになっている。

（効果） 本発明のプログラマブル・ロジック・デバイスでは、全
積項にわたって使用しない一対の入力線をともにローレ
ベルとすることにより、それらの入力線に接続さ九るＭ
ＯＳ型記憶素子の不用なり−ク電流を抑えることができ
る。これにより遅延時間の増大を防ぐことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は同実
施例における駆動回路を示す回路図、第３図は駆動回路
の他の例を示す回路図、第４図は従来のＰＬＡを示す回
路図、第５図はＡＮＤセンス回路の動作を示す図、第６
図は記憶素子としてのＦＡＭＯ３の動作を示す図である
。 ２−１〜２−ｎ・・・・・・積項線、 ４−１１〜４−ｎｍ−＝ＦＡＭＯ５， １８−１〜１８−ｍ・−・・・・入力線、２２−１〜２
２−Ｑ・・・・・・駆動回路。

Claims (1)

【特許請求の範囲】
1. （１）アレイのプログラム可能な記憶素子としてＭＯＳ
   型の記憶素子が使用され、それらの記憶素子のゲートに
   接続された入力線には、入力信号の反転信号又は非反転
   信号が供給されるプログラマブル・ロジック・デバイス
   において、 相反信号が供給される一対の入力線に対し、プログラム
   可能な記憶素子を含みこの記憶素子の記憶状態により前
   記一対の入力線の信号をともにローレベルとする駆動回
   路が設けられていることを特徴とするプログラマブル・
   ロジック・デバイス。