KR970004361B1 - 퓨즈롬 회로 - Google Patents

퓨즈롬 회로 Download PDF

Info

Publication number
KR970004361B1
KR970004361B1 KR1019930032043A KR930032043A KR970004361B1 KR 970004361 B1 KR970004361 B1 KR 970004361B1 KR 1019930032043 A KR1019930032043 A KR 1019930032043A KR 930032043 A KR930032043 A KR 930032043A KR 970004361 B1 KR970004361 B1 KR 970004361B1
Authority
KR
South Korea
Prior art keywords
transistor
fuse
pmos transistor
node
nmos
Prior art date
Application number
KR1019930032043A
Other languages
English (en)
Other versions
KR950021932A (ko
Inventor
주양성
Original Assignee
엘지반도체 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지반도체 주식회사, 문정환 filed Critical 엘지반도체 주식회사
Priority to KR1019930032043A priority Critical patent/KR970004361B1/ko
Publication of KR950021932A publication Critical patent/KR950021932A/ko
Application granted granted Critical
Publication of KR970004361B1 publication Critical patent/KR970004361B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses

Abstract

없음.

Description

퓨즈롬 회로
제1도는 종래의 퓨즈롬 회로도,
제2도는 본 발명의 퓨즈롬 회로도,
제3도는 제2도에 대한 다른 실시 회로도,
*도면의 주요 부분에 대한 부호의 설명*
Q10,Q14: 엔모스트랜지스터Q11,Q12,Q13: 피모스트랜지스터
I10: 인버터
본 발명은 퓨즈롬(FUSE ROM)에 관한 것으로, 특히 저소비전력 및 측정도(Testability)를 높이를 반도체의 디바이스에 적합하도록 한 퓨즈롬 회로에 관한 것이다.
제1도는 종래의 퓨즈롬 회로도로서, 이에 도시한 바와 같이 전원단자(Vcc)가 퓨즈(FS1)를 통해 소오스가 접지된 엔모스트랜지스터(Q1)의 드레인에 접속(N1)되고, 상기 엔모스트랜지스터(Q1)의 드레인(N1)이 피모스 엔모스트랜지스터(Q2)(Q3)의 게이트에 공통 접속되며, 전원단자(Vcc)가 상기 피모스트랜지스터(Q2)의 소오스를 통해 상기 엔모스트랜지스터(Q3)의 드레인에 접속(N2)되어 그 접속점(N2)에서 출력신호가 출력(out)됨과 동시에 그 접속점(N2)이 상기 엔모스트랜지스터(Q1)의 게이트에 접속되어 구성된다.
이와 같이 구성되는 종래 퓨즈롬 회로의 동작과 문제점을 설명하면 다음과 같다.
퓨즈(FS1)가 끊어지면 노드 N1은 엔모스트랜지스터(Q1)의 누설전류(Leakage Current)성분에 의하여 그라운트레벨(Ground Level) 즉, "0"레벨로 디스차아지(discharge)되어 인버터로 구동되는 피모스트랜지스터(Q2)와 엔모스트랜지스터(Q3)의 공통 게이트로 인가된다.
이와 같은 "0"레벨에 의해 상기 피모스트랜지스터(Q2)는 턴-온되고 엔모스트랜지스터(Q3)는 오프되므로 상기 피모스트랜지스터(Q2)와 엔모스트랜지스터의 드레인 접속점인 노드 N2는 전원전압레벨(Vcc) 즉, "1" 레벨로 차아지(charge)된다.
이때, 상기 노드 N2의 "1"레벨은 상기 엔모스트랜지스터(Q1)의 게이트로 피드백되어 불안정한 노드 N1은 "0"레벨로 래치하게 된다.
반대로, 상기 퓨즈(FS2)가 안정하게 접속되어 있으면 노드 N1은 전원전압레벨(Vcc)인 "1"레벨로 유지되고 이 "1"레벨은 인버터인 상기 피모스트랜지스터(Q2)와 엔모스트랜지스터(Q3)의 공통 게이트에 인가된다.
이에 따라, 피모스트랜지스터(Q2)는 턴-오프되고 엔모스트랜지스터(Q3)는 턴-온되어 노드 N2는 "0"레벨로 디스차아지 된다.
이때, 상기 노드 N2의 "0"레벨은 상기 엔모스트랜지스터(Q1)의 게이트로 피드백되어 그 엔모스트랜지스터(Q1)를 오프시켜 노드 N1의 디스차아지 패스(discharg path)는 없어지게 된다.
그러나, 상기와 같이 동작되는 종래 퓨즈롬 회로는 퓨즈가 끊어질 경우 외부에서 파워가 인가되는 동안 노드 N1의 상태가 불안정하고 그 퓨즈의 저항성분이 존재하면, 턴-온된 엔모스트랜지스터에 의해 전원단자(Vcc)에서 접지단자(Vss)로 리크전류가 흘러 전력 소모가 발생한다.
또한, 퓨즈가 끊어진후 테스트를 실시하여 그 테스트 결과 퓨즈롬을 디스에이브(disable)시킬 경우 불가능하게 되는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 저소비전력 및 측정도를 높이는 반도체 소자에 적합하도록 한 퓨즈롬 회로를 제공하는 것이다.
제2도는 본 발명 퓨즈롬 회로도로서, 이에 도시한 바와 같이 제어신호()()가 게이트에 각기 접속된 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)의 드레인을 공통접속(N2)하여 그 접속점(N2)을 상기 제어신호()가 게이트에 접속되는 피모스트랜지스터(Q12)의 드레인에 접속하고, 상기 피모스트랜지스터(Q11)의 소오스를 퓨즈(FS1)를 통해 전원단자(Vcc)에 접속함과 아울러 상기 엔모스트랜지스터(Q10)의 소오스를 퓨즈(FS2)를 통해 접지시키고, 상기 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)(Q12)의 공통 드레인 접속점(N2)을 인버터(I10)를 통해 출력단자(out)에 접속하며, 상기 출력단자(out)를 피모스트랜지스터(Q13)와 엔모스트랜지스터(Q14)의 드레인을 공통 접속하고, 그 접속점을 상기 인버터(I10)의 입력측에 접속하여 구성한다.
이와 같이 구성한 본 발명의 작용, 효과를 상세히 설명하면 다음과 같다.
본 발명은 퓨즈(FS1)의 상태를 샘플링(sampling)하여 출력(out)으로 나타내며, 퓨즈(FS2)의 끊김(blowing)으로 인해 상기 퓨즈(FS1)의 끊김(blowing)효과를 없애준다.
먼저 초기화시에 퓨즈(FS1)의 상태를 샘플링(sampling)하기 위하여 제어신호()()를 각각 "1"과 "0"레벨로 설정하여 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)(Q12)를 모두 턴온시킨다.
이때, 퓨즈(FS1)(FS2)의 턴온 저항을 각각 RFS1, RFS2, 라 하고 상기 엔모스트랜지스터(Q10) 및 피모스트랜지스터(Q11)(Q12)의 턴온 저항을 각각 RQ10, RQ11, RQ12라 하여
(RFS1+RQ11) // RQ12≪ (R111+RFS2)
RQ12≪ (RQ11+RFS2)
라고 가정한다.
이와 같은 상태에서 상기 퓨즈(FS1)가 접속되어 있으면, 노드 N2는 "1"레벨로 차아지(charge)되고, 이 "1"레벨은 인버터(I10)를 통해 "0"레벨로 출력(out)된다.
만약, 상기 퓨즈(FS1)가 끊어져 있다면, 상기 피모스트랜지스터(Q11)를 통해 차아지되는 경로는 잃어 노드 N2는 "0"레벨로 디스차아지(discharge)되며 상기 인버터(I10)를 통해 출력(out)되는 신호는 "1"레벨이 된다.
이와 같이 하여 회로의 초기화단계가 끝나 정상동작을 시작할 때, 제어신호()()는 각각 "0"과 "1"레벨이 된다.
이에 따라 상기 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)(Q12)가 모두 턴 오프되어 노드 N2는 디스차아지된다.
그러나, 출력(out)측 신호레벨은 피모스트랜지스터(Q13)와 엔모스트랜지스터(Q14)로 인가되어 래치(Latch)를 이루므로 출력(out)은 전상태를 계속 유지하게 된다.
한편, 테스트나 여러가지 측정결과 퓨즈롬의 디스에이블(disable)을 요구한 경우가 발생하면 퓨즈(FS2)를 끊어 노드 N2를 "1"레벨로 차아지 시킨다.
그러면, 마치 퓨즈(FS1)가 접속되어진 레벨과 같게 되어 최종 출력(out)은 "0"레벨로 된다.
한편, 본 발명의 다른 실시예로 제3도에서 보는 바와 같이 제2도 입력단의 엔모스트랜지스터(Q10)를 피모스트랜지스터(Q11)로 바꾸고, 피모스트랜지스터(Q11)를 엔모스트랜지스터(Q10)로 동시에 바꾸어 구성할 수도 있다.
이 경우 동일한 조건하에서 인버터(I10)의 출력(out)은 반전되어 출력된다.
또한, 엔모스트랜지스터(Q10)와 퓨즈(FS2)의 순서를 바꾸어 직렬로 연결할 수 있고, 피모스트랜지스터(Q11)와 퓨즈(FS1)의 순서를 바꾸어 직렬로 연결하여 구성할 수도 있다.
상기에서 설명한 바와 같이 본 발명은 끊어진 퓨즈가 있더라도 통로를 읽어 전력소비의 손실을 막을 수 있고, 측정도를 높일 수 있는 효과가 있다.

Claims (2)

  1. 제어신호()()가 게이트에 각기 접속된 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)의 드레인을 공통접속(N2)하여 그 접속점(N2)을 상기 제어신호()가 게이트에 접속되는 피모스트랜지스터(Q12)의 드레인에 접속하고, 상기 피모스트랜지스터(Q11)의 소오스를 퓨즈(FS1)를 통해 전원단자(Vcc)에 접속함과 아울러 상기 엔모스트랜지스터(Q10)의 소오스를 퓨즈(FS2)를 통해 접지시키고, 상기 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)(Q12)의 공통 드레인 접속점(N2)을 인버터(I10)를 통해 출력단자(out)에 접속하며, 상기 출력단자(out)를 피모스트랜지스터(Q13)와 엔모스트랜지스터(Q14)의 게이트에 접속하고, 상기 피모스트랜지스터(Q13)와 엔모스트랜지스터(Q14)의 드레인을 공통 접속하고, 그 접속점을 상기 인버터(I10)의 입력측에 접속하여 구성한 것을 특징으로 하는 퓨즈롬 회로.
  2. 제1항에 있어서, 엔모스트랜지스터(Q10)와 피모스트랜지스터(Q11)를 바꾸어 구성한 것을 특징으로 하는 퓨즈롬 회로.
KR1019930032043A 1993-12-31 1993-12-31 퓨즈롬 회로 KR970004361B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930032043A KR970004361B1 (ko) 1993-12-31 1993-12-31 퓨즈롬 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930032043A KR970004361B1 (ko) 1993-12-31 1993-12-31 퓨즈롬 회로

Publications (2)

Publication Number Publication Date
KR950021932A KR950021932A (ko) 1995-07-26
KR970004361B1 true KR970004361B1 (ko) 1997-03-27

Family

ID=19374970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930032043A KR970004361B1 (ko) 1993-12-31 1993-12-31 퓨즈롬 회로

Country Status (1)

Country Link
KR (1) KR970004361B1 (ko)

Also Published As

Publication number Publication date
KR950021932A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
US7123055B1 (en) Impedance-matched output driver circuits having coarse and fine tuning control
EP1217744B1 (en) An output buffer with constant switching current
US6040729A (en) Digital output buffer for multiple voltage system
US4733168A (en) Test enabling circuit for enabling overhead test circuitry in programmable devices
KR930011435A (ko) 반도체 집적회로에서의 신호출력회로
KR900000993B1 (ko) 개선된 출력특성을 갖는 비교기 회로
US4972102A (en) Single-ended sense amplifier with dual feedback and a latching disable mode that saves power
JPH06209252A (ja) Ｃｍｏｓ入力段
JPH09200019A (ja) オートクリア回路
US5672982A (en) Semiconductor integrated circuit
EP0685847B1 (en) Low dissipation initialization circuit, particularly for memory registers
US5469076A (en) Static current testing apparatus and method for current steering logic (CSL)
KR960009157A (ko) 반도체 집적회로
JPH0685648A (ja) 出力回路
KR940003448A (ko) 반도체 기억장치
KR970004361B1 (ko) 퓨즈롬 회로
US5345111A (en) High-speed current sense amplifier
KR19990014678A (ko) 출력회로
US5300829A (en) BiCMOS circuit with negative VBE protection
KR960027317A (ko) 반도체 메모리장치의 데이타 출력 버퍼회로
JPH0677804A (ja) 出力回路
JPH08274622A (ja) 半導体回路
US5696469A (en) Clock oscillator
JP2504150B2 (ja) 半導体集積回路
JP2541289B2 (ja) 出力回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee