JPH05335520A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05335520A JPH05335520A JP4135192A JP13519292A JPH05335520A JP H05335520 A JPH05335520 A JP H05335520A JP 4135192 A JP4135192 A JP 4135192A JP 13519292 A JP13519292 A JP 13519292A JP H05335520 A JPH05335520 A JP H05335520A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 この発明は、広い電源電圧領域でメモリセル
の動作の安定性を確保することを目的とする。 【構成】 半導体メモリは、電源電圧検知回路１、第１
のビット線負荷２、第２のビット線負荷３、メモリセル
４を有する。電源電圧検知回路１は半導体メモリに供給
される電源電圧ＶＣＣを検出するものである。第１のビ
ット線負荷を構成するＮチャネル型ＭＯＳＦＥＴ２１、
２２のゲート電位を電源電圧ＶＣＣに固定し、半導体メ
モリに供給される電源電圧ＶＣＣがハイレベルの場合に
は、第２のビット線負荷３を不活性化する。一方、半導
体メモリに供給される電源電圧ＶＣＣがロウレベルの場
合には、第２のビット線負荷３を活性化し、メモリセル
４に流れるセル電流を増大させ、セルの動作の安定性を
確保する。
の動作の安定性を確保することを目的とする。 【構成】 半導体メモリは、電源電圧検知回路１、第１
のビット線負荷２、第２のビット線負荷３、メモリセル
４を有する。電源電圧検知回路１は半導体メモリに供給
される電源電圧ＶＣＣを検出するものである。第１のビ
ット線負荷を構成するＮチャネル型ＭＯＳＦＥＴ２１、
２２のゲート電位を電源電圧ＶＣＣに固定し、半導体メ
モリに供給される電源電圧ＶＣＣがハイレベルの場合に
は、第２のビット線負荷３を不活性化する。一方、半導
体メモリに供給される電源電圧ＶＣＣがロウレベルの場
合には、第２のビット線負荷３を活性化し、メモリセル
４に流れるセル電流を増大させ、セルの動作の安定性を
確保する。
Description
【０００１】
【産業上の利用分野】この発明は、電源電圧の広い範囲
で安定動作する半導体メモリに関するものであり、特に
スタティックランダムアクセスメモリに使用されるもの
である。
で安定動作する半導体メモリに関するものであり、特に
スタティックランダムアクセスメモリに使用されるもの
である。
【０００２】
【従来の技術】以下、図４を参照して従来の半導体メモ
リ（スタティックランダムアクセスメモリ）について説
明する。図４の半導体メモリは、ビット線ＢＬ３、ＢＬ
４に接続されているビット線負荷５０とメモリセル６０
から構成されている。ビット線負荷５０はＮチャネルＭ
ＯＳＦＥＴ５１、５２から構成されており、Ｎチャネル
ＭＯＳＦＥＴ５１と５２の電流路の一端及びゲート電極
には電源電圧ＶＣＣが供給されており、また各他端はビ
ット線ＢＬ３、ＢＬ４に接続されている。
リ（スタティックランダムアクセスメモリ）について説
明する。図４の半導体メモリは、ビット線ＢＬ３、ＢＬ
４に接続されているビット線負荷５０とメモリセル６０
から構成されている。ビット線負荷５０はＮチャネルＭ
ＯＳＦＥＴ５１、５２から構成されており、Ｎチャネル
ＭＯＳＦＥＴ５１と５２の電流路の一端及びゲート電極
には電源電圧ＶＣＣが供給されており、また各他端はビ
ット線ＢＬ３、ＢＬ４に接続されている。
【０００３】メモリセル６０はトランスファトランジス
タ６１、６２、ＮチャネルＭＯＳＦＥＴ６３、６４、抵
抗Ｒ５、Ｒ６から構成されている。尚、図示していない
がメモリセル６０と同様のメモリセルがビット線ＢＬ
３、ＢＬ４には複数個接続されている。
タ６１、６２、ＮチャネルＭＯＳＦＥＴ６３、６４、抵
抗Ｒ５、Ｒ６から構成されている。尚、図示していない
がメモリセル６０と同様のメモリセルがビット線ＢＬ
３、ＢＬ４には複数個接続されている。
【０００４】トランスファトランジスタ６１と６２の各
ゲート電極はワード線Ｗ２に接続され、トランスファト
ランジスタ６１の電流路の一端はビット線ＢＬ３に、ト
ランスファトランジスタ６２の電流路の一端はビット線
ＢＬ４に接続されている。また、トランスファトランジ
スタ６１の電流路の他端はＮチャネルＭＯＳＦＥＴ６４
のゲート電極に、トランスファトランジスタ６２の電流
路の他端はＮチャネルＭＯＳＦＥＴ６３のゲート電極に
接続されている。
ゲート電極はワード線Ｗ２に接続され、トランスファト
ランジスタ６１の電流路の一端はビット線ＢＬ３に、ト
ランスファトランジスタ６２の電流路の一端はビット線
ＢＬ４に接続されている。また、トランスファトランジ
スタ６１の電流路の他端はＮチャネルＭＯＳＦＥＴ６４
のゲート電極に、トランスファトランジスタ６２の電流
路の他端はＮチャネルＭＯＳＦＥＴ６３のゲート電極に
接続されている。
【０００５】ＮチャネルＭＯＳＦＥＴ６３の電流路の一
端は抵抗Ｒ５の一端、トランスファトランジスタ６１の
電流路の他端、及びＮチャネルＭＯＳＦＥＴ６４のゲー
ト電極に接続されており、他端は接地されている。Ｎチ
ャネルＭＯＳＦＥＴ６４の電流路の一端は抵抗Ｒ６の一
端及びトランスファトランジスタ６２の電流路の他端、
ＮチャネルＭＯＳＦＥＴ６３のゲート電極に接続されて
おり、他端は接地されている。また、抵抗Ｒ５の他端及
び抵抗Ｒ６の他端には電源電圧ＶＣＣが供給されてい
る。次に、図４の半導体メモリの動作について説明す
る。まず、メモリセル６０からデータを読み出す場合、
ワード線Ｗ２、ビット線ＢＬ３、ＢＬ４を選択する。
端は抵抗Ｒ５の一端、トランスファトランジスタ６１の
電流路の他端、及びＮチャネルＭＯＳＦＥＴ６４のゲー
ト電極に接続されており、他端は接地されている。Ｎチ
ャネルＭＯＳＦＥＴ６４の電流路の一端は抵抗Ｒ６の一
端及びトランスファトランジスタ６２の電流路の他端、
ＮチャネルＭＯＳＦＥＴ６３のゲート電極に接続されて
おり、他端は接地されている。また、抵抗Ｒ５の他端及
び抵抗Ｒ６の他端には電源電圧ＶＣＣが供給されてい
る。次に、図４の半導体メモリの動作について説明す
る。まず、メモリセル６０からデータを読み出す場合、
ワード線Ｗ２、ビット線ＢＬ３、ＢＬ４を選択する。
【０００６】ワード線Ｗ２が選択されることにより、ト
ランスファトランジスタ６１、６２のゲート電極にハイ
レベルの信号が供給され、トランスファトランジスタ６
１、６２がオンし、メモリセル６０に保持されたデータ
がビット線ＢＬ３、ＢＬ４に出力される。
ランスファトランジスタ６１、６２のゲート電極にハイ
レベルの信号が供給され、トランスファトランジスタ６
１、６２がオンし、メモリセル６０に保持されたデータ
がビット線ＢＬ３、ＢＬ４に出力される。
【０００７】
【発明が解決しようとする課題】図４に示す半導体メモ
リ６０からのデータ読み出し時、電源電圧ＶＣＣが高い
場合、ビット線ＢＬ３、ＢＬ４のビット線電位が高くな
り、かつメモリセルがトラスファトランジスタ６１のゲ
ート電極の電位（電源電圧）も高くなる為、メモリセル
６０に流れるセル電流が増大する。セル電流が大きいと
メモリセル６０内の寄生抵抗によって電圧降下が生じ、
出力データのレベルがふらつき、メモリセル６０の動作
が不安定になる。
リ６０からのデータ読み出し時、電源電圧ＶＣＣが高い
場合、ビット線ＢＬ３、ＢＬ４のビット線電位が高くな
り、かつメモリセルがトラスファトランジスタ６１のゲ
ート電極の電位（電源電圧）も高くなる為、メモリセル
６０に流れるセル電流が増大する。セル電流が大きいと
メモリセル６０内の寄生抵抗によって電圧降下が生じ、
出力データのレベルがふらつき、メモリセル６０の動作
が不安定になる。
【０００８】このような場合、駆動トランジスタ６３と
トランスファトランジスタ６１の駆動力比（駆動トラン
ジスタ６３のβ／トランスファトランジスタ６１のβ）
を大きく設計することにより、高電源電圧動作時のメモ
リセルの動作の安定性を確保する方法がある。しかし、
駆動力比を大きく設計すると、メモリセルのサイズの増
大を招いてしまうという問題がある。
トランスファトランジスタ６１の駆動力比（駆動トラン
ジスタ６３のβ／トランスファトランジスタ６１のβ）
を大きく設計することにより、高電源電圧動作時のメモ
リセルの動作の安定性を確保する方法がある。しかし、
駆動力比を大きく設計すると、メモリセルのサイズの増
大を招いてしまうという問題がある。
【０００９】また、ビット線負荷５０のインピーダンス
を予め大きく設計して、セル電流を抑える方法がある。
しかし、ビット線負荷５０のインピーダンスを予め大き
く設計すると、ビット線電圧の振幅が増大し、特に低電
源電圧動作時のアクセス時間が悪化する問題がある。こ
の発明は、上記実情に鑑みなされたもので、広い電源電
圧の領域でメモリセルの動作の安定性を確保することを
目的とする。
を予め大きく設計して、セル電流を抑える方法がある。
しかし、ビット線負荷５０のインピーダンスを予め大き
く設計すると、ビット線電圧の振幅が増大し、特に低電
源電圧動作時のアクセス時間が悪化する問題がある。こ
の発明は、上記実情に鑑みなされたもので、広い電源電
圧の領域でメモリセルの動作の安定性を確保することを
目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体メ
モリは、アレー状に配置されたメモリセルと、前記メモ
リセルに接続された複数本のビット線と、前記ビット線
に接続され、前記メモリセルとビット線負荷用の電源の
間に並列に接続された複数個のビット線負荷と、前記電
源電圧を検出して、その電源電圧の値に応じた制御信号
を出力し、その制御信号によって所望の前記ビット線負
荷を活性化させる電源電圧検知回路を具備し、電源電圧
に応じてビット線負荷の抵抗値を変更することを特徴と
する。
モリは、アレー状に配置されたメモリセルと、前記メモ
リセルに接続された複数本のビット線と、前記ビット線
に接続され、前記メモリセルとビット線負荷用の電源の
間に並列に接続された複数個のビット線負荷と、前記電
源電圧を検出して、その電源電圧の値に応じた制御信号
を出力し、その制御信号によって所望の前記ビット線負
荷を活性化させる電源電圧検知回路を具備し、電源電圧
に応じてビット線負荷の抵抗値を変更することを特徴と
する。
【００１１】
【作用】電源電圧検知回路によって、半導体メモリに供
給される電源電圧が高いと検知された場合には、ビット
線負荷の接続を切替えて、ビット線負荷の抵抗値を高め
て半導体メモリに流れる電流を低減する。
給される電源電圧が高いと検知された場合には、ビット
線負荷の接続を切替えて、ビット線負荷の抵抗値を高め
て半導体メモリに流れる電流を低減する。
【００１２】また、電源電圧検知回路によって、半導体
メモリに供給される電源電圧が低いと検知された場合に
は、ビット線負荷の接続を切替えて、ビット線負荷の抵
抗値を低下して半導体メモリに接続し、半導体メモリに
流れる電流を増加する。これにより、半導体メモリの動
作を安定させることができる。
メモリに供給される電源電圧が低いと検知された場合に
は、ビット線負荷の接続を切替えて、ビット線負荷の抵
抗値を低下して半導体メモリに接続し、半導体メモリに
流れる電流を増加する。これにより、半導体メモリの動
作を安定させることができる。
【００１３】
【実施例】以下、図面を参照して、この発明の一実施例
に係る半導体メモリについて説明する。図１に示す半導
体メモリは、電源電圧検知回路１、第１のビット線負荷
２、第２のビット線負荷３、メモリセル４から構成され
ている。
に係る半導体メモリについて説明する。図１に示す半導
体メモリは、電源電圧検知回路１、第１のビット線負荷
２、第２のビット線負荷３、メモリセル４から構成され
ている。
【００１４】電源電圧検知回路１は、抵抗Ｒ１、Ｒ２と
ＰチャネルＭＯＳＦＥＴ１１、ＮチャネルＭＯＳＦＥＴ
１２、１３、インバータ１４から構成されており、メモ
リセル４に供給される電源電圧ＶＣＣが後述する基準電
圧Ｖ０より大きいか小さいかを検出するものである。
尚、ＮチャネルＭＯＳＦＥＴ１２の駆動能力はＰチャネ
ルＭＯＳＦＥＴ１１に比べて非常に小さい。
ＰチャネルＭＯＳＦＥＴ１１、ＮチャネルＭＯＳＦＥＴ
１２、１３、インバータ１４から構成されており、メモ
リセル４に供給される電源電圧ＶＣＣが後述する基準電
圧Ｖ０より大きいか小さいかを検出するものである。
尚、ＮチャネルＭＯＳＦＥＴ１２の駆動能力はＰチャネ
ルＭＯＳＦＥＴ１１に比べて非常に小さい。
【００１５】抵抗Ｒ１の一端には電源電圧ＶＣＣが供給
されており、抵抗Ｒ２の他端は接地されており、抵抗Ｒ
１の他端と抵抗Ｒ２の一端の接続点はＰチャネルＭＯＳ
ＦＥＴ１１、ＮチャネルＭＯＳＦＥＴ１２によって構成
されるＣＭＯＳ（相補型ＭＯＳ回路）１０の入力端に接
続されている。ＰチャネルＭＯＳＦＥＴ１１の電流路の
一端には電源電圧ＶＣＣが供給されており、Ｎチャネル
ＭＯＳＦＥＴ１２の電流路の他端は接地されている。Ｐ
チャネルＭＯＳＦＥＴ１１の電流路の他端とＮチャネル
ＭＯＳＦＥＴ１２の電流路の一端の接続点（ＣＭＯＳ回
路１０の出力端）は、ＮチャネルＭＯＳＦＥＴ１３の電
流路の一端とインバータ１４の入力端に接続されてい
る。ＮチャネルＭＯＳＦＥＴ１３の電流路の他端は接続
されており、インバータ１４の出力端はＮチャネルＭＯ
ＳＦＥＴ１３のゲート電極に接続されている。また、イ
ンバータ１４の出力信号は電源電圧検知回路１の制御信
号Ｑ０となる。
されており、抵抗Ｒ２の他端は接地されており、抵抗Ｒ
１の他端と抵抗Ｒ２の一端の接続点はＰチャネルＭＯＳ
ＦＥＴ１１、ＮチャネルＭＯＳＦＥＴ１２によって構成
されるＣＭＯＳ（相補型ＭＯＳ回路）１０の入力端に接
続されている。ＰチャネルＭＯＳＦＥＴ１１の電流路の
一端には電源電圧ＶＣＣが供給されており、Ｎチャネル
ＭＯＳＦＥＴ１２の電流路の他端は接地されている。Ｐ
チャネルＭＯＳＦＥＴ１１の電流路の他端とＮチャネル
ＭＯＳＦＥＴ１２の電流路の一端の接続点（ＣＭＯＳ回
路１０の出力端）は、ＮチャネルＭＯＳＦＥＴ１３の電
流路の一端とインバータ１４の入力端に接続されてい
る。ＮチャネルＭＯＳＦＥＴ１３の電流路の他端は接続
されており、インバータ１４の出力端はＮチャネルＭＯ
ＳＦＥＴ１３のゲート電極に接続されている。また、イ
ンバータ１４の出力信号は電源電圧検知回路１の制御信
号Ｑ０となる。
【００１６】ＮチャネルＭＯＳＦＥＴ１３は、ゲート電
極にインバータ１４からのハイレベルの出力信号を受け
てオンすることにより、ノード１３ａの電位を安定的に
ロウレベルにするものである。第１のビット線負荷２は
ＮチャネルＭＯＳＦＥＴ２１、２２から構成され、第２
のビット線負荷３はＮチャネルＭＯＳＦＥＴ２３、２４
から構成される。
極にインバータ１４からのハイレベルの出力信号を受け
てオンすることにより、ノード１３ａの電位を安定的に
ロウレベルにするものである。第１のビット線負荷２は
ＮチャネルＭＯＳＦＥＴ２１、２２から構成され、第２
のビット線負荷３はＮチャネルＭＯＳＦＥＴ２３、２４
から構成される。
【００１７】ＮチャネルＭＯＳＦＥＴ２１、２２の電流
路の一端及びゲート電極に電源電圧ＶＣＣが供給されて
おり、電流路の他端はＮチャネルＭＯＳＦＥＴ２３の電
流路の他端に接続されている。ＮチャネルＭＯＳＦＥＴ
２２の電流路の他端はＮチャネルＭＯＳＦＥＴ２４の他
端に接続されている。
路の一端及びゲート電極に電源電圧ＶＣＣが供給されて
おり、電流路の他端はＮチャネルＭＯＳＦＥＴ２３の電
流路の他端に接続されている。ＮチャネルＭＯＳＦＥＴ
２２の電流路の他端はＮチャネルＭＯＳＦＥＴ２４の他
端に接続されている。
【００１８】ＮチャネルＭＯＳＦＥＴ２３、２４の各ゲ
ート電極には電源電圧検知回路１からの制御信号Ｑ０が
供給されている。ＮチャネルＭＯＳＦＥＴ２３、２４の
電流路の一端には電源電圧ＶＣＣが供給されており、電
流路の他端は各ビット線ＢＬ１、ＢＬ２に接続されてい
る。尚、ＮチャネルＭＯＳＦＥＴ２１、２２のサイズよ
りもＮチャネルＭＯＳＦＥＴ２３、２４のサイズの方が
小さい。
ート電極には電源電圧検知回路１からの制御信号Ｑ０が
供給されている。ＮチャネルＭＯＳＦＥＴ２３、２４の
電流路の一端には電源電圧ＶＣＣが供給されており、電
流路の他端は各ビット線ＢＬ１、ＢＬ２に接続されてい
る。尚、ＮチャネルＭＯＳＦＥＴ２１、２２のサイズよ
りもＮチャネルＭＯＳＦＥＴ２３、２４のサイズの方が
小さい。
【００１９】メモリセル４はトランスファトランジスタ
（ＮチャネルＭＯＳＦＥＴ）４１、４３と、駆動トラン
ジスタ４２、４４と、抵抗Ｒ３、Ｒ４から構成され、デ
ータを記憶するものである。
（ＮチャネルＭＯＳＦＥＴ）４１、４３と、駆動トラン
ジスタ４２、４４と、抵抗Ｒ３、Ｒ４から構成され、デ
ータを記憶するものである。
【００２０】トランスファトランジスタ４１と駆動トラ
ンジスタ４２の各ゲート電極はワード線Ｗ１に接続さ
れ、トランスファトランジスタ４１の電流路の一端はビ
ット線ＢＬ１に、駆動トランジスタ４２の電流路の一端
はビット線ＢＬ２に接続されている。また、トランスフ
ァトランジスタ４１の電流路の他端は駆動トランジスタ
４４のゲート電極に、駆動トランジスタ４２の電流路の
他端はトランスファトランジスタ４３のゲート電極に接
続されている。
ンジスタ４２の各ゲート電極はワード線Ｗ１に接続さ
れ、トランスファトランジスタ４１の電流路の一端はビ
ット線ＢＬ１に、駆動トランジスタ４２の電流路の一端
はビット線ＢＬ２に接続されている。また、トランスフ
ァトランジスタ４１の電流路の他端は駆動トランジスタ
４４のゲート電極に、駆動トランジスタ４２の電流路の
他端はトランスファトランジスタ４３のゲート電極に接
続されている。
【００２１】トランスファトランジスタ４３の電流路の
一端は抵抗Ｒ３の他端に接続されており、他端は接地さ
れている。駆動トランジスタ４４の電流路の一端は抵抗
Ｒ４の他端に接続されており、他端は接地されている。
また、抵抗Ｒ３の一端及び抵抗Ｒ４の一端には電源電圧
ＶＣＣが供給されている。尚、図示していないが、ビッ
ト線ＢＬ１、ＢＬ２には、メモリセル４と同様の構成の
メモリセルが複数個接続されている。
一端は抵抗Ｒ３の他端に接続されており、他端は接地さ
れている。駆動トランジスタ４４の電流路の一端は抵抗
Ｒ４の他端に接続されており、他端は接地されている。
また、抵抗Ｒ３の一端及び抵抗Ｒ４の一端には電源電圧
ＶＣＣが供給されている。尚、図示していないが、ビッ
ト線ＢＬ１、ＢＬ２には、メモリセル４と同様の構成の
メモリセルが複数個接続されている。
【００２２】抵抗Ｒ１の他端と抵抗Ｒ２の一端の接続点
の電位（分圧）ＶＡは、以下の式（１）〜（３）によっ
て定義される。尚、ＰチャネルＭＯＳＦＥＴ１１のしき
い値電圧を｜Ｖｔｐ｜とする。このとき、 ＶＡ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣ…（１） ＰチャネルＭＯＳＦＥＴ１１がオンするときの分圧ＶＡ
は、 ＶＡ＝ＶＣＣ−｜Ｖｔｐ｜…（２） 式（１）、（２）より ｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣ＝ＶＣＣ−｜Ｖｔｐ｜…（３） 式（３）が成立するときの電源電圧ＶＣＣを基準電圧Ｖ
Ｏと定義すると、式（３）より、電圧ＶＯは、ＶＯ＝
｛（Ｒ１＋Ｒ２）／Ｒ１｝×｜Ｖｔｐ｜と表される。以
下、この電圧ＶＯを使用し、半導体メモリの動作につい
て説明する。（電源電圧ＶＣＣが電圧ＶＯよりも大きい
場合）
の電位（分圧）ＶＡは、以下の式（１）〜（３）によっ
て定義される。尚、ＰチャネルＭＯＳＦＥＴ１１のしき
い値電圧を｜Ｖｔｐ｜とする。このとき、 ＶＡ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣ…（１） ＰチャネルＭＯＳＦＥＴ１１がオンするときの分圧ＶＡ
は、 ＶＡ＝ＶＣＣ−｜Ｖｔｐ｜…（２） 式（１）、（２）より ｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＶＣＣ＝ＶＣＣ−｜Ｖｔｐ｜…（３） 式（３）が成立するときの電源電圧ＶＣＣを基準電圧Ｖ
Ｏと定義すると、式（３）より、電圧ＶＯは、ＶＯ＝
｛（Ｒ１＋Ｒ２）／Ｒ１｝×｜Ｖｔｐ｜と表される。以
下、この電圧ＶＯを使用し、半導体メモリの動作につい
て説明する。（電源電圧ＶＣＣが電圧ＶＯよりも大きい
場合）
【００２３】この場合、ＰチャネルＭＯＳＦＥＴ１１が
オンし、ＣＭＯＳ回路１０の出力端からハイレベルの信
号が出力される。インバータ１４はこのハイレベルの信
号を反転し、ロウレベルの制御信号Ｑ０を出力する。ま
た、インバータ１４の出力信号はＮチャネルＭＯＳＦＥ
Ｔ１３のゲート電極に供給され、ＮチャネルＭＯＳＦＥ
Ｔ１３はオフする。
オンし、ＣＭＯＳ回路１０の出力端からハイレベルの信
号が出力される。インバータ１４はこのハイレベルの信
号を反転し、ロウレベルの制御信号Ｑ０を出力する。ま
た、インバータ１４の出力信号はＮチャネルＭＯＳＦＥ
Ｔ１３のゲート電極に供給され、ＮチャネルＭＯＳＦＥ
Ｔ１３はオフする。
【００２４】ロウレベルの制御信号Ｑ０は、Ｎチャネル
ＭＯＳＦＥＴ２３、２４ゲート電極に供給され、Ｎチャ
ネルＭＯＳＦＥＴ２３、２４はオフし、第２のビット線
負荷３は不活性化される。第１のビット線負荷２は活性
状態にあるので、第１のビット線負荷２側からの電流が
ビット線ＢＬ１、ＢＬ２に流れる。
ＭＯＳＦＥＴ２３、２４ゲート電極に供給され、Ｎチャ
ネルＭＯＳＦＥＴ２３、２４はオフし、第２のビット線
負荷３は不活性化される。第１のビット線負荷２は活性
状態にあるので、第１のビット線負荷２側からの電流が
ビット線ＢＬ１、ＢＬ２に流れる。
【００２５】これより、電源電圧ＶＣＣが基準電圧ＶＯ
より大きい場合、電源電圧検知回路１からの制御信号Ｑ
０によって第２のビット線負荷３が不活性化され、メモ
リセル４に流れる電流を低減し、メモリセルの動作を安
定させる。（電源電圧ＶＣＣが基準電圧ＶＯよりも小さ
い場合）
より大きい場合、電源電圧検知回路１からの制御信号Ｑ
０によって第２のビット線負荷３が不活性化され、メモ
リセル４に流れる電流を低減し、メモリセルの動作を安
定させる。（電源電圧ＶＣＣが基準電圧ＶＯよりも小さ
い場合）
【００２６】この場合、ＮチャネルＭＯＳＦＥＴ１２が
オンし、ＣＭＯＳ回路１０の出力端からロウレベルの信
号が出力される。インバータ１４はこのロウレベルの信
号を反転し、ハイレベルの制御信号Ｑ０を出力する。ま
た、インバータ１４からの出力信号はＮチャネルＭＯＳ
ＦＥＴ１３のゲート電極に供給され、ＮチャネルＭＯＳ
ＦＥＴ１３がオンする。この結果、ＮチャネルＭＯＳＦ
ＥＴ１３はノード１３ａの電位を確実にロウレベルにす
る。
オンし、ＣＭＯＳ回路１０の出力端からロウレベルの信
号が出力される。インバータ１４はこのロウレベルの信
号を反転し、ハイレベルの制御信号Ｑ０を出力する。ま
た、インバータ１４からの出力信号はＮチャネルＭＯＳ
ＦＥＴ１３のゲート電極に供給され、ＮチャネルＭＯＳ
ＦＥＴ１３がオンする。この結果、ＮチャネルＭＯＳＦ
ＥＴ１３はノード１３ａの電位を確実にロウレベルにす
る。
【００２７】ロウレベルの制御信号Ｑ０は、Ｎチャネル
ＭＯＳＦＥＴ２３、２４ゲート電極に供給され、Ｎチャ
ネルＭＯＳＦＥＴ２３、２４はオンし、第２のビット線
負荷３は活性化される。第１のビット線負荷２は常時活
性状態にあるので、第１のビット線負荷２及び第２のビ
ット線負荷３からの電流がビット線ＢＬ１、ＢＬ２に流
れる。
ＭＯＳＦＥＴ２３、２４ゲート電極に供給され、Ｎチャ
ネルＭＯＳＦＥＴ２３、２４はオンし、第２のビット線
負荷３は活性化される。第１のビット線負荷２は常時活
性状態にあるので、第１のビット線負荷２及び第２のビ
ット線負荷３からの電流がビット線ＢＬ１、ＢＬ２に流
れる。
【００２８】これより、電源電圧ＶＣＣが低い場合、電
源電圧検知回路１からの制御信号Ｑ０によって第２のビ
ット線負荷３が活性化され、メモリセル４に流れる電流
を増加し、メモリセルからのデータ読み出しを高速化す
る。
源電圧検知回路１からの制御信号Ｑ０によって第２のビ
ット線負荷３が活性化され、メモリセル４に流れる電流
を増加し、メモリセルからのデータ読み出しを高速化す
る。
【００２９】次に、図２を参照して第２実施例に係る半
導体メモリについて説明する。尚、図１の半導体メモリ
と同一部分については、同一符号を付すことにより、説
明を省略する。図２のビット線ＢＬ１、ＢＬ２には、サ
イズの異なる第１及び第２のビット線負荷２ａ、３ａが
接続されており、第１のビット線負荷２ａには制御信号
Ｑ０が、第２のビット線負荷３ａにはインバータ５ａを
介して制御信号Ｑ１が供給されている。即ち、図２の半
導体メモリでは、第１及び第２のビット線負荷２ａ、３
ａの一方を活性化、他方を活性化して、メモリセル４に
流れるセル電流を調整し、メモリセル４の動作の安定性
を図っている。
導体メモリについて説明する。尚、図１の半導体メモリ
と同一部分については、同一符号を付すことにより、説
明を省略する。図２のビット線ＢＬ１、ＢＬ２には、サ
イズの異なる第１及び第２のビット線負荷２ａ、３ａが
接続されており、第１のビット線負荷２ａには制御信号
Ｑ０が、第２のビット線負荷３ａにはインバータ５ａを
介して制御信号Ｑ１が供給されている。即ち、図２の半
導体メモリでは、第１及び第２のビット線負荷２ａ、３
ａの一方を活性化、他方を活性化して、メモリセル４に
流れるセル電流を調整し、メモリセル４の動作の安定性
を図っている。
【００３０】具体的に説明すると、電源電圧ＶＣＣが低
い場合、電源電圧回路１からのハイレベルの制御信号Ｑ
０が第１のビット線負荷２ａ側のトランジスタ２１ａ、
２２ａのゲート電極に供給され、トランジスタ２１ａ、
２２ａがオンする。第１のビット線負荷２ａ側のトラン
ジスタ２１ａ、２２ａのオン抵抗を小さく設定し、所定
のセル電流を流し、メモリセルからのデータ読み出しを
高速化する。
い場合、電源電圧回路１からのハイレベルの制御信号Ｑ
０が第１のビット線負荷２ａ側のトランジスタ２１ａ、
２２ａのゲート電極に供給され、トランジスタ２１ａ、
２２ａがオンする。第１のビット線負荷２ａ側のトラン
ジスタ２１ａ、２２ａのオン抵抗を小さく設定し、所定
のセル電流を流し、メモリセルからのデータ読み出しを
高速化する。
【００３１】電源電圧ＶＣＣが高い場合、電源電圧回路
１からのロウレベルの制御信号Ｑ１はインバータ５ａに
よって反転され、ハイレベルの制御信号Ｑ１が第２のビ
ット線負荷３ａ側のトランジスタ２３ａ、２４ａのゲー
ト電極に供給され、トランジスタ２３ａ、２４ａがオン
する。第２のビット線負荷３ａ側のトランジスタ２３
ａ、２４ａの抵抗値を大きく設定し、メモリセル４に流
れるセル電流を低減し、メモリセルの動作を安定させ
る。
１からのロウレベルの制御信号Ｑ１はインバータ５ａに
よって反転され、ハイレベルの制御信号Ｑ１が第２のビ
ット線負荷３ａ側のトランジスタ２３ａ、２４ａのゲー
ト電極に供給され、トランジスタ２３ａ、２４ａがオン
する。第２のビット線負荷３ａ側のトランジスタ２３
ａ、２４ａの抵抗値を大きく設定し、メモリセル４に流
れるセル電流を低減し、メモリセルの動作を安定させ
る。
【００３２】次に、図３を参照して第３実施例に係る半
導体メモリについて説明する。図３の半導体メモリは、
図１に示す半導体メモリセルのビット線ＢＬ１、ＢＬ２
にさらに第３のビット線負荷５を接続したものである。
尚、図１の半導体メモリと同一部分については、同一符
号を付すことにより説明を省略する。
導体メモリについて説明する。図３の半導体メモリは、
図１に示す半導体メモリセルのビット線ＢＬ１、ＢＬ２
にさらに第３のビット線負荷５を接続したものである。
尚、図１の半導体メモリと同一部分については、同一符
号を付すことにより説明を省略する。
【００３３】第３のビット線負荷５はＮチャネル型ＭＯ
ＳＦＥＴ２５、２６から構成されており、その第３のビ
ット線負荷５はインバータ５ａによって反転された制御
信号Ｑ１によって活性化、または不活性化される。ま
た、図３に示す半導体メモリの回路は、電源電圧ＶＣＣ
の値に応じて所定のビット線負荷を活性化するので、セ
ル電流の微調整に有効である。具体的に説明すると、第
１のビット線負荷２ｂ側のトランジスタ２１、２２のゲ
ート電極は電源電圧ＶＣＣに固定されている。
ＳＦＥＴ２５、２６から構成されており、その第３のビ
ット線負荷５はインバータ５ａによって反転された制御
信号Ｑ１によって活性化、または不活性化される。ま
た、図３に示す半導体メモリの回路は、電源電圧ＶＣＣ
の値に応じて所定のビット線負荷を活性化するので、セ
ル電流の微調整に有効である。具体的に説明すると、第
１のビット線負荷２ｂ側のトランジスタ２１、２２のゲ
ート電極は電源電圧ＶＣＣに固定されている。
【００３４】次に、電源電圧ＶＣＣが低い場合、電源電
圧回路１からのハイレベルの制御信号Ｑ０が第２のビッ
ト線負荷３ｂ側のトランジスタ２３、２４のゲート電極
に供給され、トランジスタ２３、２４がオンする。第２
のビット負荷側のトランジスタ２３、２４の抵抗を小さ
く設定し、所定のセル電流を流し、メモリセルからのデ
ータ読み出しを高速化する。
圧回路１からのハイレベルの制御信号Ｑ０が第２のビッ
ト線負荷３ｂ側のトランジスタ２３、２４のゲート電極
に供給され、トランジスタ２３、２４がオンする。第２
のビット負荷側のトランジスタ２３、２４の抵抗を小さ
く設定し、所定のセル電流を流し、メモリセルからのデ
ータ読み出しを高速化する。
【００３５】電源電圧ＶＣＣが高い場合、電源電圧回路
１からのロウレベルの制御信号Ｑ１はインバータ５ａに
よって反転して、ハイレベルの制御信号Ｑ１が第３のビ
ット線負荷５側のトランジスタ２５、２６のゲート電極
に供給され、トランジスタ２５、２６がオンする。第３
のビット線負荷５側のトランジスタ２５、２６の抵抗が
大きく設定し、メモリセル４に流れるセル電流を低減
し、メモリセルの動作を安定させる。
１からのロウレベルの制御信号Ｑ１はインバータ５ａに
よって反転して、ハイレベルの制御信号Ｑ１が第３のビ
ット線負荷５側のトランジスタ２５、２６のゲート電極
に供給され、トランジスタ２５、２６がオンする。第３
のビット線負荷５側のトランジスタ２５、２６の抵抗が
大きく設定し、メモリセル４に流れるセル電流を低減
し、メモリセルの動作を安定させる。
【００３６】上記実施例の半導体メモリにおいては、メ
モリセルの面積の増大や低電源電圧で動作時でのデータ
のアクセス時間の悪化を招くこと無く、広い電源電圧領
域でメモリセルの動作の安定性を確保できる。
モリセルの面積の増大や低電源電圧で動作時でのデータ
のアクセス時間の悪化を招くこと無く、広い電源電圧領
域でメモリセルの動作の安定性を確保できる。
【００３７】
【発明の効果】この発明によれば、電源電圧の状態に応
じてビット線負荷の接続を切替えることにより、メモリ
セルの動作を制御するので、広い電源電圧領域でメモリ
セルの安定性を確保できる。
じてビット線負荷の接続を切替えることにより、メモリ
セルの動作を制御するので、広い電源電圧領域でメモリ
セルの安定性を確保できる。
【図１】この発明の第１実施例に係る半導体メモリの回
路図。
路図。
【図２】この発明の第２実施例に係る半導体メモリの回
路図。
路図。
【図３】この発明の第３実施例に係る半導体メモリの回
路図。
路図。
【図４】従来の半導体メモリの回路図。
１…電源電圧検知回路、２、２ａ、２ｂ…第１のビット
線負荷、３、３ａ、３ｂ…第２のビット線負荷、４…メ
モリセル、５…第３のビット線負荷、１０…ＣＭＯＳ回
路、１１…ＰチャネルＭＯＳＦＥＴ、１２、１３、２１
〜２６…ＮチャネルＭＯＳＦＥＴ、１４…インバータ、
Ｗ１…ワード線、４１、４３…トランスファトランジス
タ、４２、４４…ＮチャネルＭＯＳＦＥＴ、Ｒ３、Ｒ４
…抵抗、ＢＬ１、ＢＬ２…ビット線。
線負荷、３、３ａ、３ｂ…第２のビット線負荷、４…メ
モリセル、５…第３のビット線負荷、１０…ＣＭＯＳ回
路、１１…ＰチャネルＭＯＳＦＥＴ、１２、１３、２１
〜２６…ＮチャネルＭＯＳＦＥＴ、１４…インバータ、
Ｗ１…ワード線、４１、４３…トランスファトランジス
タ、４２、４４…ＮチャネルＭＯＳＦＥＴ、Ｒ３、Ｒ４
…抵抗、ＢＬ１、ＢＬ２…ビット線。
Claims (1)
- 【請求項１】 アレー状に配置されたメモリセルと、 前記メモリセルに接続された複数本のビット線と、 前記ビット線に接続され、前記メモリセルとビット線負
荷用の電源の間に並列に接続された複数個のビット線負
荷と、 前記電源電圧を検出して、その電源電圧の値に応じた制
御信号を出力し、その制御信号によって所望の前記ビッ
ト線負荷を活性化させる電源電圧検知回路、を具備し、
電源電圧に応じてビット線負荷の抵抗値を変更すること
を特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13519292A JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
| KR1019930008943A KR960012050B1 (ko) | 1992-05-27 | 1993-05-24 | 반도체 메모리 |
| US08/068,535 US5363336A (en) | 1992-05-27 | 1993-05-27 | Semiconductor memory device controlling the supply voltage on BIT lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13519292A JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335520A true JPH05335520A (ja) | 1993-12-17 |
| JP3176985B2 JP3176985B2 (ja) | 2001-06-18 |
Family
ID=15145996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13519292A Expired - Fee Related JP3176985B2 (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5363336A (ja) |
| JP (1) | JP3176985B2 (ja) |
| KR (1) | KR960012050B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2718273B1 (fr) * | 1994-03-31 | 1996-05-24 | Sgs Thomson Microelectronics | Mémoire intégrée avec circuit de maintien de la tension de colonne. |
| IT1296888B1 (it) * | 1997-12-19 | 1999-08-02 | Sgs Thomson Microelectronics | Circuito elettronico per generare un segnale di tensione stabile per polarizzare in lettura celle di memoria eprom a bassa tensione di |
| CN101603697B (zh) * | 2009-07-03 | 2010-10-27 | 余戈平 | 燃气灶双螺旋弹簧锅架及其燃气灶 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2213009B (en) * | 1987-11-27 | 1992-02-05 | Sony Corp | Memories having bit line loads controlled by p-channel mis transistors |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
-
1992
- 1992-05-27 JP JP13519292A patent/JP3176985B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-24 KR KR1019930008943A patent/KR960012050B1/ko not_active IP Right Cessation
- 1993-05-27 US US08/068,535 patent/US5363336A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3176985B2 (ja) | 2001-06-18 |
| US5363336A (en) | 1994-11-08 |
| KR960012050B1 (ko) | 1996-09-11 |
| KR930024019A (ko) | 1993-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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