JPH02170570A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH02170570A JPH02170570A JP63326676A JP32667688A JPH02170570A JP H02170570 A JPH02170570 A JP H02170570A JP 63326676 A JP63326676 A JP 63326676A JP 32667688 A JP32667688 A JP 32667688A JP H02170570 A JPH02170570 A JP H02170570A
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- JP
- Japan
- Prior art keywords
- transistor
- resistance
- input
- terminal
- mos transistor
- Prior art date
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- Pending
Links
- 239000006185 dispersion Substances 0.000 abstract 3
- 238000000034 method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Landscapes
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路の入力バッファ回路に関し、特
に、インピーダンス整合のための終端回路を有する入力
バッファ回路に関する。
に、インピーダンス整合のための終端回路を有する入力
バッファ回路に関する。
［従来の技術］
第２図は従来のこの種の入力バッファ回路を示す回路図
である。入力段バッファ１７はそのソースが正電源端子
５に接続されたＰチャネルＭＯＳトランジスタ２と、そ
のソースが負電源端子６に接続されたＮチャネルＭＯ５
トランジスタ３とを有し、トランジスタ２，３のゲート
はいずれも入力端子１に接続され、この入力端子１に入
力された入力信号１ａにより、トランジスタ２及びトラ
ンジスタ３の導通状態が制御される。また、トランジス
タ２，３のドレインはいずれも出力節点４に接続されて
いる。従って、入力段バッファ１７の各トランジスタ２
．３のゲート電圧がハイの場合に、トランジスタ２がオ
フ、トランジスタ３がオンとなってロウレベルの信号が
出力節点４に現れ、ゲート電圧がロウの場合にトランジ
スタ３がオフ、トランジスタ２がオンとなってハイレベ
ルの信号が出力節点４に現れる。この出力節点４を介し
て入力信号が内部回路に与えられる。
である。入力段バッファ１７はそのソースが正電源端子
５に接続されたＰチャネルＭＯＳトランジスタ２と、そ
のソースが負電源端子６に接続されたＮチャネルＭＯ５
トランジスタ３とを有し、トランジスタ２，３のゲート
はいずれも入力端子１に接続され、この入力端子１に入
力された入力信号１ａにより、トランジスタ２及びトラ
ンジスタ３の導通状態が制御される。また、トランジス
タ２，３のドレインはいずれも出力節点４に接続されて
いる。従って、入力段バッファ１７の各トランジスタ２
．３のゲート電圧がハイの場合に、トランジスタ２がオ
フ、トランジスタ３がオンとなってロウレベルの信号が
出力節点４に現れ、ゲート電圧がロウの場合にトランジ
スタ３がオフ、トランジスタ２がオンとなってハイレベ
ルの信号が出力節点４に現れる。この出力節点４を介し
て入力信号が内部回路に与えられる。
一方、ＮチャネルＭＯ３トランジスタフが入力端子１と
負電源端子６との間に接続されており、そのゲートは正
電源端子５に接続されている。このトランジスタ７はイ
ンピーダンス整合用終端抵抗素子を形成し、その導通状
態により定まるオン抵抗値を有する。即ち、入力端子１
から入力段バッファ１７を見たときの入力インピーダン
スはトランジスタ７のオン抵抗により制御され、これに
より、入力バッファ回路の入力部におけるインピーダン
ス整合が図られている。
負電源端子６との間に接続されており、そのゲートは正
電源端子５に接続されている。このトランジスタ７はイ
ンピーダンス整合用終端抵抗素子を形成し、その導通状
態により定まるオン抵抗値を有する。即ち、入力端子１
から入力段バッファ１７を見たときの入力インピーダン
スはトランジスタ７のオン抵抗により制御され、これに
より、入力バッファ回路の入力部におけるインピーダン
ス整合が図られている。
［発明が解決しようとする課題］
しかしながら、前述した従来の入力バッファ回路は、終
端抵抗としてＮチャネルＭＯＳトランジスタのオン抵抗
を使用しているので、製造のバラツキによる抵抗値の変
動が大きく、ロットによっては使用できないものが発生
するという問題点があり、また、異なるインピーダンス
系の伝送路に使用する場合には、新たにトランジスタ７
のオン抵抗値を設定し、その都度、製造し直す必要があ
るという欠点がある。
端抵抗としてＮチャネルＭＯＳトランジスタのオン抵抗
を使用しているので、製造のバラツキによる抵抗値の変
動が大きく、ロットによっては使用できないものが発生
するという問題点があり、また、異なるインピーダンス
系の伝送路に使用する場合には、新たにトランジスタ７
のオン抵抗値を設定し、その都度、製造し直す必要があ
るという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造のバラツキによるインピーダンスの不整合を製造後
に修正でき、更に、異なるインピーダンス系の伝送路に
対しても使用することができる入力バッファ回路を提供
することを目的とする。
製造のバラツキによるインピーダンスの不整合を製造後
に修正でき、更に、異なるインピーダンス系の伝送路に
対しても使用することができる入力バッファ回路を提供
することを目的とする。
［課題を解決するための手段］
本発明に係る入力バッファ回路は、入力ラインから与え
られる外部信号のレベルに応じて内部回路への出力端子
にハイ又はロウの信号を出力する入力段バッファと、そ
のソース又はドレインの一方が前記入力ラインに共通接
続され他方が電源に共通接続された複数個のＭＯＳトラ
ンジスタと、この複数個のＭｏＳトランジスタのゲート
を制御して選択的にオンにする制御手段とを有すること
を特徴とする。
られる外部信号のレベルに応じて内部回路への出力端子
にハイ又はロウの信号を出力する入力段バッファと、そ
のソース又はドレインの一方が前記入力ラインに共通接
続され他方が電源に共通接続された複数個のＭＯＳトラ
ンジスタと、この複数個のＭｏＳトランジスタのゲート
を制御して選択的にオンにする制御手段とを有すること
を特徴とする。
［作用］
本発明においては、制御手段により複数個のＭＯＳトラ
ンジスタのゲートを制御して選択的にオンにする。これ
により、入力ラインからみな人力バッファ回路の入力イ
ンピーダンスは、入力段バッファ自体の入力インピーダ
ンスと、選択的にオン状態とされたＭＯＳトランジスタ
のオン抵抗とを並列的に接続したものとなる。このなめ
、その複数個のＭＯＳトランジスタを導通制御すること
により、入力インピーダンスを複数の値に設定すること
が可能となる。
ンジスタのゲートを制御して選択的にオンにする。これ
により、入力ラインからみな人力バッファ回路の入力イ
ンピーダンスは、入力段バッファ自体の入力インピーダ
ンスと、選択的にオン状態とされたＭＯＳトランジスタ
のオン抵抗とを並列的に接続したものとなる。このなめ
、その複数個のＭＯＳトランジスタを導通制御すること
により、入力インピーダンスを複数の値に設定すること
が可能となる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る入力バッファ回路を示す
回路図である。ＰチャネルＭＯＳトランジスタ２のソー
スは正電源端子５に、そのゲートは入力端子１に、また
、そのドレインは出力節点４に接続されている６Ｎチャ
ネルＭＯ３トランジスタ３のソースは負電源端子６に、
そのゲートはトランジスタ２のゲートと共に入力端子１
に、そのドレインはトランジスタ２のトレインと共に出
力節点４に接続されている。上記トランジスタ２゜３に
より入力段バッファ１７が構成され、入力端子１を介し
て入力信号１ｂを入力し、出力節点４を介してその出力
を内部回路に送出する。
回路図である。ＰチャネルＭＯＳトランジスタ２のソー
スは正電源端子５に、そのゲートは入力端子１に、また
、そのドレインは出力節点４に接続されている６Ｎチャ
ネルＭＯ３トランジスタ３のソースは負電源端子６に、
そのゲートはトランジスタ２のゲートと共に入力端子１
に、そのドレインはトランジスタ２のトレインと共に出
力節点４に接続されている。上記トランジスタ２゜３に
より入力段バッファ１７が構成され、入力端子１を介し
て入力信号１ｂを入力し、出力節点４を介してその出力
を内部回路に送出する。
一方、ＮチャネルＭＯＳトランジスタ７．８゜９．１０
．１１はそのドレインがいずれも入力端子１に接続され
、そのソースがいずれも負電源端子６に接続されており
、入力端子１と負電源端子６との間に並列的に設けられ
ている。また、トランジスタ７．８，９，１０．１１の
各ゲートは夫々制御端子１２．１３，１４，１５．１６
に接続され、トランジスタ７．８，９，１０．１１のオ
ン・オフは制御端子１２．１３，１４，１５．１６に入
力される制御信号によって制御される。
．１１はそのドレインがいずれも入力端子１に接続され
、そのソースがいずれも負電源端子６に接続されており
、入力端子１と負電源端子６との間に並列的に設けられ
ている。また、トランジスタ７．８，９，１０．１１の
各ゲートは夫々制御端子１２．１３，１４，１５．１６
に接続され、トランジスタ７．８，９，１０．１１のオ
ン・オフは制御端子１２．１３，１４，１５．１６に入
力される制御信号によって制御される。
この場合に、入力端子１における製造後の終端抵抗値を
５０Ωとし、ＮチャネルＭＯＳトランジスタのオン抵抗
のバラツキを一５０％〜＋１００％とすると、Ｎチャネ
ルＭＯＳトランジスタ７．８．９゜１０．１１のオン抵
抗値の設計中心値を夫々２５Ω。
５０Ωとし、ＮチャネルＭＯＳトランジスタのオン抵抗
のバラツキを一５０％〜＋１００％とすると、Ｎチャネ
ルＭＯＳトランジスタ７．８．９゜１０．１１のオン抵
抗値の設計中心値を夫々２５Ω。
２７．５Ω、５０Ω、７５Ω及び１００Ωに設定してお
く。
く。
次に、このように構成された本実施例回路の動作につい
て説明する。
て説明する。
製造の結果、トランジスタ２．３のオン抵抗値に変動が
なければ、上記トランジスタ７．８，９゜１０．１１の
オン抵抗値の設計中心値にも変動はないので、制御端子
１２．１３，１４，１５．１６を介してオン抵抗値５０
Ωを有するトランジスタ９のみをオンさせ、他のトラン
ジスタ７．８，１０．１１をオフさせる。これにより、
終端抵抗値５０Ωを得ることができる。
なければ、上記トランジスタ７．８，９゜１０．１１の
オン抵抗値の設計中心値にも変動はないので、制御端子
１２．１３，１４，１５．１６を介してオン抵抗値５０
Ωを有するトランジスタ９のみをオンさせ、他のトラン
ジスタ７．８，１０．１１をオフさせる。これにより、
終端抵抗値５０Ωを得ることができる。
次に、製造の結果、ＮチャネルＭＯＳトランジスタのオ
ン抵抗に一５０％の変動が生じたとすれば、トランジス
タ１１の設計中心値は１００Ωであるから、−５０％の
変動の結果、そのオン抵抗値は５０Ωとなっており、ト
ランジスタ１１のみをオンさせることにより終端抵抗値
５０Ωを得ることができる。
ン抵抗に一５０％の変動が生じたとすれば、トランジス
タ１１の設計中心値は１００Ωであるから、−５０％の
変動の結果、そのオン抵抗値は５０Ωとなっており、ト
ランジスタ１１のみをオンさせることにより終端抵抗値
５０Ωを得ることができる。
また、製造の結果、＋１００％の変動が生じたとすれば
、トランジスタ７の設計中心値は２５Ωであるから、＋
１００％の変動の結果、そのオン抵抗値は５０Ωとなっ
ており、トランジスタ７のみをオンさることにより終端
抵抗値５０Ωを得ることができる。
、トランジスタ７の設計中心値は２５Ωであるから、＋
１００％の変動の結果、そのオン抵抗値は５０Ωとなっ
ており、トランジスタ７のみをオンさることにより終端
抵抗値５０Ωを得ることができる。
トランジスタ７．８，９，１０．１１のうち１個のトラ
ンジスタのみでは対応できないような変動に対しては、
その変動の方向によって、適宜、トランジスタ７．８，
９，１０．１１の中の複数のトランジスタを組合わせる
ことにより終端抵抗値を５０Ωに近づけることができる
。
ンジスタのみでは対応できないような変動に対しては、
その変動の方向によって、適宜、トランジスタ７．８，
９，１０．１１の中の複数のトランジスタを組合わせる
ことにより終端抵抗値を５０Ωに近づけることができる
。
前述した一連の終端抵抗値の修正は制御端子１２．１３
．１４，１５．１６を介して外部から制御信号を入力さ
せることにより行うことができる。
．１４，１５．１６を介して外部から制御信号を入力さ
せることにより行うことができる。
［発明の効果］
以上説明したように本発明によれば、入力バッファ回路
の入力部に接続する終端抵抗素子として、例えばオン抵
抗値が異なる複数個のＭＯＳトランジスタを設けたから
、外部からそのオン・オフを制御することにより終端抵
抗値を調整することができる。このため、製造のバラツ
キがあったとしても、この終端抵抗値を調整することに
よりインピーダンス整合をとることが可能となり、加え
て、異なるインピーダンス系の伝送路に対しても、外部
からその終端抵抗値を調整することにより使用できると
いう効果を有する。
の入力部に接続する終端抵抗素子として、例えばオン抵
抗値が異なる複数個のＭＯＳトランジスタを設けたから
、外部からそのオン・オフを制御することにより終端抵
抗値を調整することができる。このため、製造のバラツ
キがあったとしても、この終端抵抗値を調整することに
よりインピーダンス整合をとることが可能となり、加え
て、異なるインピーダンス系の伝送路に対しても、外部
からその終端抵抗値を調整することにより使用できると
いう効果を有する。
第１図は本発明の実施例に係る入力バッファ回路を示す
回路図、第２図は従来の入力バッファ回路を示す回路図
である。 １；入力端子、ｌａ、ｌｂ；入力信号、２．Ｐチャネル
ＭｏＳトランジスタ、３，７，８．９゜１０．１１．Ｎ
チャネルＭＯＳトランジスタ、４；出力節点、５；正電
源端子、６；負電源端子、１２．１３．１４，１５，１
６；制御端子、１７；入力段バッファ
回路図、第２図は従来の入力バッファ回路を示す回路図
である。 １；入力端子、ｌａ、ｌｂ；入力信号、２．Ｐチャネル
ＭｏＳトランジスタ、３，７，８．９゜１０．１１．Ｎ
チャネルＭＯＳトランジスタ、４；出力節点、５；正電
源端子、６；負電源端子、１２．１３．１４，１５，１
６；制御端子、１７；入力段バッファ
Claims (1)
- （１）入力ラインから与えられる外部信号のレベルに応
じて内部回路への出力端子にハイ又はロウの信号を出力
する入力段バッファと、そのソース又はドレインの一方
が前記入力ラインに共通接続され他方が電源に共通接続
された複数個のＭＯＳトランジスタと、この複数個のＭ
ＯＳトランジスタのゲートを制御して選択的にオンにす
る制御手段とを有することを特徴とする入力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326676A JPH02170570A (ja) | 1988-12-23 | 1988-12-23 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326676A JPH02170570A (ja) | 1988-12-23 | 1988-12-23 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170570A true JPH02170570A (ja) | 1990-07-02 |
Family
ID=18190413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326676A Pending JPH02170570A (ja) | 1988-12-23 | 1988-12-23 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705937A (en) * | 1996-02-23 | 1998-01-06 | Cypress Semiconductor Corporation | Apparatus for programmable dynamic termination |
| WO2002054595A1 (en) * | 2001-01-02 | 2002-07-11 | Ericsson Inc. | Input stage with selectable input impedance |
| US7439637B2 (en) | 2005-07-19 | 2008-10-21 | Nec Electronics Corporation | Semiconductor circuit and resistance value controlling method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227154A (ja) * | 1983-06-08 | 1984-12-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-12-23 JP JP63326676A patent/JPH02170570A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227154A (ja) * | 1983-06-08 | 1984-12-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705937A (en) * | 1996-02-23 | 1998-01-06 | Cypress Semiconductor Corporation | Apparatus for programmable dynamic termination |
| WO2002054595A1 (en) * | 2001-01-02 | 2002-07-11 | Ericsson Inc. | Input stage with selectable input impedance |
| US7439637B2 (en) | 2005-07-19 | 2008-10-21 | Nec Electronics Corporation | Semiconductor circuit and resistance value controlling method |
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