JPS6238024A - 電圧検出回路 - Google Patents
電圧検出回路Info
- Publication number
- JPS6238024A JPS6238024A JP60177115A JP17711585A JPS6238024A JP S6238024 A JPS6238024 A JP S6238024A JP 60177115 A JP60177115 A JP 60177115A JP 17711585 A JP17711585 A JP 17711585A JP S6238024 A JPS6238024 A JP S6238024A
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- JP
- Japan
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- voltage
- terminal
- mosfet
- detection circuit
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電源電圧の立上り特性に依存することなく、所
定の電圧レベル調整が可能な電圧検出回路に関する。
定の電圧レベル調整が可能な電圧検出回路に関する。
従来の技術
従来の電圧検出回路に採用する基準発生回路としては、
ダイオードの順方向電圧、ツェナー電圧。
ダイオードの順方向電圧、ツェナー電圧。
ＭＯＳＦＥＴの閾値電圧を用いたものが知られているＯ
発明が解決しようとする問題点
しかし、これらの方式を用いる場合の欠点として、製造
上の特性のばらつきがただちて特性値に影響を及ぼし、
製造上の歩留り、延いては、製品コストに対する大きな
制約を与えている。特に近年、この基準電圧値の許容範
囲を、精度良くコントロールする要求も出てきており、
いかに所定の特性を得るかが、大きな問題であり、この
ような製造上のばらつきが安定な電圧検出回路を実現す
る困難な点でもあった。
上の特性のばらつきがただちて特性値に影響を及ぼし、
製造上の歩留り、延いては、製品コストに対する大きな
制約を与えている。特に近年、この基準電圧値の許容範
囲を、精度良くコントロールする要求も出てきており、
いかに所定の特性を得るかが、大きな問題であり、この
ような製造上のばらつきが安定な電圧検出回路を実現す
る困難な点でもあった。
本発明は、上記問題点の解決を目的としたものであり、
一定の基準電圧発生方式とそれを用いた電圧検出回路を
提供するものである。
一定の基準電圧発生方式とそれを用いた電圧検出回路を
提供するものである。
問題点を解決するだめの手段
本発明は、被検出入力端子にドレインまだはソースを接
続された第１の不揮発性メモリ型ＭＯＳＦＥＴのソース
またはドレインを、接地端子に接続されたソースまたは
ドレインを有する第２の不揮発性メモリ型ＭＯＳＦＥＴ
のドレインまたはソースに共通結合し、かつ、前記両Ｍ
ＯＳＦＥＴのゲートを共通接続して制御端子となＬ、前
記両ＭＯＳＦＥＴの共通結合部の信号を被検出手段に結
続した電圧検出回路である。また、被検出手段としては
、通常、コンパレータが実用され、被検出入力端子に電
源電圧を与えると、パワーオンリセット回路として用い
られる。
続された第１の不揮発性メモリ型ＭＯＳＦＥＴのソース
またはドレインを、接地端子に接続されたソースまたは
ドレインを有する第２の不揮発性メモリ型ＭＯＳＦＥＴ
のドレインまたはソースに共通結合し、かつ、前記両Ｍ
ＯＳＦＥＴのゲートを共通接続して制御端子となＬ、前
記両ＭＯＳＦＥＴの共通結合部の信号を被検出手段に結
続した電圧検出回路である。また、被検出手段としては
、通常、コンパレータが実用され、被検出入力端子に電
源電圧を与えると、パワーオンリセット回路として用い
られる。
作 用
本発明によると、第１および第２の不揮発性メモリ型Ｍ
ＯＳＦＥＴの両ゲートを共通接続した制御端子に、適宜
、制御信号を与えて、不揮発性メモリ型ＭＯＳＦＥＴＯ
書込状態を変更することにより、各不揮発性メモリ型Ｍ
ＯＳＦＥＴの閾値電圧を正または負の方向にシフトさせ
ることができる。これによって、被検出入力端子に与え
られる被検出電圧を、精度よく、第１および第２の不揮
発性メモリ型ＭＯ９ＦＥＴの結合回路で検知し、被検出
手段、たとえば、コンパレータに、被検出電圧のレベル
を正確に伝達することができる。
ＯＳＦＥＴの両ゲートを共通接続した制御端子に、適宜
、制御信号を与えて、不揮発性メモリ型ＭＯＳＦＥＴＯ
書込状態を変更することにより、各不揮発性メモリ型Ｍ
ＯＳＦＥＴの閾値電圧を正または負の方向にシフトさせ
ることができる。これによって、被検出入力端子に与え
られる被検出電圧を、精度よく、第１および第２の不揮
発性メモリ型ＭＯ９ＦＥＴの結合回路で検知し、被検出
手段、たとえば、コンパレータに、被検出電圧のレベル
を正確に伝達することができる。
実施例
第１図は本発明実施例の電圧検出回路である。
この実施例では、電源端子１と接地端子２との間に一対
のＮチャネル型子揮発性メモＩＪＭＯＳＦＥＴ３゜４を
直列に結合し、また、他の一対のＮチャネル型子揮発性
メモリＭＯＳＦＥＴ ｃｓ 、６も直列に結合している
。そして、一対のＮチャネル型下揮発性メモＩＪＭＯＳ
ＦＥＴ ３．４の各ゲートは共通接続して制御端子７
とし、両ＭＯＳＦＥＴ ３．４の直列結合端子８からは
第１の基準電圧信号を得る。同様に、他の一対の不揮発
性メモリＭＯｓＦＥＴ ｓ 、 ６の側も、両ゲート共
通接続部を制御端子９とし、両ＭＯＳＦＥＴ ６．６
の直列結合端子１ｏからも、第２の基準電圧信号を得る
。ここで、一対のＮチャネル型下揮発性メモＩＪＭＯＳ
ＦＥＴ のうち、ＭＯＳＦＥＴ ３および同６はデブレ
ーション型で、ＭＯＳＦＥＴ ４および同５はエンハン
スメント型であると、端子８からの第１の基準電圧信号
（ｖ８）は、入力の電源端子１の電圧が変化しても、は
ぼ一定値を示し、一方、端子１０からの第２の基準電圧
信号（ｖｌ。）は、入力の電源端子１の電圧をｖＤＤ
としたとき、差電圧（■ＤＤ−ｖ１゜）がほぼ一定値に
なるように動作する。そこで、第１の基準電圧信号ｖ８
および第２の基準電圧信号ｖ１゜をコンパレータ１１の
一対の入力端子に与えると、ｖ８＝ｖ１゜のときにコン
パレータ１１は、その出力端子１２に反転した出力電圧
を発生する。この出力は、たとえば、ロジック、マイコ
ンなどのパワーオンリセット信号として利用することが
でき、ＬＳＩに内蔵しても、回路構成は簡素である。な
お、第１図中の各制御端子子、９に結合される電圧分割
用抵抗１３，１４，１６．１６は、各Ｎチャネル型子揮
発性メ％ＩＪＭＯＳＦＫ’Ｔ ３ 、４ 、６ 。
のＮチャネル型子揮発性メモＩＪＭＯＳＦＥＴ３゜４を
直列に結合し、また、他の一対のＮチャネル型子揮発性
メモリＭＯＳＦＥＴ ｃｓ 、６も直列に結合している
。そして、一対のＮチャネル型下揮発性メモＩＪＭＯＳ
ＦＥＴ ３．４の各ゲートは共通接続して制御端子７
とし、両ＭＯＳＦＥＴ ３．４の直列結合端子８からは
第１の基準電圧信号を得る。同様に、他の一対の不揮発
性メモリＭＯｓＦＥＴ ｓ 、 ６の側も、両ゲート共
通接続部を制御端子９とし、両ＭＯＳＦＥＴ ６．６
の直列結合端子１ｏからも、第２の基準電圧信号を得る
。ここで、一対のＮチャネル型下揮発性メモＩＪＭＯＳ
ＦＥＴ のうち、ＭＯＳＦＥＴ ３および同６はデブレ
ーション型で、ＭＯＳＦＥＴ ４および同５はエンハン
スメント型であると、端子８からの第１の基準電圧信号
（ｖ８）は、入力の電源端子１の電圧が変化しても、は
ぼ一定値を示し、一方、端子１０からの第２の基準電圧
信号（ｖｌ。）は、入力の電源端子１の電圧をｖＤＤ
としたとき、差電圧（■ＤＤ−ｖ１゜）がほぼ一定値に
なるように動作する。そこで、第１の基準電圧信号ｖ８
および第２の基準電圧信号ｖ１゜をコンパレータ１１の
一対の入力端子に与えると、ｖ８＝ｖ１゜のときにコン
パレータ１１は、その出力端子１２に反転した出力電圧
を発生する。この出力は、たとえば、ロジック、マイコ
ンなどのパワーオンリセット信号として利用することが
でき、ＬＳＩに内蔵しても、回路構成は簡素である。な
お、第１図中の各制御端子子、９に結合される電圧分割
用抵抗１３，１４，１６．１６は、各Ｎチャネル型子揮
発性メ％ＩＪＭＯＳＦＫ’Ｔ ３ 、４ 、６ 。
６の閾値制御のだめの制御信号回路を構成するものであ
り、内部抵抗あるいは外部抵抗のいずれでも利用可能で
あり、まだ、各一対の不揮発性メモリへの電源電圧は、
共通の電圧ｖＤＤでも、あるいは個別でもさしつかえな
い。
り、内部抵抗あるいは外部抵抗のいずれでも利用可能で
あり、まだ、各一対の不揮発性メモリへの電源電圧は、
共通の電圧ｖＤＤでも、あるいは個別でもさしつかえな
い。
つぎに、本発明実施例の回路動作を詳細にのべる。第２
図は、第１図実施例回路中の一部、すなわち、一対のＮ
チャネル型子揮発性メモリＭＯＳＦＥＴ ３．４の結合
構成を示し、ＭＯＳＦＥＴ３に１ テア’レーション型
で、ＭＯＳＦＥＴ ４（ｒｉ、エンハンスメント型であ
る。第２図の回路構成では、回路電流、すなわち、Ｍｏ
５ＦＥＴ ３および同４の電流値を制御端子７に加える
制御信号により変化させることができる。デプレーショ
ン型Ｎチャネル不揮発生メモリＭＯＳＦＥＴ およびエ
ンハンスメント型Ｎチャネル不揮発性メモＩＪＭＯＳＦ
ＥＴの各閾値電圧を、■ＴＤ およびｖＴＥ で表わす
。
図は、第１図実施例回路中の一部、すなわち、一対のＮ
チャネル型子揮発性メモリＭＯＳＦＥＴ ３．４の結合
構成を示し、ＭＯＳＦＥＴ３に１ テア’レーション型
で、ＭＯＳＦＥＴ ４（ｒｉ、エンハンスメント型であ
る。第２図の回路構成では、回路電流、すなわち、Ｍｏ
５ＦＥＴ ３および同４の電流値を制御端子７に加える
制御信号により変化させることができる。デプレーショ
ン型Ｎチャネル不揮発生メモリＭＯＳＦＥＴ およびエ
ンハンスメント型Ｎチャネル不揮発性メモＩＪＭＯＳＦ
ＥＴの各閾値電圧を、■ＴＤ およびｖＴＥ で表わす
。
不揮発性メモリは、第２図の回路構成で、端子２から書
込み動作をして閾値を変化させる場合は、端子１側を接
地電位にして、端子８に書込電圧を印加し、閾値電圧を
正の方向にシフトさせる。このとき、ゲート端子子には
、最終目標閾値ｖＴＤに等しい値に設定することで、不
揮発性メモリＭＯＳＦＥＴ ３の閾値電圧”ＴＤ に設
定することが可能である。つまり、端子８に印加しだ書
込電圧で発生した注入電荷は、フローティングゲート中
に注入され、閾値電圧が正の方向にシフトするが、フロ
ーティングゲートの電圧が見掛１零となる時点、つまり
、ＭＯＳＦＥＴ ３の閾値電圧がゲート電圧（最終目標
閾値電圧ｖＴＤ ＶＣｍしい）に等しくなる時点で、電
荷の注入はストップする。
込み動作をして閾値を変化させる場合は、端子１側を接
地電位にして、端子８に書込電圧を印加し、閾値電圧を
正の方向にシフトさせる。このとき、ゲート端子子には
、最終目標閾値ｖＴＤに等しい値に設定することで、不
揮発性メモリＭＯＳＦＥＴ ３の閾値電圧”ＴＤ に設
定することが可能である。つまり、端子８に印加しだ書
込電圧で発生した注入電荷は、フローティングゲート中
に注入され、閾値電圧が正の方向にシフトするが、フロ
ーティングゲートの電圧が見掛１零となる時点、つまり
、ＭＯＳＦＥＴ ３の閾値電圧がゲート電圧（最終目標
閾値電圧ｖＴＤ ＶＣｍしい）に等しくなる時点で、電
荷の注入はストップする。
同様に、ＭＯＳＦＥＴ ４の閾値電圧を制御する場合に
は、端子８に書込電圧を印加し、制御端子７は最終目標
閾値電圧ｖＴＥ に等しくすることでＭＯＳＦＥＴ ４
の閾値電圧を”ＴＥ に設定することが可能である○ 上述の過程で設定されたデフレーション型不揮発性メモ
リＭＯＳＦＥＴ およびエンハンスメント型不揮発性メ
モＩＪＭＯＳＦＥＴ ４の各閾値がそれぞれｖＴＤ、■
ＴＥ であるとして、第２図示回路での電圧−電流特性
は第３図で示される。
は、端子８に書込電圧を印加し、制御端子７は最終目標
閾値電圧ｖＴＥ に等しくすることでＭＯＳＦＥＴ ４
の閾値電圧を”ＴＥ に設定することが可能である○ 上述の過程で設定されたデフレーション型不揮発性メモ
リＭＯＳＦＥＴ およびエンハンスメント型不揮発性メ
モＩＪＭＯＳＦＥＴ ４の各閾値がそれぞれｖＴＤ、■
ＴＥ であるとして、第２図示回路での電圧−電流特性
は第３図で示される。
電源電圧をｖＤＤ、直列型ＭＯＳＦＥＴに流れる電流を
１ＤＤ とするとき、特性曲線２１はエンノ・ンスメン
ト型不揮発性メモリ４の電圧電源特性であり、特性曲線
２２はディプレーション型不揮発性メモリ３の電圧電流
特性である。この両方の特性曲線の交点として、出力電
圧ｖ８とその時の電流■ＤＤが求まる。一般にディプレ
ーション型ＭＯＳＦＥＴは定電流特性を有することから
、電源電圧を変化させても、出力電圧ｖ８は、はとんど
一定電圧を有するために基準電圧発生回路として用いる
ことが出来る。特に、端子子と端子８とを接続した場合
についてみると、ＫＮＤ、ＫＮＥをそれツレ、ティブレ
ーションＭＯＳＦＥＴ ３、エンハンｘ）ｔｙ）ＭＯＳ
ＦＥＴ ４（Ｄ導！パラ）−タ、ｖＴＤ。
１ＤＤ とするとき、特性曲線２１はエンノ・ンスメン
ト型不揮発性メモリ４の電圧電源特性であり、特性曲線
２２はディプレーション型不揮発性メモリ３の電圧電流
特性である。この両方の特性曲線の交点として、出力電
圧ｖ８とその時の電流■ＤＤが求まる。一般にディプレ
ーション型ＭＯＳＦＥＴは定電流特性を有することから
、電源電圧を変化させても、出力電圧ｖ８は、はとんど
一定電圧を有するために基準電圧発生回路として用いる
ことが出来る。特に、端子子と端子８とを接続した場合
についてみると、ＫＮＤ、ＫＮＥをそれツレ、ティブレ
ーションＭＯＳＦＥＴ ３、エンハンｘ）ｔｙ）ＭＯＳ
ＦＥＴ ４（Ｄ導！パラ）−タ、ｖＴＤ。
”ＴＥ は、それぞれの閾値電圧とするとき、これより
但しＷＮＤ、ＷＮＥ は各々ディプレーションＭＯＳ
ＦＥＴ ３ 、エンハンスメントＭＯＳＦＥＴ ４のチ
ャネル幅、ＬＮＤ、ＬＮＥ は各々それらのチャネル長
を示すものとする。これより、出力電圧■８は、電源電
圧に無関係な、ＭＯＳＦＥＴのデバイスパラメータで決
定される値となる。
ＦＥＴ ３ 、エンハンスメントＭＯＳＦＥＴ ４のチ
ャネル幅、ＬＮＤ、ＬＮＥ は各々それらのチャネル長
を示すものとする。これより、出力電圧■８は、電源電
圧に無関係な、ＭＯＳＦＥＴのデバイスパラメータで決
定される値となる。
上式から判る様に、出力電圧ｖ８は回路を構成ｆ る各
ＭＯＳＦＥＴ の閾値ＶＴＢ；、ＶＴＤ ｔＤ製造上
のばらつきに依存し、 Δｖ８−ΔｖＴＥ十Ｋ（−ΔＶＴＤ） −・−
−−−−・・（４）の関係がある。一般に同一チャネル
のＭＯＳＦＥＴで構成される場合には、たとえば酸化膜
内の不純物濃度ＱＳＳ 等の影響の場合にはΔ■ＴＥ’
＋Δ”ＴＤとなり、 Δｖ８＝ΔＶＴＥ（１−Ｋ） −−−−
−−−−・（ｅ）つまり相殺される方向ではあるが、Ｋ
＝１とは限らないため、完全に相殺することは困難であ
る。
ＭＯＳＦＥＴ の閾値ＶＴＢ；、ＶＴＤ ｔＤ製造上
のばらつきに依存し、 Δｖ８−ΔｖＴＥ十Ｋ（−ΔＶＴＤ） −・−
−−−−・・（４）の関係がある。一般に同一チャネル
のＭＯＳＦＥＴで構成される場合には、たとえば酸化膜
内の不純物濃度ＱＳＳ 等の影響の場合にはΔ■ＴＥ’
＋Δ”ＴＤとなり、 Δｖ８＝ΔＶＴＥ（１−Ｋ） −−−−
−−−−・（ｅ）つまり相殺される方向ではあるが、Ｋ
＝１とは限らないため、完全に相殺することは困難であ
る。
製造プロセスの工程に大きく依存するが、通常ΔＶＴＥ
＝０．１〜０．２Ｖ程度のばらつきは不可壁である。し
たがって、端子８の電圧ｖ８の精度が０．１〜０．２ｖ
程度のものを要求する場合には歩留りを高く保つのは困
難となり、更に加工精度、イオン注入の精度のばらつき
等全加味すると、その制御性は、極めて困難であるのが
実情である。この調整を制御端子７に印加する電圧で調
整する０制御端子７を端子８の電圧ｖ８レベルよシ高く
した場合の同様な特性は同様に２１７ 、２２／ 、
■、／で求められる。
＝０．１〜０．２Ｖ程度のばらつきは不可壁である。し
たがって、端子８の電圧ｖ８の精度が０．１〜０．２ｖ
程度のものを要求する場合には歩留りを高く保つのは困
難となり、更に加工精度、イオン注入の精度のばらつき
等全加味すると、その制御性は、極めて困難であるのが
実情である。この調整を制御端子７に印加する電圧で調
整する０制御端子７を端子８の電圧ｖ８レベルよシ高く
した場合の同様な特性は同様に２１７ 、２２／ 、
■、／で求められる。
以上の説明はＮチャネルの場合であるが、Ｐチャネルの
場合にも同様である。
場合にも同様である。
発明の効果
本発明によれば、不揮発性メモＩＪＭＯＳＦＥＴの個々
の特性のばらつき全補正して、安定した基準電圧全発生
させ、これによって、確実、高精度の電圧検出回路が実
現可能である０
の特性のばらつき全補正して、安定した基準電圧全発生
させ、これによって、確実、高精度の電圧検出回路が実
現可能である０
第１図は本発明の一実施例による慴：圧検出回路の回路
図、第２図は同要部の回路図、第３図はその特性図であ
る。 １・・・−・・電源端子、２・・・・・・接地端子、３
．６・・・・・・デブレーション型不揮発性メ玉りＭＯ
ＳＦＥＴ 、４゜６・・・・・・エンハンスメント型不
揮発性メモリＭＯＳＦＥＴ、。 ７．９・・・・・・制御端子、８．１０・・・・・・第
１．第２の基準電圧信号端子、１１・・・・・コンパレ
ータ、１２・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
図、第２図は同要部の回路図、第３図はその特性図であ
る。 １・・・−・・電源端子、２・・・・・・接地端子、３
．６・・・・・・デブレーション型不揮発性メ玉りＭＯ
ＳＦＥＴ 、４゜６・・・・・・エンハンスメント型不
揮発性メモリＭＯＳＦＥＴ、。 ７．９・・・・・・制御端子、８．１０・・・・・・第
１．第２の基準電圧信号端子、１１・・・・・コンパレ
ータ、１２・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (3)
- （１）被検出入力端子にドレインまたはソースを接続さ
れた第１の不揮発メモリ型ＭＯＳＦＥＴのソースまたは
ドレインを、接地端子に接続されたソースまたはドレイ
ンを有する第２の不揮発性メモリ型ＭＯＳＦＥＴのドレ
インまたはソースに共通結合し、かつ前記両ＭＯＳＦＥ
Ｔのゲートを共通接続して制御端子となし、前記両ＭＯ
ＳＦＥＴの共通結合部の信号を被検出手段に結続したこ
とを特徴とする電圧検出回路。 - （２）被検出手段がコンパレータでなる特許請求の範囲
第１項記載の電圧検出回路。 - （３）制御端子が電圧制御手段に結合された特許請求の
範囲第１項記載の電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177115A JPH07105704B2 (ja) | 1985-08-12 | 1985-08-12 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177115A JPH07105704B2 (ja) | 1985-08-12 | 1985-08-12 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238024A true JPS6238024A (ja) | 1987-02-19 |
| JPH07105704B2 JPH07105704B2 (ja) | 1995-11-13 |
Family
ID=16025421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177115A Expired - Lifetime JPH07105704B2 (ja) | 1985-08-12 | 1985-08-12 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105704B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510387U (ja) * | 1991-02-20 | 1993-02-09 | 東京製綱株式会社 | ワイヤロープの塗油装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176598A (en) * | 1981-04-20 | 1982-10-29 | Sanyo Electric Co Ltd | Write-in circuit for non-volatile analog memory |
| JPS58144926U (ja) * | 1982-03-23 | 1983-09-29 | 岩崎通信機株式会社 | 論理回路 |
-
1985
- 1985-08-12 JP JP60177115A patent/JPH07105704B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176598A (en) * | 1981-04-20 | 1982-10-29 | Sanyo Electric Co Ltd | Write-in circuit for non-volatile analog memory |
| JPS58144926U (ja) * | 1982-03-23 | 1983-09-29 | 岩崎通信機株式会社 | 論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0510387U (ja) * | 1991-02-20 | 1993-02-09 | 東京製綱株式会社 | ワイヤロープの塗油装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105704B2 (ja) | 1995-11-13 |
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