JP2003110032A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 温度変動に対して、出力電流が変動しない定
電流、定電圧を供給可能な半導体集積回路を提供する。 【解決手段】 定電圧回路を含む半導体集積回路であっ
て、定電圧回路は、実質的にドーピング量が互いに同じ
第１，第２のＭＩＳトランジスタを具備し、第１，第２
のＭＩＳトランジスタのチャネル長をそれぞれＬ１，Ｌ
２とし、第１，第２のＭＩＳトランジスタの閾値電圧を
それぞれＶｔｈ１，Ｖｔｈ２とした場合、Ｌ２＞Ｌ１な
る関係を満たし、第１，第２のＭＩＳトランジスタのゲ
ート電圧の差をＶｔｈ１−Ｖｔｈ２とすることを特徴と
する半導体集積回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体集積
回路に関し、特に、温度変動による影響の少ない定電流
回路を含む半導体集積回路に関する。

【０００２】

【従来の技術】アナログＩＣ等に使用され、バイアス回
路や増幅器の負荷として広く使用される定電流回路が知
られている。この定電流回路は、ＭＯＳ（Metal Oxide
Semiconductor）トランジスタを含むＭＩＳ（Metal Ins
ulator Semiconductor）トランジスタ等を使用して構成
される。

【０００３】定電流回路を形成する際、電源電圧の変動
による影響を受けないように、一般に電源電圧以外の電
圧を基準電圧として用いる。この基準電圧を発生させる
方法として、種々のものが知られている。例えば、「超
ＬＳＩのためのアナログ集積回路設計技術下巻，原著者
Ｐ．Ｒ．グレイ，Ｒ．Ｇ．メイヤー、監役者永田譲、Ｐ
３０４〜Ｐ３１１」にまとめられている。この中におい
て、基準電圧を発生させる方法の１つとして熱電圧を使
用するものがある。すなわち、２つのＭＯＳトランジス
タの電流を実効ゲート電圧の指数関数となる領域で動作
させ、これらＭＯＳトランジスタのチャネル幅／チャネ
ル長当たりの電流（電流密度）が互いに一定の比になる
ように制御する。このときの各ＭＯＳトランジスタのゲ
ート電圧の差を基準電圧とするものである。

【０００４】図９は、熱電圧を基準電圧として用いる定
電流回路の従来例を示している。図９に示すように、各
ソースに例えば電源等の電位ＶＤＤが供給されるＰ型Ｍ
ＯＳトランジスタ（または、ＭＩＳトランジスタ等を含
むスイッチング素子）Ｍ１，Ｍ２のゲートが相互に接続
される。ＰＭＯＳトランジスタＭ１のドレインは抵抗Ｒ
１を介してＮ型ＭＯＳトランジスタＭ３のドレインに接
続される。ＮＭＯＳトランジスタＭ３は、チャネル幅が
Ｗ１、チャネル長がＬ１である。ＮＭＯＳトランジスタ
Ｍ３のソースには例えば接地電位等の電位ＶＳＳが供給
され、ゲートはＰＭＯＳトランジスタＭ１のドレイン
と、抵抗値がＲ１の抵抗Ｒ１との接続ノードに接続され
る。

【０００５】上記ＰＭＯＳトランジスタＭ２のドレイン
はＰＭＯＳトランジスタＭ２のゲートに接続されるとと
もに、ＮＭＯＳトランジスタＭ４のドレインに接続され
る。ＮＭＯＳトランジスタＭ４は、チャネル幅がＷ２で
あり、チャネル長Ｌ２はＮＭＯＳトランジスタＭ３と等
くされている（Ｌ２＝Ｌ１）。ＮＭＯＳトランジスタＭ
４のゲートは上記抵抗Ｒ１とＮＭＯＳトランジスタＭ３
との接続ノードに接続され、ソースは電位ＶＳＳが供給
される端子と接続される。

【０００６】上記ＮＭＯＳトランジスタＭ３，Ｍ４は、
同一のドーピング量により形成される。また、ＮＭＯＳ
トランジスタＭ３，Ｍ４の電流密度は、ＰＭＯＳトラン
ジスタＭ１，Ｍ２のドレイン電流をそれぞれＩ１，Ｉ２
とすると、以下の関係を満たす。

【０００７】 Ｉ１／（Ｗ１／Ｌ１）＞Ｉ２／（Ｗ２／Ｌ２） ……（１） 上記ＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回
路２を構成し、ほぼＩ１＝Ｉ２となるように機能する。
ここで、ＭＯＳトランジスタＭ１、Ｍ２のドレインが、
それぞれカレントミラー回路２の出力端２ａ、入力端２
ｂとなる。

【０００８】上記構成の回路の動作について以下に説明
する。

【０００９】上記ＰＭＯＳトランジスタＭ１，Ｍ２の電
流密度の比によって、これらトランジスタのゲート電位
の相互間に電位差ΔＶｇを生じる。この電位差ΔＶｇは
以下の式（２）で示される。ただしｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷量、電流Ｉ１，Ｉ２
はＰＭＯＳトランジスタＭ１，Ｍ２の電流である。

【００１０】

【数１】

【００１１】上記回路において、電流Ｉ１によって生じ
る抵抗Ｒ１両端の電位差ΔＶＲ（＝Ｒ１×Ｉ１）＞電位
差ΔＶｇのとき電流Ｉ２＞電流Ｉ１となり、電位差ΔＶ
Ｒ＜電位差ΔＶｇのとき電流Ｉ２＜電流Ｉ１となるよ
う、電流Ｉ１，Ｉ２が変動する。電位差ΔＶｇが電位差
ΔＶＲと等しくなったとき、電流Ｉ１，Ｉ２は、一定値
に安定し、このときの電流Ｉ１は、 Ｉ１＝Ｉ２＝ΔＶｇ／Ｒ１ ……（３） と表される。この電流Ｉ１またはＩ２を出力電流として
取り出すことにより、定電流が得られる。熱電圧を基準
電圧として用いた定電流回路は、特性が同じである複数
のＭＯＳトランジスタの各動作点の違いを使用する。こ
のため、製造のばらつきにより発生するＭＯＳトランジ
スタの特性のばらつきが小さく、その影響が小さい特徴
を持つ。

【００１２】また、基準電圧を得る他の方法として、特
性が異なるＭＯＳトランジスタの閾値電圧の差を用いる
ものがある。さらに、バンドギャップ・リファレンス回
路の出力電圧を基準電圧として用いる方法が知られてい
る。

【００１３】

【発明が解決しようとする課題】ところで、上記ΔＶｇ
は上記式（２）により表される。この式（２）は絶対温
度Ｔを含んでいるため、ΔＶｇが絶対温度に比例する。
このため、Ｉ１またはＩ２として取り出される出力電流
が絶対温度に比例する。したがって、温度変化によらず
に一定の電流が必要とされる用途には使用できない。

【００１４】これに対し、上記したような特性が異なる
ＭＯＳトランジスタの閾値電圧の差を用いた定電流回路
の場合、温度による出力電流の変動が小さい。一般に、
ＭＯＳトランジスタの製造の際、製造工程、製造条件、
その他の要因により、トランジスタの特性にばらつきが
生じる。このばらつきのため、特性が異なるトランジス
タの閾値電圧の差も変動し、これを利用した定電流回路
の出力電流のばらつきが大きくなるという問題が生じ
る。さらに、不純物濃度等を変えることにより特性の異
なるＭＯＳトランジスタを形成する場合、リソグラフィ
工程、イオン注入工程等が必要となり、製造工程が増大
する。

【００１５】また、バンドギャップ・リファレンス回路
の出力電圧を利用する定電流回路の場合、回路が複雑と
なって、定電流回路における消費電流が大きくなる傾向
がある。このため、低消費電力を要求される機器に使用
する場合に問題がある。

【００１６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、温度変化に
対する出力電圧、電流の変動が小さい定電圧回路、定電
流回路を有する半導体集積回路を提供しようとするもの
である。

【００１７】

【課題を解決するための手段】本発明の半導体集積回路
は、上記課題を解決するため、定電圧回路を含む半導体
集積回路であって、前記定電圧回路は、実質的にドーピ
ング量が互いに同じ第１，第２のＭＩＳトランジスタを
具備し、前記第１，第２のＭＩＳトランジスタのチャネ
ル長をそれぞれＬ１，Ｌ２とし、前記第１，第２のＭＩ
Ｓトランジスタの閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ
２とした場合、Ｌ２＞Ｌ１なる関係を満たし、前記第
１，第２のＭＩＳトランジスタのゲート電圧の差をＶｔ
ｈ１−Ｖｔｈ２とすることを特徴とする。

【００１８】本発明の別の観点による半導体集積回路
は、定電流回路を含む半導体集積回路であって、前記定
電流回路は、第１の電流を出力する出力端と、第２の電
流が入力される入力端とを有するカレントミラー回路
と、ソースが第１の電位に接続され、且つゲートに前記
カレントミラー回路の前記出力端が接続される第１のＭ
ＩＳトランジスタと、ソースが前記第１のＭＩＳトラン
ジスタのソースに接続され、ゲートが前記第１のＭＩＳ
トランジスタのドレインに接続され、且つドレインから
前記カレントミラー回路の前記入力端に電流を供給する
第２のＭＩＳトランジスタと、前記第１のＭＩＳトラン
ジスタのゲートとドレインとを接続する抵抗素子と、を
具備し、前記第１，第２の電流の電流値をそれぞれＩ
１，Ｉ２とし、前記第１，第２のＭＩＳトランジスタの
チャネル幅をそれぞれＷ１，Ｗ２とし、前記第１，第２
のＭＩＳトランジスタのチャネル長をそれぞれＬ１，Ｌ
２とし、前記第１，第２のＭＩＳトランジスタの閾値電
圧をそれぞれＶｔｈ１，Ｖｔｈ２とし、前記抵抗素子の
抵抗値をＲとした場合、 Ｌ２＞Ｌ１、 ｜Ｖｔｈ１｜−｜Ｖｔｈ２｜＞０、 Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２）、 なる関係を実質的に満たし、前記第１の電流は実質的
に、 Ｉ１＝（｜Ｖｔｈ１｜−｜Ｖｔｈ２｜）／Ｒ により表される電流値となることを特徴とする。

【００１９】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。

【００２０】

【発明の実施の形態】本発明者等は、本発明の開発の過
程において、図９を参照して述べたように、温度変化に
対する出力電流の変動が小さい定電流回路を実現するた
めの方法について研究した。その結果、本発明者等は、
以下に述べるような知見を得た。

【００２１】一般にＭＯＳトランジスタの閾値電圧は、
チャネル長に依存し、例えば図１に示すような特性を示
す。すなわち、図１に示す特性のＭＯＳトランジスタに
おいて、チャネル長がＬ１，Ｌ２とすると、閾値電圧の
差はΔＶｔｈとなる。従来は、チャネル長の違いによる
閾値電圧の差ΔＶｔｈは小さかったため、これを利用し
た回路はなかった。しかし、近時、半導体製造プロセス
技術の微細化により、チャネル長の違いによる閾値電圧
の差を顕著なものとなった。また、さらなる微細化に従
い、この閾値電圧の差は、より大きく、安定したものと
なることが予想される。

【００２２】図２は、ＭＯＳトランジスタの温度と閾値
電圧との関係をＳＰＩＣＥシミュレーションにより示し
たものである。図２において、実線はチャネル長の短い
ＭＯＳトランジスタの特性を示しており、破線はチャネ
ル長の長いそれを示している。図２に示すように、ＭＯ
Ｓトランジスタの閾値電圧と温度との関係は、チャネル
長の長短によらず、ほぼ同様の特性を示す。ΔＶｔｈ
は、これらＭＯＳトランジスタの閾値電圧の差である。

【００２３】図３は、図２に示すチャネル長の異なるＭ
ＯＳトランジスタの閾値電圧の差ΔＶｔｈと温度との関
係を示している。図３に示すように、図２に示す２つの
特性のＭＯＳトランジスタの閾値電圧の差ΔＶｔｈは温
度変動に対してほぼ一定である。すなわち、温度による
影響をほとんど受けない。

【００２４】そこで、このような特性を利用して、定電
圧回路、定電流回路を含む半導体集積回路を形成するこ
とが考えられる。

【００２５】以下に、このような知見に基づいて構成さ
れた本発明の実施の形態について図面を参照して説明す
る。なお、以下の説明において、略同一の機能及び構成
を有する構成要素については、同一符号を付し、重複説
明は必要な場合にのみ行う。

【００２６】（第１の実施形態）図４は、本発明の第１
の実施形態に係る定電流回路１を示している。第１の実
施形態の回路構成は、図９に示す従来の定電流回路と同
じ構成であるため、説明は省略する。第１の実施形態が
従来例と異なるのは、ＮＭＯＳトランジスタＭ３，Ｍ４
のチャネル長がＬ２＞Ｌ１の関係を満たすことと、ＮＭ
ＯＳトランジスタＭ３，Ｍ４の電流密度が Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２） ……（４） の関係を満たすことである。このため、式（２）に示す
ゲート電圧の電位差ΔＶｇは発生しない。なお、Ｌ２は
Ｌ１に対して十分大きい値とされ、且つ、Ｌ２の閾値電
圧の変化が少なくなるような領域での値とし、Ｌ２はＬ
１の例えば５倍である。

【００２７】ＮＭＯＳトランジスタＭ３，Ｍ４の閾値電
圧をそれぞれＶｔｈ１，Ｖｔｈ２とし、上記ＮＭＯＳト
ランジスタＭ３，Ｍ４の閾値電圧の差をΔＶｔｈとする
と、ΔＶｔｈ＝Ｖｔｈ１−Ｖｔｈ２となる。このΔＶｔ
ｈは、チャネル長などのトランジスタの形状に依存し、
上記したように温度の影響をほとんど受けず、ほぼ一定
の値である。

【００２８】上記構成の定電流回路の動作について、以
下に説明する。説明を簡略化するため、ＰＭＯＳトラン
ジスタＭ３，Ｍ４の各ドレイン電流Ｉ１，Ｉ２が予め概
略等しくされているものとする。

【００２９】電流Ｉ２は、ＰＭＯＳトランジスタＭ１，
Ｍ２からなるカレントミラー回路２により、電流Ｉ１と
概略等しくなる。この電流Ｉ１によって、抵抗Ｒ１の両
端に電位差ΔＶＲ＝Ｒ１×Ｉ１を生じる。したがって、
ＮＭＯＳトランジスタＭ４のゲート電圧は、この電位差
ΔＶＲの分、ＮＭＯＳトランジスタＭ３のゲート電圧よ
り低くなる。

【００３０】上記状態において、電位差ΔＶＲが上記閾
値電圧の差ΔＶｔｈより低い場合、ＮＭＯＳトランジス
タＭ４の実効ゲート電圧Ｖｇ４はＮＭＯＳトランジスタ
Ｍ３の実効ゲート電圧Ｖｇ３より高くなる。すると、次
の瞬間の電流Ｉ２は、電流Ｉ２＞電流Ｉ１となる。

【００３１】一方、電位差ΔＶＲが上記閾値電圧の差Δ
Ｖｔｈより高い場合、ＮＭＯＳトランジスタＭ４の実効
ゲート電圧はＮＭＯＳトランジスタＭ３の実効ゲート電
圧より低くなる。すると、次の瞬間の電流Ｉ２は、電流
Ｉ２＜電流Ｉ１となる。

【００３２】上記動作が繰り返されることにより、電位
差ΔＶＲが上記閾値電圧の差ΔＶｔｈと等しくなるよう
に電流Ｉ１が調節され、電位差ΔＶＲと上記閾値電圧の
差ΔＶｔｈとが等しくなったところで安定する。したが
って、ΔＶｔｈ（すなわち抵抗Ｒ１の端子電圧）＝Ｒ１
×Ｉ１と表され、電流Ｉ１は、ΔＶｔｈ／Ｒ１で表され
る一定値となる。この電流Ｉ１を出力として取り出すこ
とにより、定電流を得られる。

【００３３】上記第１の実施形態によれば、チャネル長
が相互に相違するＮＭＯＳトランジスタＭ３，Ｍ４を用
いて定電流回路を形成し、チャネル長の違いによるこれ
らＮＭＯＳトランジスタの閾値電圧の差ΔＶｔｈを基準
電圧として利用して定電流を得る。閾値電圧の差ΔＶｔ
ｈは温度変動に対してほとんど影響を受けないため、基
準電圧は温度変動に対してほとんど変動しない。したが
って、温度変動による出力電流の変動を回避し、本発明
に係る定電流回路は一定値の電流を供給できる。

【００３４】また、従来例で示した定電流回路のような
特性の異なるＭＯＳトランジスタを使用せず、チャネル
長の相違するＭＯＳトランジスタを使用する。このた
め、異なる特性のＭＯＳトランジスタの形成に必要なイ
オン注入に要する工程の増大を防ぎ、製造工程を大きく
変更することなく、温度変動に対して安定した電流を出
力可能な定電流回路を含む半導体集積回路を実現でき
る。

【００３５】（第２の実施形態）図４に示す定電流回路
１において、電流Ｉ１，Ｉ２が０である場合、定電流回
路１はこの状態で安定してしまい、出力電流が供給され
ない。そこで、第２の実施形態に係る定電流回路は、電
流Ｉ１，Ｉ２を強制的に流すような構成を図５の定電流
回路１に付加するものである。

【００３６】図５は、図４に示す定電流回路を、より実
際的な回路に適用した際の定電流回路２の回路図であ
る。図５に示すように、電位ＶＤＤ，ＶＳＳが供給され
る端子間に起動回路部３が接続されている。この起動回
路部３において、抵抗Ｒ２の一端に上記電位ＶＤＤが供
給され、抵抗Ｒ２の他端は、直列接続ＮＭＯＳトランジ
スタＭ５、Ｍ６を介して電位ＶＳＳが供給される端子に
接続される。この電位ＶＳＳは、例えば接地電位とされ
る。この抵抗Ｒ２は、ＮＭＯＳトランジスタＭ５，Ｍ６
の電流を設定するために設けられる。ＮＭＯＳトランジ
スタＭ５のゲートはＮＭＯＳトランジスタＭ５のドレイ
ンに接続される。

【００３７】電位ＶＤＤの供給端と抵抗Ｒ２との接続ノ
ードである接続線ｌ１はＰＭＯＳトランジスタＭ７のソ
ースに接続される。このＮＭＯＳトランジスタＭ７は、
後述するＮＭＯＳトランジスタＭ８のドレイン電流を制
御するために設けられる。ＰＭＯＳトランジスタＭ７の
ゲートはＮＭＯＳトランジスタＭ８のドレインに接続さ
れ、ドレインはＮＭＯＳトランジスタＭ８のソースに接
続される。ＮＭＯＳトランジスタＭ８のゲートは上記Ｎ
ＭＯＳトランジスタＭ５のゲートに接続される。ＮＭＯ
ＳトランジスタＭ８のソースは、ＮＭＯＳトランジスタ
９を介して、接続線ｌ２に接続される。ＮＭＯＳトラン
ジスタＭ９のゲートは上記ＮＭＯＳトランジスタＭ５，
Ｍ６，Ｍ８のゲートに接続される。

【００３８】上記起動回路部３は定電流回路部４に接続
される。定電流回路部４において、上記接続線ｌ１は直
列接続されたＰＭＯＳトランジスタＭ１、抵抗Ｒ１、Ｎ
ＭＯＳトランジスタＭ３を介して接続線ｌ２に接続され
る。ＰＭＯＳトランジスタＭ１のゲートは上記ＰＭＯＳ
トランジスタＭ７のゲートに接続される。ＮＭＯＳトラ
ンジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ１と
抵抗Ｒ１との接続ノードに接続される。上記ＮＭＯＳト
ランジスタＭ５，Ｍ６，Ｍ８，Ｍ９によりカレントミラ
ー回路が構成される。

【００３９】また、定電流回路部４において、接続線ｌ
１は直列接続されたＰＭＯＳトランジスタＭ２、ＮＭＯ
ＳトランジスタＭ１０，Ｍ４を介して接続線ｌ２に接続
される。ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトラ
ンジスタＭ１，Ｍ２の各ドレイン電流が等しくなるよう
に設けられる。ＰＭＯＳトランジスタＭ２のゲートはＰ
ＭＯＳトランジスタＭ３のゲート及びＰＭＯＳトランジ
スタＭ２のドレインに接続される。ＮＭＯＳトランジス
タＭ４のゲートは抵抗Ｒ１とＮＭＯＳトランジスタＭ３
との接続ノードに接続される。

【００４０】上記定電流回路は、出力取り出し回路部５
に接続される。出力取り出し回路部５において、接続線
ｌ１は、直列接続されたＰＭＯＳトランジスタＭ１１、
ＮＭＯＳトランジスタＭ１２，Ｍ１３を介して接続線ｌ
２に接続される。ＮＭＯＳトランジスタＭ１２，Ｍ１３
は後述するＮＭＯＳトランジスタＭ１５，Ｍ１８のバイ
アスを発生させるために設けられる。ＰＭＯＳトランジ
スタＭ１１のゲートはＰＭＯＳトランジスタＭ２とＮＭ
ＯＳトランジスタＭ１０との接続ノードに接続される。
ＮＭＯＳトランジスタ１２のゲートは、ＮＭＯＳトラン
ジスタＭ１２とＰＭＯＳトランジスタＭ１１との接続ノ
ードに接続されるとともに、ＮＭＯＳトランジスタＭ１
０のゲートに接続される。ＮＭＯＳトランジスタＭ１３
のゲートはＮＭＯＳトランジスタＭ１２とＮＭＯＳトラ
ンジスタＭ１３との接続ノードに接続される。

【００４１】なお、ＮＭＯＳトランジスタＭ１０のゲー
トには、電位ＶＳＳと所定の電位差を有する電位が供給
されていればよい。

【００４２】また、接続線ｌ１はＰＭＯＳトランジスタ
Ｍ１４及びＮＭＯＳトランジスタＭ１５を介して接続線
ｌ２に接続される。ＰＭＯＳトランジスタＭ１４のゲー
トはＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジス
タＭ１５との接続ノードに接続される。ＮＭＯＳトラン
ジスタＭ１５のゲートはＮＭＯＳトランジスタＭ２のゲ
ートに接続される。

【００４３】また、接続線ｌ１は、直列接続されたＰＭ
ＯＳトランジスタＭ１６，Ｍ１７、ＮＭＯＳトランジス
タＭ１８，Ｍ１９を介して接続線ｌ２に接続される。こ
のＮＭＯＳトランジスタＭ１８は、ＮＭＯＳトランジス
タＭ４とＮＭＯＳトランジスタＭ１９のドレイン電流を
等しくするために設けられる。ＰＭＯＳトランジスタＭ
１６のゲートはＰＭＯＳトランジスタＭ１７とＮＭＯＳ
トランジスタＭ１８との接続ノードに接続される。ＰＭ
ＯＳトランジスタＭ１７のゲートはＰＭＯＳトランジス
タＭ１４とＮＭＯＳトランジスタＭ１５との接続ノード
に接続される。ＮＭＯＳトランジスタＭ１８のゲートは
ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ
１２との接続ノードに接続される。ＮＭＯＳトランジス
タＭ１９のゲートはＮＭＯＳトランジスタＭ１５のゲー
トに接続される。

【００４４】また、接続線ｌ１はＰＭＯＳトランジスタ
Ｍ２０，Ｍ２１を介して出力される。ＰＭＯＳトランジ
スタＭ２０のゲートはＰＭＯＳトランジスタＭ１６のゲ
ートに接続される。ＰＭＯＳトランジスタＭ２１のゲー
トはＰＭＯＳトランジスタＭ１７のゲートに接続され
る。上記ＰＭＯＳトランジスタＭ１６とＭ２０、及びＰ
ＭＯＳトランジスタＭ１７とＭ２１によりそれぞれカレ
ントミラー回路が構成される。すなわち、ＰＭＯＳトラ
ンジスタＭ１６とＭ２０，ＰＭＯＳトランジスタＭ１
７，Ｍ２１はそれぞれ相互に等しいチャネル長及びチャ
ネル幅を有する。これらカレントミラー回路により、Ｐ
ＭＯＳトランジスタＭ１７，Ｍ２１のドレイン電流が等
しくなる。

【００４５】次に、上記構成の定電流回路の動作につい
て説明する。

【００４６】図示せぬスイッチ等の制御により、この定
電流回路２に電位ＶＤＤが供給されると、抵抗Ｒ２を介
して電流Ｉ３がＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ
８，Ｍ９の各ゲートに電圧が供給される。これにより、
ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ８，Ｍ９がオン
し、電流Ｉ４が流れる。このとき、ＰＭＯＳトランジス
タＭ７のゲートには電圧が供給されておらず、ＰＭＯＳ
トランジスタＭ７はオフである。このため、電流Ｉ５は
０である。したがって、ＮＭＯＳトランジスタＭ５，Ｍ
６，Ｍ８，Ｍ９はカレントミラー回路として動作し、電
流Ｉ３と電流Ｉ４は等しい。

【００４７】上記電流Ｉ４が流れることにより、ＰＭＯ
ＳトランジスタＭ７がオンし、電流Ｉ５が流れる。これ
により、電流Ｉ４，Ｉ５，Ｉ６は、Ｉ４＝Ｉ６−Ｉ５の
関係を満たす。したがって、電流Ｉ４を制限することに
より、ＰＭＯＳトランジスタＭ１，Ｍ２のゲート電圧を
制御し、定電流回路４に流れる電流を制限する。

【００４８】上記電流Ｉ４が流れることにより、ＰＭＯ
ＳトランジスタＭ１，Ｍ２の各ゲートに電流が流れ、Ｐ
ＭＯＳトランジスタＭ１，Ｍ２がオンして、電流Ｉ１，
Ｉ２が流れる。これにより、電流Ｉ１によりＮＭＯＳト
ランジスタＭ３のゲートに電圧が供給されるとともに、
抵抗Ｒ１を介して流れる電流Ｉ１によりＮＭＯＳトラン
ジスタＭ４のゲートに電圧が供給され、ＮＭＯＳトラン
ジスタＭ３，Ｍ４がオンする。また、電流Ｉ２によりＰ
ＭＯＳトランジスタＭ１１がオンし、ＰＭＯＳ電流Ｉ７
が流れる。この電流Ｉ７によりＮＭＯＳトランジスタＭ
１０のゲートに供給され、ＮＭＯＳトランジスタＭ１０
がオンする。

【００４９】この状態で、定電流回路部４において、上
記第１の実施形態で示したのと同様の動作により、ＮＭ
ＯＳトランジスタＭ３，Ｍ４により電流Ｉ１，Ｉ２がほ
ぼ等しくなるように制御される。

【００５０】上記電流Ｉ７が流れた際に、ＮＭＯＳトラ
ンジスタＭ１２のゲートに電圧が供給されることにより
ＮＭＯＳトランジスタＭ１２がオンし、次いで、ＮＭＯ
ＳトランジスタＭ１３のゲートに電圧が供給され、ＮＭ
ＯＳトランジスタＭ１３がオンする。ＮＭＯＳトランジ
スタＭ１２，Ｍ１３がオンすることによりＮＭＯＳトラ
ンジスタＭ１２とＭ１３との端子電圧がＮＭＯＳトラン
ジスタＭ１８のゲートに供給され、ＮＭＯＳトランジス
タＭ１８がオンする。

【００５１】上記電流Ｉ１が流れてＮＭＯＳトランジス
タＭ１５がオンし、電流Ｉ８が流れることにより、ＰＭ
ＯＳトランジスタＭ１４がオンする。その結果、ＰＭＯ
ＳトランジスタＭ１７，Ｍ２１のゲートに電圧が供給さ
れ、ＰＭＯＳトランジスタＰＭＯＳトランジスタＭ１
７，Ｍ２１がオンする。

【００５２】また、電流Ｉ１によりＮＭＯＳトランジス
タＭ１９のゲートに電圧が供給され、ＮＭＯＳトランジ
スタＭ１９がオンし、ＮＭＯＳトランジスタＭ１８，Ｍ
１９に電流通路が形成される。この結果、ＰＭＯＳトラ
ンジスタＰＭＯＳトランジスタＭ１６，Ｍ２０のゲート
に電圧が供給され、ＰＭＯＳとトランジスタＭ１６，Ｍ
２０がオンする。よって、出力電流Ｉｏｕｔが流れる。

【００５３】尚、上記ＰＭＯＳトランジスタＭ２，Ｍ１
１のチャネル長及びチャネル幅を相互に等しく形成する
ことにより、これらＰＭＯＳトランジスタＭ２，Ｍ１１
の電流が相互に等しい値となる。このとき、これらＰＭ
ＯＳトランジスタＭ２，Ｍ１１をＰＭＯＳトランジスタ
１つで置換することができる。

【００５４】また、上記構成の定電流回路により発生し
た電流を例えば抵抗素子に流すことによって、定電圧回
路を形成することもできる。このような構成は当業者に
よれば容易に理解される。

【００５５】上記第２の実施形態によれば、第１の実施
形態で示したのと同様の効果を得られる。さらに、定電
流回路部４の前段に起動回路部３を設けている。このた
め、定電流回路部４を流れる電流が０で安定している場
合も、強制的に定電流回路部４に電流を流し、この定電
流回路部４により出力電流を得られる。

【００５６】さらに、起動回路部３によって、定電流回
路部４に流れる電流を制限している。このため、定電流
回路部４に過剰な電流が流れ、半導体素子等が損傷する
ことを回避できる。

【００５７】（第３の実施形態）第３の実施形態は、本
発明をオフセット付きボルテージフォロア回路に適用し
た定電圧回路である。図６は、本発明に係るチャネル長
の異なる２つのＭＯＳトランジスタの閾値電圧の差を、
そのまま出力電圧とした定電圧回路を示している。

【００５８】図６に示すように、電位ＶＤＤ，ＶＳＳが
供給される端子間にボルテージフォロア部３１が接続さ
れる。このボルテージフォロア回路部３１は、定電流源
ＩＥ１，ＩＥ２、ＭＯＳトランジスタＭ３１〜Ｍ３５に
より構成される。ボルテージフォロア回路部３１におい
て、電位ＶＤＤが定電流源ＩＥ１の入力端に供給され
る。定電流源ＩＥ１の出力端は、直列接続されたＰＭＯ
ＳトランジスタＭ３１，ＮＭＯＳトランジスタＭ３２を
介して電位ＶＳＳを供給する端子と接続される。ＰＭＯ
ＳトランジスタＭ３１のゲートは接地される。

【００５９】定電流源ＩＥ１に出力端は、直列接続され
たＰＭＯＳトランジスタＭ３３，ＮＭＯＳトランジスタ
Ｍ３４を介して接地される。ＮＭＯＳトランジスタＭ３
４のゲートは、ＮＭＯＳトランジスタＭ３４のドレイン
と接続されるとともに、ＮＭＯＳトランジスタＭ３２の
ゲートと接続される。

【００６０】電位ＶＤＤは、定電流源ＩＥ２に入力端に
供給される。定電流源ＩＥ２の出力端は、ＮＭＯＳトラ
ンジスタＭ３３のゲートと接続されるとともに、ＮＭＯ
ＳトランジスタＭ３５を介して電位ＶＳＳを供給する端
子と接続される。ＮＭＯＳトランジスタＭ３５のゲート
は、ＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジス
タＭ３２との接続ノードに接続される。ＮＭＯＳトラン
ジスタＭ３５の端子電圧は、出力電圧Ｖｏｕｔとされ
る。

【００６１】上記ＰＭＯＳトランジスタＭ３１，Ｍ３２
のチャネル長をＬ３１，Ｌ３２とし、チャネル幅をＷ３
１，Ｗ３２とすると、Ｗ１／Ｌ１＝Ｗ２／Ｌ２の関係を
満たすようにそれぞれの値が決定される。また、チャネ
ル長Ｌ２は、チャネル長Ｌ１に対して十分大きくなるよ
うに形成される。したがって、ＰＭＯＳトランジスタＭ
３１，Ｍ３３の閾値電圧をＶｔｈ３１，Ｖｔｈ３３とす
ると、｜Ｖｔｈ３１｜＞｜Ｖｔｈ３３｜となる。

【００６２】上記構成のボルテージフォロア回路部３１
の出力電圧Ｖｏｕｔは、ΔＶｔｈ１＝Ｖｔｈ３３−Ｖｔ
ｈ３１とすると、Ｖｏｕｔ１＝ΔＶｔｈ１である。上記
したように、ＭＯＳトランジスタのチャネル長の違いに
よる閾値電圧の差は、温度による変動をほとんど受けな
いため、出力電圧Ｖｏｕｔ１は温度変動にほとんど影響
を受けない。したがって、温度変動に対して安定した電
圧を供給できる。

【００６３】また、上記構成のボルテージフォロア回路
部３１と同様のボルテージフォロア回路部を多段接続す
ることにより、所望の電圧を得られる。図７に示す実施
形態では、定電流源ＩＥ３，ＩＥ４、ＭＯＳトランジス
タＭ３６〜Ｍ４０から構成されるボルテージフォロア回
路部３２を、ボルテージフォロア回路部３１の後段に接
続している。すなわち、ボルテージフォロア回路部３１
の出力電圧Ｖｏｕｔ１を、ボルテージフォロア回路部３
２のＮＭＯＳトランジスタＭ３６のゲートに接続する。
ＰＭＯＳトランジスタＭ３６，Ｍ３８のチャネル長、チ
ャネル幅、閾値電圧の特性、及び相互関係は、ＰＭＯＳ
Ｍ３１，Ｍ３３のそれと同様である。

【００６４】上記構成の定電圧回路３３の出力電圧Ｖｏ
ｕｔ２は、ＰＭＯＳトランジスタＭ３６，Ｍ３８の閾値
電圧をそれぞれＶｔｈ３６，Ｖｔｈ３８、ΔＶｔｈ２＝
Ｖｔｈ３８−Ｖｔｈ３６とすると、Ｖｏｕｔ２＝ΔＶｔ
ｈ１＋ΔＶｔｈ２である。

【００６５】以下、同様にして任意の個数のボルテージ
フォロア回路部を接続し、所望の電圧を得られる。

【００６６】（第４の実施形態）第４の実施形態は、上
記第１の実施形態の定電流回路の温度変動による出力電
流の変動をさらに減少させるものであり、構成及びＭＯ
ＳトランジスタＭ３，Ｍ４の特性は図４の回路と同じで
ある。異なるのは、ＮＭＯＳトランジスタＭ３，Ｍ４の
関係が、 Ｉ１／（Ｗ１／Ｌ１）≠Ｉ２／（Ｗ２／Ｌ２） ……（５） とされている点である。

【００６７】ＮＭＯＳトランジスタＭ３，Ｍ４が式
（５）の関係とされ、電流密度に差を生じるため、式
（２）に示す電位差ΔＶｇを生じる。この電流密度の差
による電位差ΔＶｇは、 Ｉ１／（Ｗ１／Ｌ１）＞Ｉ２（Ｗ２／Ｌ２） ……（６） の場合、正の温度係数を持ち、一方、 Ｉ１／（Ｗ１／Ｌ１）＜Ｉ２（Ｗ２／Ｌ２） ……（７） の場合、負の温度係数を持つ。

【００６８】上記電位差ΔＶｇを生じるため、ＭＯＳト
ランジスタＭ３，Ｍ４のゲート電圧相互間の電位差ΔＶ
２は、上記チャネル長の差による閾値電圧の電位差ΔＶ
ｔｈと上記電位差ΔＶｇとを用いると、 ΔＶ２＝ΔＶｔｈ＋ΔＶｇ ……（８） となる。したがって、第１の実施形態で説明したのと同
様の動作により、抵抗Ｒ１の端子電圧が電位差ΔＶｔｈ
＋ΔＶｇとなったところで、電流Ｉ１，Ｉ２が安定す
る。このときの電流Ｉ１は、 Ｉ１＝（ΔＶｔｈ＋ΔＶｇ）／Ｒ１ ……（９） となる。したがって、ΔＶｇを適宜調整することによ
り、図３に示す閾値電圧の電位差ΔＶｔｈの温度による
変動を補償することができる。よって、第１の実施形態
に示す定電流回路より、さらに温度に対する出力電流の
変動が少ない定電流回路を実現できる。

【００６９】上記第１乃至第４の実施形態において、Ｐ
ＭＯＳトランジスタＭ１，Ｍ２を用いてカレントミラー
回路を構成した。しかしこれに限らず、他のいかなるカ
レントミラー回路を適用することも出来る。

【００７０】また、上記第１乃至第４の実施形態におい
て、電源の極性及び各ＭＯＳトランジスタのＮ型，Ｐ型
を逆転することによっても、同様の効果を得られる。す
なわち、図４〜図８において、上側を電位ＶＳＳとし、
下側を電位ＶＤＤとする。さらに、各ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタとし、ＮＭＯＳトランジス
タをＰＭＯＳトランジスタとする。

【００７１】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。

【００７２】

【発明の効果】以上、詳述したように本発明によれば、
温度変動に対して出力電流の変動が小さい定電流回路及
び定電圧回路を含む半導体集積回路を提供できる。

【図面の簡単な説明】

【図１】ＭＯＳトランジスタのチャネル長と閾値電圧と
の関係を示す図。

【図２】温度とＭＯＳトランジスタの閾値電圧との関係
を示す図。

【図３】温度とチャンネル長の異なるＭＯＳトランジス
タの閾値電圧の差との関係を示す図。

【図４】本発明の第１の実施形態に係る半導体集積回路
を示す回路図。

【図５】本発明の第２の実施形態に係る半導体集積回路
を示す回路図。

【図６】本発明の第３の実施形態に係る半導体集積回路
を示す回路図。

【図７】本発明の第３の実施形態に係る半導体集積回路
の他の実施形態を示す回路図。

【図８】本発明の第４の実施形態に係る半導体集積回路
を示す回路図。

【図９】従来の半導体集積回路を示す回路図。

【符号の説明】

１…定電流回路、 ２…カレントミラー回路、 ＶＤＤ，ＶＳＳ…電位供給端、 Ｍ１，Ｍ２…ＰＭＯＳトランジスタ、 Ｍ３，Ｍ４…ＮＭＯＳトランジスタ、 Ｒ１…抵抗、 Ｉ１，Ｉ２…電流。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/45 Ｈ０１Ｌ 27/08 ３２１Ｌ ５Ｊ５００ 3/50 Ｆターム(参考） 5F038 BB02 BB04 CA08 DF01 DF07 EZ13 EZ20 5F048 AB08 AC03 BB03 BB15 5H420 NA27 NB03 NB12 NC02 NC14 NE23 5J066 AA01 AA12 AA45 AA59 CA02 FA16 HA10 HA17 HA25 KA03 KA05 KA09 MA21 ND01 ND14 ND22 ND23 PD01 TA02 TA04 5J091 AA01 AA12 AA45 AA59 CA02 FA16 HA10 HA17 HA25 KA03 KA05 KA09 MA21 TA02 TA04 5J500 AA01 AA12 AA45 AA59 AC02 AF16 AH10 AH17 AH25 AK03 AK05 AK09 AM21 AT02 AT04 DN01 DN14 DN22 DN23 DP01

Claims (4)

【特許請求の範囲】
1. 【請求項１】定電圧回路を含む半導体集積回路であっ
   て、前記定電圧回路は、実質的にドーピング量が互いに
   同じ第１，第２のＭＩＳトランジスタを具備し、前記第
   １，第２のＭＩＳトランジスタのチャネル長をそれぞれ
   Ｌ１，Ｌ２とし、前記第１，第２のＭＩＳトランジスタ
   の閾値電圧をそれぞれＶｔｈ１，Ｖｔｈ２とした場合、
   Ｌ２＞Ｌ１なる関係を満たし、前記第１，第２のＭＩＳ
   トランジスタのゲート電圧の差をＶｔｈ１−Ｖｔｈ２と
   することを特徴とする半導体集積回路。
2. 【請求項２】前記ゲート電圧の差を基準電圧としたこと
   を特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】定電流回路を含む半導体集積回路であっ
   て、前記定電流回路は、 第１の電流を出力する出力端と、第２の電流が入力され
   る入力端とを有するカレントミラー回路と、 ソースが第１の電位に接続され、且つゲートに前記カレ
   ントミラー回路の前記出力端が接続される第１のＭＩＳ
   トランジスタと、 ソースが前記第１のＭＩＳトランジスタのソースに接続
   され、ゲートが前記第１のＭＩＳトランジスタのドレイ
   ンに接続され、且つドレインから前記カレントミラー回
   路の前記入力端に電流を供給する第２のＭＩＳトランジ
   スタと、 前記第１のＭＩＳトランジスタのゲートとドレインとを
   接続する抵抗素子と、 を具備し、 前記第１，第２の電流の電流値をそれぞれＩ１，Ｉ２と
   し、前記第１，第２のＭＩＳトランジスタのチャネル幅
   をそれぞれＷ１，Ｗ２とし、前記第１，第２のＭＩＳト
   ランジスタのチャネル長をそれぞれＬ１，Ｌ２とし、前
   記第１，第２のＭＩＳトランジスタの閾値電圧をそれぞ
   れＶｔｈ１，Ｖｔｈ２とし、前記抵抗素子の抵抗値をＲ
   とした場合、 Ｌ２＞Ｌ１、 ｜Ｖｔｈ１｜−｜Ｖｔｈ２｜＞０、 Ｉ１／（Ｗ１／Ｌ１）＝Ｉ２／（Ｗ２／Ｌ２）、 なる関係を実質的に満たし、 前記第１の電流は実質的に、 Ｉ１＝（｜Ｖｔｈ１｜−｜Ｖｔｈ２｜）／Ｒ により表される電流値となることを特徴とする半導体集
   積回路。
4. 【請求項４】ドレインが前記カレントミラー回路の前記
   入力端に接続され、ソースが前記第２のＭＩＳトランジ
   スタのドレインに接続され、ゲートが前記第２の電位に
   接続される第３のＭＩＳトランジスタをさらに具備し、
   前記第２の電位は前記第１の電位に対して実質的に一定
   の電位差を持っていることを特徴とする請求項３に記載
   の半導体集積回路。