JPH03102412A - Ｍｏｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この出願は集積回路に関し、特にＭＯＳ電流レギュレー
タおよび基準電圧ゼネレータ回路に関する。

発明の背景 この発明はさまざまなＭＯＳ回路における電流を制御す
るための集積回路レギュレー夕である。

１−つの型の回路はそれのソース電極がネットワークを
介して１つの電圧電源（接地）に結合され、それのドレ
イン電極が規定されないネットワークに接続される、カ
スコードトランジスタを有する。

もう１つの型の回路はそれのソース電極が接地に接続さ
れ、それのドレインが規定されないネッＩ・ワークに接
続されるトランジスタを単に有する。

この発明の電流レギュレー夕から利益を得ることができ
る第３の型の回路はソース電極が第２の電圧電源（Ｖｃ
ｃ）に接続され、それのドレイン電極が規定されないネ
ットワークに接続されるトランジスタを有する。

一般的なカスコードトランジスタ電流源ＭＯＳ回路で典
型的に、電源電圧Ｖｃｃの２乗にほとんど比例する電流
がある。電力消費はしたがって■ＣＣの３乗にほぼ比例
する。このよ・うに電力消費は重要な問題であり得る。

この一般的な回路のもう１つの問題は、回路を通る電流
は典型的に処理変動で変化ずるというこ９ とである。たとえば処理が「良好」であれば、集積回路
の特定のロットはより多い電流駆動を持つトランジスタ
を有する。もし処理が良好でないならば、それなら処理
されたトランジスタの電流駆動はそれほど大きくない。

一般的によりよい処理で、集積回路におけるＭＯＳ｝ラ
ンジスタのしきい値電圧、Ｖｏは下がり、個々のトラン
ジスタのβ−１″μ。Ｃｏｘ（Ｗ／Ｌ）は増加する。ト
ランジスタ素子パラメータにおけるこれらの処理変動は
、一般的な回路およびこの回路を含む集積回路において
、処理のきまぐれによりでたらめに変化する動作電流を
結果として生じる。

この発明は一般的なカスコードｌ・ランジスタ電流源回
路のこれらの問題を解決し、または実質上軽減する。１
つの特定の実施例において、回路を流れる電流はＶｃｃ
２ではな（Ｖｃｃに比例し、実質上処理変動と無関係で
ある。

この発明はまた他の２つの型の一般的な回路のための電
流調整を与える。最後にこの発明はＭ○Ｓトランジスタ
のしきい値電圧■１に等しい基準１０ 電圧を準備することにより基準電圧ゼネレータとして機
能することができる。

発明の概要 この発明はＶｃｃの第１の電圧電源と接地の第２の電圧
電源との間に接続されたＭＯＳ集積回路を備える。その
回路は一方の端部で接地に、他方の端部で第１のＭＯＳ
｝ランジスタのソース電極に接続された電流バイアスネ
ットワークを有する。

電流バイアスネットワークによる電流は第１のトランジ
スタのドレイン電極に現れる。電流ミラー配置によりこ
の電流はダイオード構成にある第２のトランジスタを介
して複製される。第２のトランジスタのゲート電極は第
１のそれに接続され、第２のトランジスタのソース電極
は、またダイオード構成にある第３のトランジスタのド
レイン電極に接続される。第３のトランジスタのソース
電極は接地に接続される。

第１．の、第２の、および第３のトランジスタの素子パ
ラメータを、β１がβ２の４分の王でありβ２がβ３に
等しいように設計することにより、１１ 第１−のトランジスタのソース電極の電圧は実質−Ｌト
ランジスタのしきい値電圧■エてある。

もし電流バイアスネットワークが線形モードの第４のト
ランジスタを含むならば、出力端子は第１のトランジス
タのゲート電極に接続され得る。

その回路がネットワークを介して接地に接続されるＭＯ
Ｓトランジスタを有する集積回路における並列回路にこ
の出力端子を接続することにより、各並列回路を介する
電流は調整されるようになる。

カスコードトランジスタとして動作するＭＯＳトランジ
スタに出力端子を接続することにより、並列回路を介す
る電流は実質上処理変動とは無関係になる。さらに、そ
のようなカスコードトランジスタ回路で典型的なように
、電流はＶＣｃ２よりもむしろＶｃｃに比例するように
なる。このように電流消費は可変の電圧電源でよりやっ
かいではなくなる。

さらに、この発明の回路の他のノードに出力端子を接続
することにより、電流調整はまた他の型の一般的な回路
について与えられ得る。

１２ 発明の特定の実施例 この発明は集積回路技術の利益の多くを利用する。集積
回路において、２つまたはそれ以」二の素子の動作特性
の特定の関係の正確な整合は可能である。たとえばこの
発明においてＮＭＯＳ｝ランジスタのしきい値電圧ＶＴ
は等しくあるように設計される。このことはまた、もし
他の態様で述べられない限り、たとえばチャネル幅対チ
ャネル長さ比のような、素子パラメータについて真であ
る。

第１図はこの発明の一般化された概念を図示する。回路
は接地およびＮＭＯＳトランジスタ１２のソース電極に
接続される電流バイアスネットワーク２０を有する。ト
ランジスタ１２のドレイン電極は２つのＰＭＯＳトラン
ジスタ１工、１．４の電流ミラー配置に接続される。ト
ランジスタ１１のドレイン電極はそれのゲート電極に接
続され、それはまたトランジスタ１４のゲート電極に接
続される。トランジスタエ１のソース電極は、ＭＯＳお
よびＣＭＯＳ回路について典型的に＋５ボルトであるＶ
ｃｃの正の電源電圧に接続される。同上３ 様にＰＭＯＳ｝ランジスタ１４のソース電極は■ｃｃ電
源電圧に接続される。

このようにトランジスタエ１のドレイン電極から引かれ
るどんな電流■１もトランジスタ１−４のドレイン電極
により供給される。■，は■２に等しい。

ＰＭＯＳｈランジスタ丁４のドレイン電極はＮＭＯＳト
ランジスタ１５のドレイン電極に接続される。トランジ
スタ１５のソース電極はＮＭＯ　Ｓトランジスタ１６の
ドレイン領域に接続され、それのソース電極は接地の第
２の電圧電源に接続される。ＮＭＯＳトランジスタ］−
５、１６の両方はダイオードとして接続され、すなわち
各トランジスタのゲート電極はそのトランジスタのドレ
イン領域に接続される。最後に、トランジスタエ５のゲ
ート電極はトランジスタ１２のゲート電極に接続される
。

ＰＭＯＳ｝ランジスタ１上からの電流はＰＭＯＳトラン
ジスタ工４からの電流に等しいので、トランジスタ王２
を通るドレイン電流はトランジス１４ タ工５を通るドレイン電流に等しい。両方のトランジス
タは飽和したモードにあるので、β１２　　（Ｖｃｓ＋
２　ＶＴ）２＝β１５（ＶＧ！３１５　　ＶＴ）２ ここに　β｛　一”’　μＱ　Ｃｏ　Ｘ　　（Ｗ＋　／
Ｌ＋　）モして　■。８１−トランジスタ１のためのソ
ース／ドレイン電圧　である。

いくらかの操作で、 （β１５／β１２）”’ＶＧ！ｉｌ５　　ｖａｓｔ２−
ＶＴ［（β１５／β１２）”’　　１］トランジスタｌ
５の寸法をトランジスタ１２のそれらで設定することに
より、 β１５−４β１２ それなら　２ＶＧＳＩ５　　ＶＧＳ丁２−Ｖ７　　であ
る。

第１のオーダまで■。ｓｒｓがおおよそ■６８１５に等
しい、すなわち集積回路のサブストレートの電圧が２つ
のトランジスタ１５、１６のソースゲート電圧に実質上
影響しないと仮定すると、したがって　Ｖｃｓ＋　６＋
Ｖａｓｔ　５　ＶＧＳＩ１５ ２　−■Ｔ Ｖ２０二■１である。

このように電流バイアスネットワーク２０にかかる電圧
は実質上■エであり、それは集積回路を製造するのに使
用される特定のステップにより決められる。トランジス
タ１，２のソース電極に接続される出力端子はこのよう
に回路の中のＮＭＯＳ｝ランジスタのしきい値電圧に設
定される。さらにネットワーク２０によりバイアスされ
る電流■１の量は■７のソース電極電圧を固定するのに
考慮に入れられなかったということは注目されるべきで
ある。

記述された回路の開始で、１つの可能な、しかし不安定
な状態はトランジスタのどれもがオンでない非伝導状態
である。この可能性を避けるために、それのソース電極
が接地に接続され、それのドレイン電極がトランジスタ
Ｊ−土のドレイン電極に接続されるトランジスタ↑７は
、第３図に図示されるように回路に付加され得る。トラ
ンジスタ１７のゲート電極は接地より上の小さい基準電
圧１６ Ｖｃｓにあり、それで小さい電流は常にトランジスタ↑
１を通って続き、開始でそれをオンにする。

このことは非伝導状態を避ける。

この発明はまた電流レギュレー夕である。第４図に図示
されるように、この発明の回路における種々のノードは
異なった一般回路のための電流を制御するための基準電
圧を発生するのに使用され得る。もしノード２士が基準
電圧■、。Ｆ１に使用されるのであれば、それならカス
コードトランジスタがネットワークを介して接地に接続
される一般回路は電流調整に適当である。カスコードト
ランジスタのゲート電極はノード２１に接続され、トラ
ンジスタのドレイン電極は規定されないネットワークに
接続されてもよい。

もしノード２２が使用されるのであれば、それならそれ
のソース電極が接地に接続され、それのゲート電極がノ
ード２２に接続され、それのドレイン電極が規定されな
いネットワークに接続されるトランジスタを有する一般
回路は電流調整されてもよい。

１７ ノード２３で、それのソース電極がＶｃｃに接続され、
それのゲート電極がノード２３に接続され、それのドレ
イン電極が規定されないネットワークに接続されるトラ
ンジスタを持つ一般回路が適当である。

すべての３つの一般回路において、電流は■１により制
御され、電流は電流バイアスネッｌ・ワーク２０により
設定される。このようにネットワーク２０は、たとえば
抵抗器Ｒのような簡単な装置であり得、■Ｔ／Ｒで独立
した電流を設定する。

より面白いのは、ネットワーク２０が線形モードで動作
するトランジスタのように機能する場合である。第２図
に図示されるように、ネットワーク２０は線形モードで
動作するように接続されるトランジスタ１３により表さ
れる。このようにそれのゲート電極は比較的高い電圧、
この場合ＶｃＣに接続される。

■，はトランジスタ１３を通る電流に等しく、それは線
形モードであるので、 ■，一βＩ　７　　［２　（Ｖｃ　ｓ　Ｉ　７　　ＶＴ
）　ＶＴ土８ Ｖ　丁　２　　コ　ー　２　βＩ　　７　　Ｖａ　　ｓ
　　ｌ　　７　　ＶＴ　　　　３　　β１７ＶＴ２ したがって、 ■１αβ１７ＶＴＶＧＳＩ７ このようにトランジスタ１２を通って流れる電流はＶｃ
ｃであるトランジスタ１７のソースゲート電圧に比例す
る。前に言及されたように、大抵の直流回路において電
流はＶｃｃ２にほぼ比例する。

また、処理変動は極端になるので、主要な処理項β１７
およびＶＴはお互いに変化を取り消す傾向がある。この
発明はずっと少ない電力を消費する。

したがってもしＶＲＥＦ，のノード２工が第４図に図示
されるように、それのソース電極が電流電源を介して接
地に結合されるカスコードトランジスタのゲート電極に
接続されるならば、この発明はカスコードトランジスタ
を通る電流を調整することができ、電力を低減し半導体
処理のきまぐれを避ける。

ネットワーク２０がカスコードトランジスタのソース電
極に接続されるネットワークを真似る場１９ 合に、この型の接続はとりわけ有用である。このように
カスコードトランジスタを通る電流はカスコードトラン
ジスタのドレイン電極に接続されるネットワークに適当
な電流の所望のレンジをトラックする。それでも電力消
費は抑えられ、処理変動の影饗は低減される。

有用であるかもしれないこの発明の出願のような１−つ
の例は、「高速度差動電流センス増幅器」と題された、
その譲受人によりこの発明と同じ日に出願された、米国
特許出願で見出される。その出願で示される発明者はウ
ィリアム・シー・プランツ（Ｗｉｌｌｉａｍ　Ｃ．　　
Ｐｌａｎｔｓ：）およびスコット・フリッツ（Ｓｃｏｆ
ｆ　Ｆ＋ｉｔ２）である。その特許出願は弓用によりこ
こに援用される。もしその特許出願において記述される
ビットラインに選択的に結合されるスタティックＲＡＭ
セル電流源の１つを含むビットラインネットワークを２
重にするようにネットワーク２０が設計されるのであれ
ば、それなら上記の利点は援用された引用で記述される
回路において達せられ得る。

２０ 上記の説明はこの発明の好ましい実施例の十分な完全な
開示を提供するが、この発明の真の範囲および精神から
逸脱することなく、種々の修正、代替の構成および均等
物が使用されてもよい。たとえば、この発明の回路はＣ
ＭＯＳよりもむしろ標準ＢＩＣＭＯＳ技術で設計されて
もよい。したがってこの発明は前掲の特許請求の範囲の
限界によってのみ制限されるべきである。

【図面の簡単な説明】

第１図はこの発明の１７つの実施例の回路図である。 第２図は電流バイアスネットワークが線形モードでのト
ランジスタであるこの発明のもう１つの実施例の回路図
である。 第３図は開始問題を避けるこの発明の１。っの実施例の
回路図である。 第５図は電流調整に利用可能な種々のノードを図解する
この発明のコっの実施例の回路図である。 図において１１はＰＭＯＳ｝ランジスタであり、］．２
はＮＭＯＳ｝ランジスタであり、２ｏは電流２工 バイアスネットワークである。

Claims (18)

【特許請求の範囲】
1. （１）第１の電圧電源と第２の電圧電源との間に接続さ
   れ基準電圧を発生するためのＭＯＳ集積回路であって、 第１のおよび第２の電極を有する電流バイアス装置を含
   み、前記第１の電極は前記第２の電圧電源に接続され、
   前記装置は前記第２の電極を通る第１の電流を有し、さ
   らに 第１のおよび第２のソース／ドレイン電極およびゲート
   電極を有する第１のトランジスタを含み、前記第１のソ
   ース／ドレイン電極は前記電流バイアス装置の前記第２
   の電極に接続され、さらに第１のおよび第２の電極を有
   する前記第１の電圧電源に接続される電流ミラーを含み
   、前記第１の電極は前記第１のトランジスタの前記第２
   の電極に接続され、前記第２の端子は前記第１の電極を
   通る電流をそれを介してミラーする第２の電流を有し、
   さらに ダイオード構成の第２のトランジスタを含み、前記第２
   のトランジスタは第１のおよび第２のソース／ドレイン
   電極およびゲート電極を有し、前記第２のソース／ドレ
   イン電極は前記電流ミラーの前記第２の電極に接続され
   、前記ゲート電極は前記第１のトランジスタの前記ゲー
   ト電極に接続され、さらに ダイオード構成の第３のトランジスタを含み、前記第３
   のトランジスタは第１のおよび第２のソース／ドレイン
   電極を有し、前記第２のソース／ドレイン電極は前記第
   ２のトランジスタの第１のソース／ドレイン電極に接続
   され、第１のソース／ドレイン電極は前記第２の電圧電
   源に接続され、それによって前記第１のトランジスタの
   前記第１のソース／ドレイン電極の電圧は実質上前記第
   １のトランジスタのしきい値電圧に固定されるＭＯＳ集
   積回路。
2. （２）装置パラメータはβ＿１がβ＿２に等しいような
   ものであり ここにｉ番目のトランジスタについてβ＿ｉ＝＾１＾／
   ＾２μ０Ｃ＿ｏ＿ｘ（Ｗ／Ｌ）である、請求項１に記載
   の集積回路。
3. （３）前記第２のトランジスタのチャネル幅対チャネル
   長さ比が前記第１のトランジスタのチャネル幅対チャネ
   ル長さ比のおおよそ４倍である、請求項２に記載の集積
   回路。
4. （４）前記電流ミラーが、 第１のおよび第２のソース／ドレイン電極およびゲート
   電極を有するダイオード接続された構成の第４のトラン
   ジスタを含み、前記第１のソース／ドレイン電極は前記
   第１の電圧電源に接続されかつ前記第２のソース／ドレ
   イン電極が前記第１の電流ミラー電極を含み、さらに 第１のおよび第２のソース／ドレイン電極およびゲート
   電極を有する第５のトランジスタを含み、前記第１のソ
   ース／ドレイン電極は前記第１の電圧電源に接続され、
   前記ゲート電極は前記第４のトランジスタゲート電極に
   接続され、前記第２のソース／ドレイン電極は前記第２
   の電流ミラー電極を含む、請求項１に記載の集積回路。
5. （５）前記第１の、第２の、および第３のトランジスタ
   がある極性型であり、前記第５のおよび第６のトランジ
   スタが別の極性型である、請求項４に記載の集積回路。
6. （６）１つの極性型のトランジスタがＮＭＯＳトランジ
   スタでありかつ別の極性型のトランジスタがＰＭＯＳト
   ランジスタである、請求項５に記載の集積回路。
7. （７）前記電流バイアス装置が抵抗器を含む、請求項１
   に記載の集積回路。
8. （８）前記電流バイアス装置が線形モードで動作する第
   ６のトランジスタを含み、それによって前記第１のトラ
   ンジスタを通る電流が処理変動と実質上無関係である、
   請求項１に記載の集積回路。
9. （９）前記第１のトランジスタの前記ゲート電極に接続
   される出力端子をさらに含み、電気的回路への接続のた
   めの前記出力端子は、 第１のおよび第２のソース／ドレイン電極およびゲート
   電極を有する第７のトランジスタと、第１のおよび第２
   の電極を有する電流源とを含み、前記第１の電極は前記
   第２の電圧電源に接続されかつ前記第２の電極は前記第
   ７のトランジスタの前記第１のソース／ドレイン電極に
   接続され、それによって前記電気的回路を通る電流は実
   質上処理変動に無関係である、請求項８に記載の集積回
   路。
10. （１０）電流源をさらに含み、前記電流源は前記第１の
    トランジスタの前記第２のソース／ドレイン電極と前記
    第２の電圧電源との間に接続され、それによって前記集
    積回路における非伝導状態が避けられる、請求項２に記
    載の集積回路。
11. （１１）第１の電源電圧と第２の電源電圧との間の基準
    電圧を発生するためのＭＯＳ集積回路であって、 前記第１の電源電圧と前記第２の電源電圧との間に直列
    に接続された第１の、第２のおよび第３のトランジスタ
    を含み、前記第１のトランジスタは前記第１のトランジ
    スタの第１のソース／ドレイン電極が前記第１の電源電
    圧に結合されかつゲート電極が第２のソース／ドレイン
    電極に接続され、前記第３のトランジスタは第１のソー
    ス／ドレイン電極が前記第２の電源電圧に結合されかつ
    ゲート電極が前記所定のものに結合され前記第３のトラ
    ンジスタは線形領域で動作し、さらに前記第１の電源電
    圧と前記第２の電源電圧との間に直列に接続された第４
    の、第５の、および第６のトランジスタを含み、前記第
    ４のトランジスタは第１のソース／ドレイン電極が前記
    第１の電源電圧に結合されかつゲート電極が前記第１の
    トランジスタゲート電極に接続され、前記第６のトラン
    ジスタは第１のソース／ドレイン電極が前記第２の電源
    電圧に結合されかつゲート電極が第２のソース／ドレイ
    ン電極に接続され、前記第５のトランジスタはゲート電
    極が前記第２のトランジスタゲート電極に、および前記
    第４のトランジスタの前記第２のソース／ドレイン電極
    に接続され、さらに 前記第５のトランジスタゲート電極に接続される出力端
    子を含み、 それによって前記出力端子電圧は処理変動に比較的無関
    係にとどまるＭＯＳ集積回路。
12. （１２）前記所定の電圧が実質上前記第１の電源電圧で
    ある、請求項１１に記載のＭＯＳ集積回路。
13. （１３）前記第１の、および第４のトランジスタが第１
    の極性型でありかつ前記第２の、第３の、第５の、およ
    び第６のトランジスタが第２の極性型である、請求項１
    ２に記載のＭＯＳ集積回路。
14. （１４）前記第１の極性型がＰＭＯＳでありかつ前記第
    ２の極性型がＮＭＯＳである、請求項１３に記載のＭＯ
    Ｓ集積回路。
15. （１５）前記第１の、および第４のトランジスタの素子
    パラメータは前記第１のトランジスタを通る電流が前記
    第４のトランジスタを通る電流に実質上等しいようにあ
    らかじめ定められる、請求項１４に記載のＭＯＳ集積回
    路。
16. （１６）前記第２の、および第５のトランジスタの素子
    パラメータがおおよそ等しく、それで両方のトランジス
    タのＶ＿Ｔ、しきい値電圧が実質上等しい、請求項１５
    に記載のＭＯＳ集積回路。
17. （１７）前記第５のトランジスタのチャネル幅射チャネ
    ル長さ比が前記第２のトランジスタのチャネル幅対チャ
    ネル長さ比のおおよそ４倍である、請求項１６に記載の
    ＭＯＳ集積回路。
18. （１８）前記第５の、および第６のトランジスタの素子
    パラメータは前記第５の、および第６のトランジスタの
    Ｖ＿Ｇ＿Ｓ、ゲートソース電圧が実質上等しいようにあ
    り、それによって前記第３のトランジスタのＶ＿Ｄ＿Ｓ
    、ソースドレイン電圧が実質上Ｖ＿Ｔである、請求項１
    ７に記載のＭＯＳ集積回路。