JP2500985B2 - 基準電圧発生回路 - Google Patents

基準電圧発生回路

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JP2500985B2
JP2500985B2 JP4328657A JP32865792A JP2500985B2 JP 2500985 B2 JP2500985 B2 JP 2500985B2 JP 4328657 A JP4328657 A JP 4328657A JP 32865792 A JP32865792 A JP 32865792A JP 2500985 B2 JP2500985 B2 JP 2500985B2
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    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特に電源電圧の変動の影響を受けないようにした安
定電圧発生装置に関する。
【０００２】
【従来の技術】集積回路技術が発展している間に、チツ
プ上に電源電圧を供給するために種々の方法が用いられ
ていた。初期においては電源ラインが単純に直接種々の
回路要素に結合されていた。このようにすると電源の不
安定性に起因する問題が生じた。従つて種々の緩衝方法
（例えばデカツプリングコンデンサを用いる方法）が外
部電源を電源入力端から分離するために用いられてい
た。
【０００３】さらに最近になると、これらの外部との適
応性とは別に、チツプ上に電源電圧を発生することがで
きるようにすることが必要となつた。その一例はダイナ
ミツクランダムアクセスメモリ（ＤＲＡＭ）にある。こ
の場合、ＤＲＡＭセルが読出サイクルの終了時に完全に
「１」電位に復帰できるようにするためにブースト電圧
を発生することが必要である。かかるブースト電圧はマ
イクロプロセツサから供給できる高い電圧以上になる。
安定なブースト電圧を供給するためにこの種の装置は外
部電源電圧の変動の影響を受けない安定化入力電源を特
に必要とする。
【０００４】米国特許第 4,451,744号は２つの縦続接続
されたダイオード接続ＦＥＴを用いた電圧源を開示して
いる。第１のＦＥＴはＶＤＤに接続されたソースを有
し、そのドレインが出力端に接続されている。第２のＦ
ＥＴは出力端に結合されたソースを有すると共に、その
ドレインが接地に接続されている。第１のＦＥＴのゲー
トは接地に接続され、かつ第２のＦＥＴのゲートは第１
のＦＥＴのソースに接続されている。第１のＦＥＴはデ
プレツシヨン型ＦＥＴでなり、かつ第２のＦＥＴはエン
ハンスメント型ＦＥＴでなる。エンハンスメント型デバ
イス及びデプレツシヨン型デバイス間にはスレシヨルド
電圧の差があることによつて発生するダイオード電圧降
下の差が安定出力電圧を発生する。米国特許第 4,814,6
86号は基準電圧発生回路を開示しており、この回路にお
いて縦続ダイオード回路が他のダイオード回路に対して
入力電圧を供給し、２つの回路網が異なる入力電流を受
けることにより安定電源を提供する。
【０００５】ダイオードの差を利用して電源変動にさら
に影響を受けないような出力を供給するようにした基準
電圧発生回路の他の例は米国特許第 4,064,448号、米国
特許第 4,317,045号、米国特許第 4,670,706号、米国特
許第 4,839,535号及びＩＢＭテクニカルデイスクロージ
ヤバルテイン、Vol.32、No.9B 、1990年２月、４〜５頁
に開示されているデユアルポリシリコンＭＯＳトランジ
スタに基づくシリコンバンドギヤツプ基準電圧発生回路
を含む。
【０００６】
【発明が解決しようとする課題】上述の文献に開示され
た回路は比較的安定な電源を提供できるが、これらの電
源は全体として高いコストの装置になりかつ多重電流通
路をもつことになる結果、高い電源発熱量及びＶＤＤの
実効許容誤差が低くなる。従つて電流通路を最少にしか
つ電源実効許容誤差を改善すると共に、外部電源の変動
に応動しないような比較的簡易な構成の基準電圧発生回
路が必要になつてきた。
【０００７】本発明は以上の点を考慮してなされたもの
で、デバイス数が少なく、電流通路が最少でありかつ外
部電源の変動に対する安定性を有する電圧発生源を提供
しようとするものである。
【０００８】また本発明の他の目的は、低い電源電圧よ
り２Ｖ高い安定出力電圧レベル、または高い電源電圧よ
り２Ｖ低い電圧を発生するような回路を提供するもの
で、出力レベルが回路に対して比較的単純な変形をする
ことによつて出力レベルを変更することができる。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、出力ノードに安定出力電圧ＶＯＵ
Ｔを発生するようになされた基準電圧発生回路におい
て、電源電圧に結合された第１の制御電極と、出力ノー
ドに結合された第２の制御電極と、第１及び第２の制御
電極の１つに結合されたゲート電極と、第１のスレシヨ
ルド電圧とを有する第１のＦＥＴ（ＴＰＨ２）と、バイ
アス電圧を発生するバイアス手段ＴＰＨ１、ＴＰ１と、
バイアス手段ＴＰＨ１、ＴＰ１に応答して第１のＦＥＴ
（ＴＰＨ２）の制御電極の１つにオーバードライブ電圧
を供給すると共に第１のスレシヨルド電圧より低い第２
のスレシヨルド電圧を有し、オーバードライブ電圧はバ
イアス電圧及び第２のスレシヨルド電圧間の差と等価で
あり、第１のＦＥＴ（ＴＰＨ２）と共に電源電圧から第
１のスレシヨルド電圧とオーバードライブ電圧との和と
等価な電圧だけオフセツトされた電圧に出力ノードを駆
動する第１の手段ＴＰ２とを設けるようにする。
【００１０】
【作用】本発明の上述の目的及び他の目的は、オーバー
ドライブ電流を発生するＦＥＴ（ＴＰ２）に結合された
ダイオード結合スレシヨルドＦＥＴ（ＴＰＨ２）を適用
した回路によつて実現されるもので、この回路は高いス
レシヨルドとオーバードライブ電流の電圧との和に等し
い量だけ電源電圧からオフセツトされるような電圧を出
力する。本発明の第１の実施例においては、電流は低い
電源電圧よりも２Ｖ高い電圧レベルを出力するように構
成され、この回路は高い電源電圧より２Ｖ低い電圧レベ
ルを出力するように構成されている。いずれの場合にお
いてもオーバードライブを生じるＦＥＴに対するゲート
バイアスを制御し、かつ複数の高スレシヨルド電圧Ｖｔ
をもつＦＥＴを選択することによつて相互コンダクタン
スの整合をとることにより電圧レベルが調整される。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１２】図１は本発明による基準電圧発生回路の第
１の実施例を示す。図示された回路において、符号
「Ｐ」を含む符号が付されたすべてのトランジスタはＰ
型ＦＥＴ（すなわちＰＦＥＴ）であり、かつ符号「Ｎ」
を含む符号が付されたすべてのトランジスタはＮ型ＦＥ
Ｔ（すなわちＮＦＥＴ）である。また符号「Ｈ」を含む
符号を有するトランジスタは、回路内の他のＰ型ＦＥＴ
よりも高いスレシヨルド電圧を有するＰ型ＦＥＴ（これ
を高スレシヨルド電圧Ｖｔ型ＰＦＥＴと呼ぶ）である。
スレシヨルド電圧のこのような相違は幾多の方法の何れ
によっても得ることができるが、本発明においては、各
Ｐ型ＦＥＴのゲート電極として異なる仕事関数をもつ材
料（例えばｎ注入及びｐ注入型ポリシリコン）を用いる
ことが望ましい。またスレシヨルドのこの差は、高スレ
シヨルド電圧Ｖｔ型ＰＦＥＴのチヤネル領域内に追加の
ｎ型表面注入を導入することによつて生じさせることが
できる。いずれの場合においても高Ｖｔ型ＰＦＥＴは分
離Ｎ型ウエル領域内に形成される。或る場合には、ウエ
ル領域のバイアスは、ドレイン電極の１つからデバイス
のチヤネル領域に延長するデバイス基準ラインによつ
て、表わされる。実際上図１〜図３に示すすべてのＰＦ
ＥＴは各ソース電極の電位にバイアスされたウエル内に
配設されている。
【００１３】回路の第１脚はデバイスＴＰＨ１、ＴＰ１
及びＴＮ１によつて構成されている。デバイスＴＮ１は
電源ＶＤＤ（＝ 3.3Ｖ）に接続されたゲートを有し、第
１の脚回路部に対する電流源として動作する。デバイス
ＴＰＨ１及びＴＰ１のゲートはデバイスＴＰ１のドレイ
ン及びデバイスＴＮ１のドレインの間に接続され、デバ
イスＴＰ１のソースはＴＰＨ１のドレインに接続されて
いる。デバイスＴＰＨ１のソースは電源ＶＤＤに接続さ
れている。ＴＰＨ１及びＴＰ１はほぼ同じほぼ相互コン
ダクタンス（すなわち例えばドーピング、領域、電荷移
動度などのチヤネル特性と、例えばゲート酸化層の厚み
などのゲート特性との積でなる電流キヤリ特性）を有す
る。かくしてデバイスＴＰＨ１及びＴＰ１はデバイスＴ
Ｎ１からデバイスＴＰＨ１及びＴＰ１を通つて流れるの
と同じ電流（ほぼ５〔mA〕）を有する。
【００１４】デバイスＴＰＨ１及びＴＰ１はデバイスＴ
Ｎ１によつて誘導された電流によつて飽和領域で動作す
る。デバイスＴＮ１によつて５〔mA〕の電流が誘導され
たとき、デバイスＴＰＨ１及びＴＰ１はそれぞれ各スレ
シヨルド電圧と等価なダイオード電圧降下を両端に生ず
る。デバイスＴＰＨ１のスレシヨルド電圧はほぼ 1.6Ｖ
であり、かつデバイスＴＰ１のスレシヨルド電圧はほぼ
0.6Ｖである。かくしてデバイスＴＰＨ１のソース及び
そのゲート（すなわちゲートはデバイスＴＰＨ１のドレ
インに互いに接続されているので、デバイスＴＰ１のド
レイン）との間の電圧降下が、デバイスＴＰＨ１のスレ
シヨルド電圧Ｖｔ、すなわち 1.6Ｖになり、かつデバイ
スＴＰ１のソース及びドレイン間の電圧降下は 0.6Ｖ、
すなわちデバイスＴＰ１のスレシヨルド電圧Ｖｔにな
る。このような場合デバイスＴＰ１のソース電圧はＶＤ
Ｄ＋（− 1.6）＋ 0.6、すなわちＶＤＤ−１Ｖになる。
デバイスＴＰ１のソース電圧は本発明による回路の第２
の脚回路部のデバイスＴＰ２のゲート電極をバイアスす
る。
【００１５】ここで注意して欲しいのは、上述の場合電
源電圧ＶＤＤがほぼ一定の安定状態にあることである。
例えば電源ＶＤＤがわずかに増大すれば、デバイスＴＮ
１によつて供給される電流は増大し、デバイスＴＰＨ１
及びＴＰ１のオーバードライブはこれに応じて増大す
る。しかしながらデバイスＴＰＨ１及びＴＰ１のオーバ
ードライブは互いに補償し合い、その結果デバイスＴＰ
１のソースに電源電圧ＶＤＤの変動の影響を受けないよ
うな一定の電圧ＶＤＤ−１が得られる。
【００１６】本発明の第１実施例の基準電圧発生回路の
第２の脚回路部（すなわち出力側脚回路部）はデバイス
ＴＰ２のゲートの電圧ＶＤＤ−１を接地電位より２Ｖだ
け高いの出力電圧に変換する。出力側脚回路部はデバイ
スＴＰ２を含み、このデバイスＴＰ２は電源電圧ＶＤＤ
に結合されたソースと、出力ノードに結合されたドレイ
ンとを有し、またデバイスＴＰＨ２は接地に結合された
ゲート及びドレインを有すると共に、そのソースが出力
ノードに結合されている。デバイスＴＰ２のゲートは電
圧ＶＤＤより１Ｖ低い電圧であり、厳密に言えば、ソー
ス及びゲートが同じ電圧ではないので、ダイオード接続
されているわけではない。しかしながらデバイスのゲー
トに供給される電圧が一定であるので、トランジスタが
ドレインに電流を流すことにより、飽和領域で動作す
る。この電流は上述の第１の脚回路部と同様にしてデバ
イスＴＰＨ２及びＴＰ２がほぼ同じ相互コンダクタンス
をもつようになされるので、デバイスＴＰＨ２に同じオ
ーバードライブ動作を生じさせる。デバイスＴＰ２のゲ
ートの電圧は１Ｖだけ電源より低くかつデバイスＴＰ２
のスレシヨルド電圧は 0.6Ｖであるので、デバイスＴＰ
Ｈ２に対するオーバードライブ電圧は 1.0− 0.6Ｖ、す
なわち 0.4Ｖの電圧になる。
【００１７】上述したようにデバイスＴＰ２の電圧が
0.6Ｖであると共に、デバイスＴＰＨ２は 1.6Ｖのスレ
シヨルド電圧をもち、かつダイオード構成に接続されて
いるので、ＶＯＵＴの電圧は 1.6Ｖ＋ 0.4Ｖ、すなわち
接地より２Ｖだけ高い電圧になる。ここで注意して欲し
いのは、デバイスＴＰＨ１の両端間の電圧降下はダイオ
ード特性及びオーバードライブ供給であることにより、
出力電圧は電源電圧ＶＤＤの影響を受けないことであ
る。
【００１８】本発明の第２の実施例を図２に示す。図１
のように、接地より２Ｖだけ高い電圧を供給することに
代え、図２の回路は電源電圧ＶＤＤより２Ｖ低い出力電
圧ＶＯＵＴ１を供給する。デバイスＴＰＨ１、ＴＰ１及
びＴＮ１は図１について上述したデバイスと同じであ
り、これによりラインＡの電圧は図１の回路の第１の脚
回路部の出力ＶＤＤより１Ｖ低くなつている。デバイス
ＴＰ３及びＴＰＨ３、並びにデバイスＴＮ２及びＴＮ３
は同じ相互コンダクタンスを有し、デバイスＴＮ２及び
ＴＮ３のゲートが互いに接続されていることにより、当
該デバイスＴＮ２及びＴＮ３はカレントミラー機能を与
える。その結果として図２の回路の第２及び第３の脚回
路部の電流は同じになる。従つてデバイスＴＰＨ３は図
１のデバイスＴＰＨ２が動作した時と同じドライブ電圧
を送出し、これにより 0.4Ｖのオーバードライブ電圧と
1.5Ｖのダイオード降下電圧との和の電圧をデバイスＴ
ＰＨ３の両端に生ずる。しかしながらデバイスＴＰＨ３
は高い電源電圧ＶＤＤに結合されているので、出力ＶＯ
ＵＴ１は電源電圧ＶＤＤより２Ｖ低くなる（すなわち電
源電圧ＶＤＤが 3.3Ｖのとき 1.3Ｖになる）。図１の場
合は接地電位より２Ｖ高くなるが、この場合は電源電圧
より２Ｖ低くなる。
【００１９】図３は図１に示す回路の第２の脚回路部の
変形例を示す。図１において、デバイスＴＰＨ２の両端
に所望の電圧降下を発生させるためには、デバイスＴＰ
Ｈ２及びＴＰ２の相互コンダクタンスができる限り類似
していることが重要である。上述したように、相互コン
ダクタンスはチヤネル領域に影響を与える多くの製造条
件の関数である。従つて単一のデバイスＴＰＨ２を用い
ることに代えて、複数のデバイスＴＰＨ２Ａ、ＴＰＨ２
Ｂ及びＴＰＨ２Ｃを用意する。多くの周知技術の１つを
用いてこれらのデバイスの相互コンダクタンスに互いに
僅かな差異があるようにデバイスを製造するようにし、
本発明においてはこの差異は各デバイスの幅対長さ比を
変更することによつて実現される。デバイスＴＰＨ２
Ａ、ＴＰＨ２Ｂ及びＴＰＨ２Ｃの任意の１つが、第１レ
ベルの金属層から出力ノードすなわち他の電圧へのコン
タクトを形成している間に、他のデバイスをマスキング
することにより、又は各デバイスのソース電極及び出力
電圧ＶＯＵＴ間に設けられたヒユーズを選択的に飛散さ
せることにより、選択される（これにより例えば選択さ
れたデバイスだけが接地、デバイスＴＰ２及び出力電圧
ＶＯＵＴ回路要素のすべてに結合される）。
【００２０】またこの技術は図２に示す本発明の実施例
にも図３に示すデバイスＴＰＨ２Ａ、ＴＰＨ２Ｂ及びＴ
ＰＨ２Ｃと同じ方法で電源電圧ＶＤＤ及び出力電圧ＶＯ
ＵＴ１間にさらに多くのデバイスＴＰＨ３Ａ、ＴＰＨ３
Ｂ及びＴＰＨ３Ｃを単純に付加することによつて適用す
ることができる。
【００２１】かくして本発明によれば、いずれかの電源
電位から２Ｖだけオフセツトした安定化電圧が発生さ
れ、これにより電源電位が変化しても出力が相対的に変
動を受けなくなる。本発明の特徴は比較的単純な変更を
するだけで、安定性及び本発明の所望の特徴を傷つける
ことなく出力電圧レベルの変更をなし得ることである。
例えば一段と大きいダイオード電圧降下を加えることに
よつて第１の脚回路部を変更することにより、電源電圧
ＶＤＤに対するデバイスＴＰ２のゲートに対するバイア
スを変更することにより、デバイスＴＰＨ２に対するオ
ーバードライブ、従つて出力電圧を変更できる。電源電
圧ＶＤＤ及び接地以外の電圧（例えば４Ｖのブーストワ
ードライン電圧）が回路に供給されることにより、出力
電圧は当該電圧から２Ｖオフセツトした電圧（例えばブ
ースト電圧から２Ｖ低い電圧）になる。またデバイスＴ
Ｐ２と同様にしてデバイスＴＰＨ２に対するゲートバイ
アスが接地に対して変更されてデバイスＴＰＨ２によつ
て示されるオーバードライブを変更するようにできる。
デバイスの相互コンダクタンスを必要に応じて変更する
ことにより出力電圧を変更することができる。これらの
ラインに沿つて他の変更をすれば、図示の回路に対して
本発明の精神及び範囲を逸脱することなく他の変更をな
し得る。
【００２２】
【発明の効果】上述のように本発明によれば、入力端子
及び出力端子間に設けたデバイスの相互関数を必要に応
じて変更することにより、電源電圧の変動の影響を受け
ることなく電源電圧に対してオフセツトした電圧を有す
る安定な出力電圧を送出することができるような基準電
圧発生回路を得ることができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例を示す接続図であ
る。
【図２】図２は本発明の第２の実施例を示す接続図であ
る。
【図３】図３は図１に示す本発明の実施例に対する変形
例を示す接続図である。
【符号の説明】
ＴＰ１〜ＴＰ３、ＴＰＨ１〜ＴＰＨ３、ＴＮ１〜ＴＮ
３、ＴＰＨ２Ａ〜ＴＰＨ２Ｃ……デバイス、ＶＤＤ……
電源電圧、ＶＯＵＴ、ＶＯＵＴ１……出力電圧。
フロントページの続き (72)発明者 ラツセル・ジエームス・ホートン アメリカ合衆国、バーモント州05452、 エセツクス・ジヤンクシヨン、オール ド・ステージ・ロード 310番地 (56)参考文献 特開 昭63−211414（ＪＰ，Ａ) 特開 昭61−67118（ＪＰ，Ａ) 特開 昭62−157921（ＪＰ，Ａ) 実開 昭58−5198（ＪＰ，Ｕ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】出力ノードに安定化電圧を発生する基準電
    圧発生回路において、 バイアスノードにバイアス電圧を発生するバイアス手段
    であつて、電流源と、第１電圧電源と、上記第１電圧電
    源及び上記電流源間に直列に結合されかつ相互接続点を
    上記バイアスノードに結合しかつゲート電極を互いに接
    続して上記電流源に結合しかつ上記バイアスノードに対
    して上記第１電圧電源から第１の定電圧だけオフセツト
    した上記バイアス電圧を与える第１及び第２の電界効果
    トランジスタとを有するバイアス手段と、 上記第１の定電圧より小さい第１のスレシヨルド電圧及
    び第１の相互コンダクタンスを有すると共に、第１の電
    圧電源に接続された第１の被制御電極と、上記バイアス
    ノードに結合されたゲート電極と、上記出力ノードに結
    合された第２の被制御電極とを有し、飽和領域で動作す
    る第３の電界効果トランジスタと、 絶対値が上記第１のスレシヨルド電圧を越える第２のス
    レシヨルド電圧及び上記第１の相互コンダクタンスとほ
    ぼ等価な第２の相互コンダクタンスを有すると共に、上
    記出力ノードに結合された第１の被制御電極と、第２の
    電圧電源に結合された第２の被制御電極と、上記被制御
    電極の１つに結合されたゲート電極とを有する第４の電
    界効果トランジスタと を具え、上記第３及び第４の電界効果トランジスタは上
    記バイアスノードによってオーバドライブされることに
    より上記出力ノードを上記第２のスレシヨルド電圧と上
    記オーバードライブ電圧との和の電圧と等価な電圧だけ
    上記第２の電源電圧からオフセツトした電圧に駆動する
    ことを特徴とする基準電圧発生回路。
  2. 【請求項２】出力ノードに安定化電圧を発生する基準電
    圧発生回路において、 バイアスノードにバイアス電圧を発生するバイアス手段
    であつて、電流源と、第１電圧電源と、上記第１電圧電
    源及び上記電流源間に直列に結合されかつ相互接続点を
    上記バイアスノードに結合しかつゲート電極を互いに接
    続して上記電流源に結合しかつ上記バイアスノードに対
    して上記第１電圧電源から第１の定電圧だけオフセツト
    した上記バイアス電圧を与える第１及び第２の電界効果
    トランジスタとを有するバイアス手段と、 上記バイアスノードに結合されたゲート電極と、上記第
    １電圧電源に結合された第１の被制御電極と、第２の被
    制御電極とを有する第３の電界効果トランジスタであっ
    て、第１のスレシヨルド電圧を有し、その第２の被制御
    電極に上記バイアス電圧と上記第１のスレシヨルド電圧
    との差に等しい電圧を生じさせるものと、 上記第１の
    電圧電源に結合された第１の被制御電極と、共に出力ノ
    ードに結合されたゲート電極及び第２の被制御電極とを
    有する第４の電界効果トランジスタであって、上記第１
    のスレシヨルド電圧より大きな第２のスレシヨルド電圧
    を有するものと、 相互に接続されたゲート電極を有する第５及び第６の電
    界効果トランジスタより成る電流ミラー回路であって、
    該第５及び第６の電界効果トランジスタはほぼ同じ相互
    コンダクタンスを有し、上記第５の電界効果トランジス
    タは上記第２の電圧電源と上記第３の電界効果トランジ
    スタの第２の被制御電極との間に接続され、上記第６の
    電界効果トランジスタは上記第２の電圧電源と上記出力
    ノードとの間に接続されて上記第４の電界効果トランジ
    スタに上記第３の電界効果トランジスタを流れる電流と
    ほぼ同じ大きさの電流を生じさせるものと、 を具える基準電圧発生回路。
JP4328657A 1991-12-17 1992-11-14 基準電圧発生回路 Expired - Lifetime JP2500985B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/809,608 US5221864A (en) 1991-12-17 1991-12-17 Stable voltage reference circuit with high Vt devices
US07/809608 1991-12-17

Publications (2)

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JPH05250050A JPH05250050A (ja) 1993-09-28
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