JPS62157921A - 基準電位発生回路 - Google Patents
基準電位発生回路Info
- Publication number
- JPS62157921A JPS62157921A JP61000400A JP40086A JPS62157921A JP S62157921 A JPS62157921 A JP S62157921A JP 61000400 A JP61000400 A JP 61000400A JP 40086 A JP40086 A JP 40086A JP S62157921 A JPS62157921 A JP S62157921A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯ８型集積回路装置等に一体形成される基
準電位発生回路に関する。
準電位発生回路に関する。
近年、ＭＯ８型ダイナミックＲＡＭなどのメモリ装置の
高集積化が著しい。この種のメモリ装置において、アド
レスバッファ等の記憶情報を決定する回路の基準信号と
なる基準電位発生回路は非常に重要なものである。従来
、基準電位発生回路としては、電源電位と接地電位間に
直列に抵抗を接続して抵抗分割により所定電位を発生さ
せるものが一般に用いられていた。この抵抗分割回路に
よる基準電位発生回路は、非線形素子を用いず、発生電
位が抵抗の比のみで決まり、抵抗体のシート抵抗に依存
しない、従ってプロセスパラメータにも依存しないとい
う利点がある。
高集積化が著しい。この種のメモリ装置において、アド
レスバッファ等の記憶情報を決定する回路の基準信号と
なる基準電位発生回路は非常に重要なものである。従来
、基準電位発生回路としては、電源電位と接地電位間に
直列に抵抗を接続して抵抗分割により所定電位を発生さ
せるものが一般に用いられていた。この抵抗分割回路に
よる基準電位発生回路は、非線形素子を用いず、発生電
位が抵抗の比のみで決まり、抵抗体のシート抵抗に依存
しない、従ってプロセスパラメータにも依存しないとい
う利点がある。
しかしながら、ダイナミックＲＡＭの高集積化に伴い、
電源線や接地線はますます細（且つ長くなり、回路ブロ
ックの充放電時に大電流が流れると電源電位変動が生じ
、この結果基準電位発生回路から得られる基準電位も変
動して、アドレスバッファなどの誤動作につながるとい
う問題が大きくなっている。即ち、アドレスバッファな
どでは、電源電位が４Ｖ〜６■の範囲で変動しても誤動
作しないという保証を与えるのが普通であるが、従来の
抵抗分割のみによる基準電位発生回路では、例えば電８
！電位Ｖｃｃが５Ｖの時に基準電位１．６Ｖが得られる
ように設定した場合、Ｖｃｃが４ｖになると基準電位は
１．２８Ｖに、またＶｃｃが６Ｖになると基準電位が１
．９２Ｖになる。ＴＴＬレベルの許容範囲では、情報１
１１ Ｉ＋のレベルは２．４ｖ以上、情報ｒｉ Ｏｕの
レベルは０．８Ｖ以下である。従って上述のような電Ｈ
電位の変動による基準電位の変動があると、基準電位レ
ベルが上昇した時にはアドレスバッファでの論理゛１′
の判定にマージンがなくなり、基準電位レベルが低下し
た時には逆に論理” ｏ ”の判定にマージンがなくな
って、アドレスバッファが誤動作する虞れがある。
電源線や接地線はますます細（且つ長くなり、回路ブロ
ックの充放電時に大電流が流れると電源電位変動が生じ
、この結果基準電位発生回路から得られる基準電位も変
動して、アドレスバッファなどの誤動作につながるとい
う問題が大きくなっている。即ち、アドレスバッファな
どでは、電源電位が４Ｖ〜６■の範囲で変動しても誤動
作しないという保証を与えるのが普通であるが、従来の
抵抗分割のみによる基準電位発生回路では、例えば電８
！電位Ｖｃｃが５Ｖの時に基準電位１．６Ｖが得られる
ように設定した場合、Ｖｃｃが４ｖになると基準電位は
１．２８Ｖに、またＶｃｃが６Ｖになると基準電位が１
．９２Ｖになる。ＴＴＬレベルの許容範囲では、情報１
１１ Ｉ＋のレベルは２．４ｖ以上、情報ｒｉ Ｏｕの
レベルは０．８Ｖ以下である。従って上述のような電Ｈ
電位の変動による基準電位の変動があると、基準電位レ
ベルが上昇した時にはアドレスバッファでの論理゛１′
の判定にマージンがなくなり、基準電位レベルが低下し
た時には逆に論理” ｏ ”の判定にマージンがなくな
って、アドレスバッファが誤動作する虞れがある。
本発明は上記した点に鑑みなされたもので、電源電位の
変動によらず一定の基準電位レベルが得られるようにし
た基準電位発生回路を提供することを目的とする。
変動によらず一定の基準電位レベルが得られるようにし
た基準電位発生回路を提供することを目的とする。
本発明にかかる基準電位発生回路は、電源電位と接地電
位間に設けられて所定電位を得る抵抗分割回路と、この
回路から得られる電位がゲートに入力されて５極管動作
領域で動作して基準電位を出力する。ＭＯＳトランジス
タをドライバとするＭＯＳインバータとから構成したこ
とを特徴とする。
位間に設けられて所定電位を得る抵抗分割回路と、この
回路から得られる電位がゲートに入力されて５極管動作
領域で動作して基準電位を出力する。ＭＯＳトランジス
タをドライバとするＭＯＳインバータとから構成したこ
とを特徴とする。
本発明による基準電位発生回路では、電源電位が上昇す
るとＭＯＳインバータの電流が増大し、電源電位が低下
するとＭＯＳインバータを流れる電流が減少するため、
電源電位の変動にともなう基準電位の変動が抑制される
。特に各部の素子パラメータを最適設計すると、ある電
源電位変動の範囲で基準電位の変動を完全に無くすこと
ができる。従って本発明の基準電位発生回路を例えばダ
イナミックＲＡＭに用いれば、電源電位変動によるアト
レイバッファ等の動作マージン減少を防止して、誤動作
を防止することができる。
るとＭＯＳインバータの電流が増大し、電源電位が低下
するとＭＯＳインバータを流れる電流が減少するため、
電源電位の変動にともなう基準電位の変動が抑制される
。特に各部の素子パラメータを最適設計すると、ある電
源電位変動の範囲で基準電位の変動を完全に無くすこと
ができる。従って本発明の基準電位発生回路を例えばダ
イナミックＲＡＭに用いれば、電源電位変動によるアト
レイバッファ等の動作マージン減少を防止して、誤動作
を防止することができる。
またプロセスパラメータについて見ると、用いるＭＯＳ
トランジスタのしきい値およびコンダクタンスには依存
するが、抵抗率には依存しないため、プロセス制御も容
易である。
トランジスタのしきい値およびコンダクタンスには依存
するが、抵抗率には依存しないため、プロセス制御も容
易である。
以下本発明の詳細な説明する。
第１図は一実施例の基準電位発生回路を示す等何回路で
ある。この基準電位発生回路は、電源電位変動 位Ｖｃｃと接地電位Ｖｓｓ間に直列接続された抵抗Ｒ１
とＲ２による抵抗分割回路と、ｎチャネルＭＯＳトラン
ジスタＱ１１をドライバとし、ｎチャネルＭＯ８トラン
ジスタＱ１２を負荷とするＭＯＳインバータとから構成
されている。ＭＯＳトランジスタＱｓ 工、Ｑ工２は共
にしきい値ＶＴのＥタイプとする。抵抗Ｒ１，Ｒ２は例
えば多結晶シリコン膜により形成されたものである。負
荷ＭＯＳトランジスタＱ１２のゲートはドレインと共に
電源電位Ｖｃｃに接続され、ドライバＭＯＳトランジス
タＱ１ｔのソースは接地電位Ｖｓｓに接続され、抵抗分
割回路のノードＮ１に得られる電位がドライバＭＯ８ト
ランジスタＱ１１のゲートに入力されている。ＭＯＳイ
ンバータの出力ノードＮ２に基準電位ＶＲＥ Ｆが得ら
れる。
ある。この基準電位発生回路は、電源電位変動 位Ｖｃｃと接地電位Ｖｓｓ間に直列接続された抵抗Ｒ１
とＲ２による抵抗分割回路と、ｎチャネルＭＯＳトラン
ジスタＱ１１をドライバとし、ｎチャネルＭＯ８トラン
ジスタＱ１２を負荷とするＭＯＳインバータとから構成
されている。ＭＯＳトランジスタＱｓ 工、Ｑ工２は共
にしきい値ＶＴのＥタイプとする。抵抗Ｒ１，Ｒ２は例
えば多結晶シリコン膜により形成されたものである。負
荷ＭＯＳトランジスタＱ１２のゲートはドレインと共に
電源電位Ｖｃｃに接続され、ドライバＭＯＳトランジス
タＱ１ｔのソースは接地電位Ｖｓｓに接続され、抵抗分
割回路のノードＮ１に得られる電位がドライバＭＯ８ト
ランジスタＱ１１のゲートに入力されている。ＭＯＳイ
ンバータの出力ノードＮ２に基準電位ＶＲＥ Ｆが得ら
れる。
このように構成された基準電位発生回路の動作は次の通
りである。電源電位ＶｃｃをＯ■から次第に上昇させて
いくと、ＶｃｃがＶＴになると先ず負荷ＭＯ８ｔ−ラン
ジスタＱ１２がオンになり、ノードＮ２の電位が上昇し
始める。このときドライムＭＯＳトランジスタＱｌｌは
未だオンしていない。更にＮ源電位Ｖｃｃが上昇してノ
ードＮ１の電位がＶＴになると、ドライバＭＯＳトラン
ジスタＱ１ｔがオンとなり、これがノードＮ２に得られ
る電位を下げる方向に作用する。ＭＯＳトランジスタＱ
１ｔ 、Ｑｉ ２のコンダクタンスをそれぞれβ１．Ｒ
２とし、抵抗Ｒ１の抵抗値ｒ１とＲ２の抵抗値ｒ２の比
を、 ｒ１／ｒ２＝Ｆ「「フ了７−１ となるように設定しておくと、Ｖｃｃがこれ以上増加し
てもノードＮ２に得られる基準電位ＶＲＥＦはＶ６ｃに
依存しない一定値、即ち、ＶＲＥｐ＝（Ｊβ１／β２−
１）ＶＴ になる。
りである。電源電位ＶｃｃをＯ■から次第に上昇させて
いくと、ＶｃｃがＶＴになると先ず負荷ＭＯ８ｔ−ラン
ジスタＱ１２がオンになり、ノードＮ２の電位が上昇し
始める。このときドライムＭＯＳトランジスタＱｌｌは
未だオンしていない。更にＮ源電位Ｖｃｃが上昇してノ
ードＮ１の電位がＶＴになると、ドライバＭＯＳトラン
ジスタＱ１ｔがオンとなり、これがノードＮ２に得られ
る電位を下げる方向に作用する。ＭＯＳトランジスタＱ
１ｔ 、Ｑｉ ２のコンダクタンスをそれぞれβ１．Ｒ
２とし、抵抗Ｒ１の抵抗値ｒ１とＲ２の抵抗値ｒ２の比
を、 ｒ１／ｒ２＝Ｆ「「フ了７−１ となるように設定しておくと、Ｖｃｃがこれ以上増加し
てもノードＮ２に得られる基準電位ＶＲＥＦはＶ６ｃに
依存しない一定値、即ち、ＶＲＥｐ＝（Ｊβ１／β２−
１）ＶＴ になる。
第２図は、第１図の回路においてＶＴ＝０．８Ｖ、ｒｔ
／ｒ２＝２に設定した時のＶｃｃに対するノードＮ１．
Ｎ２の電位変化を示す。ノードＮ１は破線で示すように
、Ｖｃｃに対して直線的に増大する。ノードＮ２は実線
で示すように、ＶｃｃがＶｒになった時に立上り、ノー
ドＮ１の電位がＶＴになると一定値になる。即ちノード
Ｎ２に得られる基準電位ＶＲＥＦは、広い電源電位Ｖｃ
ｃの範囲で一定値を示すことになる。
／ｒ２＝２に設定した時のＶｃｃに対するノードＮ１．
Ｎ２の電位変化を示す。ノードＮ１は破線で示すように
、Ｖｃｃに対して直線的に増大する。ノードＮ２は実線
で示すように、ＶｃｃがＶｒになった時に立上り、ノー
ドＮ１の電位がＶＴになると一定値になる。即ちノード
Ｎ２に得られる基準電位ＶＲＥＦは、広い電源電位Ｖｃ
ｃの範囲で一定値を示すことになる。
なお、ｒ１／ｒ２−（０肩）］ココーラの値が大きくな
ると、ノードＮ１の電位変化の傾きが小さくなり、ノー
ドＮ２に得られる一定値の基準電位ＶＲＥＦのレベルは
高くなる。逆に、ｒｉ／ｒ２−（Ｊ７］−フ’Ｂｚ
１）が小さくなると、ノードＮ１の電位変化の傾きが大
きくなり、基準電位ＶＲＥＦのレベルは低くなる。また
ＭＯＳトランジスタＱｔ 、Ｑ２のしきい値ＶＴが高く
なると、ノードＮ２の電位変化は第２図に一点鎖線で示
すように全体として右上にシフトした形で基準電位ＶＲ
ＥＦのレベルが高くなり、逆にＶＴが低くなると二点鎖
線で示すように基準電位ＶＲＥＦのレベルは低くなる。
ると、ノードＮ１の電位変化の傾きが小さくなり、ノー
ドＮ２に得られる一定値の基準電位ＶＲＥＦのレベルは
高くなる。逆に、ｒｉ／ｒ２−（Ｊ７］−フ’Ｂｚ
１）が小さくなると、ノードＮ１の電位変化の傾きが大
きくなり、基準電位ＶＲＥＦのレベルは低くなる。また
ＭＯＳトランジスタＱｔ 、Ｑ２のしきい値ＶＴが高く
なると、ノードＮ２の電位変化は第２図に一点鎖線で示
すように全体として右上にシフトした形で基準電位ＶＲ
ＥＦのレベルが高くなり、逆にＶＴが低くなると二点鎖
線で示すように基準電位ＶＲＥＦのレベルは低くなる。
以上のようにしてこの実施例によれば、電源電位Ｖｃｃ
が変動してもその影響を受けず一定値の基準電位ＶＲＥ
Ｆを得ることができる。従ってこの実施例の基準電位発
生回路を例えばダイナミックＲＡＭに用いれば、電源電
位変動によるアドレスバッファなどの誤動作を防止する
ことができる。
が変動してもその影響を受けず一定値の基準電位ＶＲＥ
Ｆを得ることができる。従ってこの実施例の基準電位発
生回路を例えばダイナミックＲＡＭに用いれば、電源電
位変動によるアドレスバッファなどの誤動作を防止する
ことができる。
第３図は別の実施例の基準電位発生回路を示す。
先の第１図の回路と対応する部分には第１図と同一符号
を付して詳細な説明は省く。この実施例では、ＭＯＳイ
ンバータの負荷ＭＯＳトランジスタＱ１３としてｎチャ
ネルＭＯＳトランジスタを用いて、そのソースを電源電
位Ｖｃｃに接続し、ゲートとドレインを共通にドライバ
ＭＯＳトランジスタＱ１１のトレインに接続した点が先
の実施例と異なる。
を付して詳細な説明は省く。この実施例では、ＭＯＳイ
ンバータの負荷ＭＯＳトランジスタＱ１３としてｎチャ
ネルＭＯＳトランジスタを用いて、そのソースを電源電
位Ｖｃｃに接続し、ゲートとドレインを共通にドライバ
ＭＯＳトランジスタＱ１１のトレインに接続した点が先
の実施例と異なる。
この構成において、抵抗Ｒ１、Ｒ２の抵抗値をそれぞれ
ｒｉ 、β２とし、ＭＯＳトランジスタＱ１１．Ｑｔ
３のコンダクタンスをそれぞれβ１゜βヨとして、 ｒ１／ｒ２ ＝ （石石］口３３−１）を満たすように
予め設定する。そしてｎチャネルのドライバＭＯＳトラ
ンジスタＱｌｌをしきい値ＶＴのＥタイプとし、ｎチャ
ネルの負荷ＭＯＳトランジスタＱ１ａをしきい値−ＶＴ
のＥタイプとすれば、先の実施例の回路と同様に、 ＶＲＥＦ＝（１３１／ ３−１）ＶＴという、電源電
位Ｖｃｃの変動によらず一定値を示す基準電位が得られ
る。
ｒｉ 、β２とし、ＭＯＳトランジスタＱ１１．Ｑｔ
３のコンダクタンスをそれぞれβ１゜βヨとして、 ｒ１／ｒ２ ＝ （石石］口３３−１）を満たすように
予め設定する。そしてｎチャネルのドライバＭＯＳトラ
ンジスタＱｌｌをしきい値ＶＴのＥタイプとし、ｎチャ
ネルの負荷ＭＯＳトランジスタＱ１ａをしきい値−ＶＴ
のＥタイプとすれば、先の実施例の回路と同様に、 ＶＲＥＦ＝（１３１／ ３−１）ＶＴという、電源電
位Ｖｃｃの変動によらず一定値を示す基準電位が得られ
る。
本発明は上記各実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することが可能
である。
旨を逸脱しない範囲で種々変形して実施することが可能
である。
第１図は本発明の一実施例の基準電位発生回路を示す図
、第２図はその動作を説明するための図、第３図は他の
実施例の基準電位発生回路を示す図である。 Ｒ１、Ｒ２・・・抵抗、Ｑｔｔ・・・ドライバＭＯＳト
ランジスタ（ｎチャネル、Ｅタイプ）、Ｑｉ２・・・負
荷ＭＯＳトランジスタ（ｎチャネル、Ｅタイプ）、Ｑｉ
３・・・負荷ＭＯＳトランジスタ（ｎチャネル、Ｅタイ
プ）、Ｖｃｃ・・・電源電位、Ｖｓｓ・・・接地電位。 出願人代理人 弁理士 鈴江武彦 Ｑ： Ｑ： ？−０ “５゛ −リ 手続補正書 昭和 年６１４°２０日
、第２図はその動作を説明するための図、第３図は他の
実施例の基準電位発生回路を示す図である。 Ｒ１、Ｒ２・・・抵抗、Ｑｔｔ・・・ドライバＭＯＳト
ランジスタ（ｎチャネル、Ｅタイプ）、Ｑｉ２・・・負
荷ＭＯＳトランジスタ（ｎチャネル、Ｅタイプ）、Ｑｉ
３・・・負荷ＭＯＳトランジスタ（ｎチャネル、Ｅタイ
プ）、Ｖｃｃ・・・電源電位、Ｖｓｓ・・・接地電位。 出願人代理人 弁理士 鈴江武彦 Ｑ： Ｑ： ？−０ “５゛ −リ 手続補正書 昭和 年６１４°２０日
Claims (3)
- （１）電源電位と接地電位間の所定電位を得る抵抗分割
回路と、この抵抗分割回路から得られる所定電位がドラ
イバＭＯＳトランジスタのゲートに入力されてドライバ
ＭＯＳトランジスタが５極管動作領域で動作して基準電
位を出力するＭＯＳインバータとを備えたことを特徴と
する基準電位発生回路。 - （２）前記ＭＯＳインバータは、ソースが接地電位に接
続されたｎチャネル型、ＥタイプのドライバＭＯＳトラ
ンジスタと、このドライバＭＯＳトランジスタのドレイ
ンにソースが接続され、ドレインとゲートが電源電位に
接続されたｎチャネル型、Ｅタイプの負荷ＭＯＳトラン
ジスタとから構成されている特許請求の範囲第１項記載
の基準電位発生回路。 - （３）前記ＭＯＳインバータは、ソースが接地電位に接
続されたｎチャネル型、ＥタイプのドライバＭＯＳトラ
ンジスタと、このドライバＭＯＳトランジスタのドレイ
ンにドレインとゲートが接続され、ソースが電源電位に
接続されたｐチャネル型、Ｅタイプの負荷ＭＯＳトラン
ジスタとから構成されている特許請求の範囲第１項記載
の基準電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000400A JPS62157921A (ja) | 1986-01-06 | 1986-01-06 | 基準電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000400A JPS62157921A (ja) | 1986-01-06 | 1986-01-06 | 基準電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62157921A true JPS62157921A (ja) | 1987-07-13 |
Family
ID=11472750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000400A Pending JPS62157921A (ja) | 1986-01-06 | 1986-01-06 | 基準電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62157921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303411A (ja) * | 1987-01-16 | 1988-12-12 | Hitachi Ltd | 半導体回路 |
| FR2648609A1 (fr) * | 1989-05-02 | 1990-12-21 | Samsung Electronics Co Ltd | Circuit suiveur de tension de source d'alimentation pour la stabilisation de lignes de bit d'une memoire |
| JPH05250050A (ja) * | 1991-12-17 | 1993-09-28 | Internatl Business Mach Corp <Ibm> | 基準電圧発生回路 |
-
1986
- 1986-01-06 JP JP61000400A patent/JPS62157921A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303411A (ja) * | 1987-01-16 | 1988-12-12 | Hitachi Ltd | 半導体回路 |
| FR2648609A1 (fr) * | 1989-05-02 | 1990-12-21 | Samsung Electronics Co Ltd | Circuit suiveur de tension de source d'alimentation pour la stabilisation de lignes de bit d'une memoire |
| JPH05250050A (ja) * | 1991-12-17 | 1993-09-28 | Internatl Business Mach Corp <Ibm> | 基準電圧発生回路 |
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