JPH06209255A - 集積バッファ回路 - Google Patents

集積バッファ回路

Info

Publication number
JPH06209255A
JPH06209255A JP5253823A JP25382393A JPH06209255A JP H06209255 A JPH06209255 A JP H06209255A JP 5253823 A JP5253823 A JP 5253823A JP 25382393 A JP25382393 A JP 25382393A JP H06209255 A JPH06209255 A JP H06209255A
Authority
JP
Japan
Prior art keywords
transistor
inverter
buffer circuit
integrated buffer
supply potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5253823A
Other languages
English (en)
Inventor
Brian Murphy
マーフイー ブライアン
Martin Zibert
チーベルト マルチン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH06209255A publication Critical patent/JPH06209255A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 入力信号上および供給電圧に対する導線上の
擾乱に十分に無関係で、また供給電圧の変動にもできる
だけ影響されない集積バッファ回路を得る。 【構成】 ２つの互いに直列に接続されたインバータＩ
１、Ｉ２を備え、第１のインバータＩ１はＣＭＯＳイン
バータであり直列に接続された互いに逆のチャネル形式
の少なくとも２つのトランジスタＮ１、Ｄ１を含み、そ
の一方のトランジスタＮ１のソースを供給電位ＶＳＳと
接続し、他方のトランジスタＰ１のソースを定電流源Ｉ
と接続し、両トランジスタＮ１、Ｐ１の間に第１のイネ
ーブルトランジスタＥＮ１を配置し、定流源Ｉと第１の
インバータＩ１の一方のトランジスタＰ１とに並列に第
２のイネーブルトランジスタＥＮ２を配置し、イネーブ
ルトランジスタＥＮ１、ＥＮ２のゲートをバッファ回路
のイネーブル入力端ＥＮと接続し、第１のインバータＩ
１の両トランジスタＮ１、Ｐ１のゲートをバッファ回路
の入力端、第２のインバータＩ２の出力端をバッファ回
路の出力端とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積バッファ回路に関す
る。
【０００２】
【従来の技術】バッファ回路は集積回路のなかで、例え
ば回路の入力信号を回路内部で必要とされる信号特性
（例えばレベル）にマッチングさせるため、または回路
からの出力信号を後続の別の回路にマッチングさせるた
めにしばしば必要とされる。バッファ回路の欠点とし
て、供給電圧に対する導線上の擾乱（例えばノイズ）に
対するその感度が知られている。さらにその機能は、特
にバッファ回路がＴＴＬレベルを有する信号をＣＭＯＳ
レベルを有する信号に変換すべきときに、供給電圧に場
合によっては生ずる電圧変動に強く関係している（ＴＴ
Ｌレベル：０Ｖおよび２．４Ｖ；ＣＭＯＳレベル：たい
てい０Ｖおよび４ないし６Ｖ、典型的に５Ｖ）。
【０００３】冒頭に記載した種類のバッファ回路は特開
昭58-207728 号公報に関する“日本特許抄録”第８巻、
第５３号（Ｅ‐２３１）（１４９０）、１９８４年３月
９日から公知である。確かにそこに存在する定電流源は
既に擾乱に対する上記の感度を減ずるが、それはしばし
ば望まれる程度には行われない。
【０００４】
【発明が解決しようとする課題】従って、本発明の課題
は、入力信号上および供給電圧に対する導線上の擾乱に
十分に無関係である集積バッファ回路を提供することで
ある。さらに本発明の課題は供給電圧の変動に対しても
可能なかぎり影響されず、さらにＴＴＬレベルを有する
入力信号に対してもＣＭＯＳレベルを有する入力信号に
対しても適しており、その出力信号はそれぞれＣＭＯＳ
レベルを有するような集積バッファ回路を提供すること
にある。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、第１のインバータに直列に接続
されている少なくとも１つの第２のインバータを含んで
おり、第１のインバータの入力端に入力信号が与えら
れ、第２のインバータからバッファ回路の出力信号が取
り出され、また両インバータの間に回路節点が配置され
ており、第１のインバータがＣＭＯＳインバータであ
り、また回路節点を介して互いに直列に接続されている
互いに逆のチャネル形式の少なくとも２つのトランジス
タを含んでおり、第１のインバータのトランジスタのゲ
ートが第１のインバータの入力端として電気的に互いに
接続されており、第１のインバータの一方のトランジス
タのソースが第１の供給電位と接続されており、第１の
インバータの他方のトランジスタのソースが定電流源と
接続されており、第１のイネーブルトランジスタが、そ
の電流パスにより第１のインバータの一方のトランジス
タのドレインと回路節点との間に配置されており、第２
のイネーブルトランジスタが、その電流パスにより定電
流源および第１のインバータの他方のトランジスタから
形成される配置に並列に配置されており、イネーブルト
ランジスタのゲートがバッファ回路のイネーブル入力端
と接続される。
【０００６】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【０００７】図１による実施例は２つの相前後して接続
されている２つのインバータＩ１、Ｉ２を含んでいる。
第１のインバータＩ１は互いに直列に接続されているｎ
チャネルトランジスタＮ１およびｐチャネルトランジス
タＰ２を含んでいる。作動中にはそれにトランジスタＮ
１、Ｐ１のゲートを介して入力信号ＩＮが与えられてい
る。これはＴＴＬレベルもしくはＣＭＯＳレベルを有す
ることができる。好ましくはＣＭＯＳインバータである
第２のインバータＩ２の出力端に作動中にバッファ回路
の出力信号ＯＵＴが生ずる。両インバータＩ１、Ｉ２は
回路節点１を介して、また第１のイネーブルトランジス
タＥＮ１を介して互いに接続されている。第１のインバ
ータＩ１の一方のトランジスタＮ１のソースは第１の供
給電位（たいてい０Ｖに等しい）と接続されている。第
１のインバータＩ１の他方のトランジスタＰ１のソース
は定電流源Ｉと接続されている。第１のイネーブルトラ
ンジスタＥＮ１はその際に回路節点１と第１のインバー
タＩ１のｎチャネルトランジスタＮ１との間に配置され
ている。定電流源Ｉおよび第１のインバータＩ１のｐチ
ャネルトランジスタＰ１から成る配置に並列に第２のイ
ネーブルトランジスタＥＮ２が配置されている。両イネ
ーブルトランジスタＥＮ１、ＥＮ２のゲートは共通にバ
ッファ回路のイネーブル入力端ＥＮと接続されている。
イネーブル入力端ＥＮには作動中にイネーブル信号０Ｅ
Ｎが与えられ得る。
【０００８】第１のインバータＩ１の切換点はそのｎチ
ャネルトランジスタＮ１の適切なディメンジョニングに
より定電流源Ｉの電流の値に関係して定められている。
図１０には例としてトランジスタＮ１のチャネル幅（横
軸、単位：μｍ）を変えた際の切換点（縦軸、単位：ボ
ルト）が示されており、その際に定電流源Ｉの種々の電
流の強さ（単位：μＡ）がパラメータとして示されてお
り、またその際にｎチャネルトランジスタＮ１のチャネ
ル長さは常に１．４μｍで一定と仮定されている。第１
のインバータＩ１はＣＭＯＳインバータであるから、そ
の切換点は非常に狭い限界内に定められている。
【０００９】第１のイネーブルトランジスタＥＮ１の導
通状態および第２のイネーブルトランジスタＥＮ２の遮
断状態では、第１のインバータＩ１のｐチャネルトラン
ジスタＰ１と定電流源Ｉとの接続が行われるので、バッ
ファ回路は擾乱および定電流源Ｉの供給源としての役割
をする第２の供給電位ＶＤＤの電圧変動に対して非常に
不感である。第１のインバータＩ１の切換点が非常に狭
い限界内に定められているので、バッファ回路は同じく
入力信号ＩＮにおける擾乱に対して感じにくい。
【００１０】擾乱に対する感度の一層の減少のために両
イネーブルトランジスタＥＮ１、ＥＮ２がイネーブル信
号０ＥＮにより寄与する。すなわちイネーブル信号０Ｅ
Ｎは作動中に通常は能動化された第１の論理レベル（第
１のイネーブルトランジスタＥＮ１がｎチャネル形式で
あり、また第２のイネーブルトランジスタＥＮ２がそれ
と逆のｐチャネル形式である図１の実施例では、これは
１つの高レベルである）を有し、この状態で第１のイネ
ーブルトランジスタＥＮ１は電気的に導通状態に、また
第２のイネーブルトランジスタＥＮ２は電気的に遮断状
態にされている。この場合、回路節点１には、入力信号
ＩＮおよび第１のインバータＩ１のディメンジョニング
および定電流源Ｉのディメンジョニングにより決定され
た信号が与えられており、この信号は第２のインバータ
Ｉ２により出力信号ＯＵＴとしてバッファ回路の出力端
に到達する。
【００１１】いま、作動中に特定の時点で特に強い擾乱
を予想すべきであることが知られているならば（たとえ
ば本発明によるバッファ回路を含んでおりアドレス授受
信号ＲＡＳにより制御されているアドレス多重化装置を
有する集積半導体メモリでは、このアドレス授受信号Ｒ
ＡＳがそのレベル状態の切換の際に特に大きい擾乱を半
導体チップ上に惹起する）、このような擾乱を予想すべ
き時点では不能動化された第２の論理レベル（図１によ
る実施例では、これは低レベルである）を有し、さもな
ければ能動化された第１の論理レベルを有するような時
間的経過を有するイネーブル信号０ＥＮがイネーブル入
力端ＥＮに与えられ得る。不能動化されたレベルでは第
１のイネーブルトランジスタＥＮ１はバッファ回路の入
力信号ＩＮに無関係に遮断されており、他方において第
２のイネーブルトランジスタＥＮ２は電気的に導通状態
にされているので、定電流源Ｉおよび第１のインバータ
Ｉ１の作用は中止されている。この場合、回路節点１
に、第２の供給電位ＶＤＤの値を有するレベルが生じ、
それによって出力信号ＯＵＴが低いレベルをとる。その
際に、出力信号ＯＵＴの低いレベルにより本発明による
バッファ回路を含んでいる集積回路の、バッファ回路の
後に接続されているその他の回路部分が不能動状態に切
換えられていることが仮定されている。
【００１２】図２には図１による実施例の１つの有利な
構成が示されている。図１中に示されている定電流源Ｉ
は図２によればｐチャネル形式のＭＯＳトランジスタＰ
２を含んでいる。このＭＯＳトランジスタＰ２はそのチ
ャネルパスで第１のインバータＩ１の他方のトランジス
タＰ１ソースと第２の供給電位ＶＤＤとの間に配置され
ている。そのゲートには作動中に、第２の供給電位ＶＤ
Ｄの値に関して一定の値を有する参照電位Ｖref が与え
られている。第２の供給電位ＶＤＤの値が作動中に大き
さΔＶＤＤだけ減少すると、参照電位Ｖref は同じ大き
さΔＶＤＤだけ減少する。第２の供給電位ＶＤＤの値が
作動中に大きさΔＶＤＤだけ上昇すると、参照電位Ｖre
f は同じ大きさΔＶＤＤだけ上昇する。参照電位Ｖref
の値は、ＭＯＳトランジスタＰ２が第２のイネーブルト
ランジスタＥＮ２の遮断状態において電気的に導通して
いるように選定されている。ＭＯＳトランジスタＰ２の
ゲートとソースとの間の電圧ＵGSは上記のことに相応し
て一定である。従って作動中に一定の電流ＩDSがＭＯＳ
トランジスタＰ２のチャネルパスを経て流れる。すなわ
ち、これが定電流源Ｉとして作用する。
【００１３】図２にはイネーブルトランジスタＥＮ１、
ＥＮ２の別の実施例も示されている。図１による実施例
ではイネーブルトランジスタＥＮ１、ＥＮ２は互いに逆
のチャネル形式であるが（第１のイネーブルトランジス
タＥＮ１：ｎチャネル形式、第２のイネーブルトランジ
スタＥＮ２：ｐチャネル形式）、それらは図２による実
施例では同じチャネル形式、すなわちｎチャネル形式で
ある。イネーブル入力端ＥＮと第２のイネーブルトラン
ジスタＥＮ２のゲートとの間にさらに第３のインバータ
Ｉ３が配置されているので、図２による第２のイネーブ
ルトランジスタＥＮ２がイネーブル信号０ＥＮに関して
図１による第２のイネーブルトランジスタＥＮ２と同一
のスイッチング挙動を有する。
【００１４】図３による実施例は、図２に相応するが、
参照電位Ｖref を発生するための装置が付加されてお
り、またｐチャネル形式のイネーブルトランジスタＥＮ
１、ＥＮ２を有する構成が示されている。図３によるイ
ネーブルトランジスタＥＮ１、ＥＮ２のスイッチング挙
動は図２によるイネーブルトランジスタＥＮ１、ＥＮ２
に比較して逆であるから、図２に関して先にあげた図３
中の第３のインバータＩ３はイネーブル入力端ＥＮと第
１のイネーブルトランジスタＥＮ１のゲートとの間に配
置されている。
【００１５】図３による参照電位Ｖref を発生するため
の装置は、第２の供給電位ＶＤＤとＭＯＳトランジスタ
Ｐ２のゲートとの間に配置されている３つの互いに直列
に接続されたダイオードＤ（本発明によれば少なくとも
１つのダイオードが設けられている）と、ＭＯＳトラン
ジスタＰ２のゲートと第１の供給電位ＶＳＳとの間に配
置されている抵抗Ｒとを含んでいる。抵抗Ｒはもちろん
複数の（直列および（または）並列に接続された）抵抗
を有する抵抗回路網により置換されていてよい。
【００１６】抵抗Ｒの値は、入力信号ＩＮに関する過渡
状態で、またイネーブル信号０ＥＮの能動化された第１
の論理レベルにおいて可能なかぎりわずかな電流が第２
の供給電位ＶＤＤと第１の供給電位ＶＳＳとの間を（ダ
イオードＤを経て）流れるように選ばれている（たとえ
ば２５０ｋΩ）。それは例えば植え込み抵抗として、ま
たは高抵抗のポリシリコン導線の形態で、または高いチ
ャネル抵抗を有するＭＯＳトランジスタとして構成され
ていてよい。こうして参照電位Ｖref は常に第２の供給
電位ＶＤＤに対して同一の差、すなわち個々のダイオー
ドＤのダイオード流れ電圧ＶthD の和ΣＶthD を有す
る。
【００１７】ダイオードＤは図３による実施例ではｐｎ
接合ダイオードである。ｐｎ接合ダイオードは、知られ
ているように、ある温度依存性を有するが、それは本発
明によるバッファ回路のたいていの応用の際に有害に作
用しない。
【００１８】図４による実施例ではダイオードＤはダイ
オードとして接続されているｐチャネル形式のトランジ
スタである（図３と相違して単に２つのダイオードＤが
示されている）。さらにイネーブルトランジスタＥＮ
１、ＥＮ２は図１による実施例に相応して逆のチャネル
形式である。
【００１９】図５には、図３による３つのダイオードＤ
の代わりに、または図４による２つのダイオードＤの代
わりに、ダイオードとして接続されているｎチャネル形
式のトランジスタの形態で単一のダイオードＤが示され
ている。
【００２０】本発明によるバッファ回路を集積半導体回
路内に構成するため、ダイオードＤをダイオードとして
接続されているｐチャネルトランジスタの形態で構成す
ることは特に望ましい。これは２つの他の実施例（ダイ
オードとしてのｎチャネルトランジスタまたはｐｎ接合
ダイオード）にくらべて、製造に伴うＭＯＳトランジス
タＰ２のなかの変動（テクノロジー変動および温度依存
性）がダイオードＤとして接続されているｐチャネルト
ランジスタにより自動的に製造に伴って補償されるとい
う利点を有する。
【００２１】図６による実施例は図４による実施例に基
づいている。それはさらに、ＭＯＳトランジスタＰ２の
ゲートと第１の供給電位ＶＳＳとの間に配置されている
第１のキャパシタンスＣVSS を含んでいる。このこと
は、望ましくない状況のもとに一方のインバータＩ１の
第１のトランジスタＮ１のスイッチング挙動に不利に影
響し得る第１の供給電位ＶＳＳ（たいてい零ボルト、す
なわち接地）への擾乱（このトランジスタＮ１のゲート
‐ソース間電圧ＵGSへの影響）が第１の供給電位ＶＳＳ
への（従ってまた第１のインバータＩ１の一方のトラン
ジスタＮ１のソースへの）参照電位Ｖref の容量性結合
により十分に阻止されるという利点を有する。なぜなら
ば、容量性結合がＭＯＳトランジスタＰ２のなかのチャ
ネル電流ＩDSの減少を生じさせ、この減少が再び第１の
インバータＩ１のトランジスタＮ１における影響を相殺
するからである。第１のキャパシタンスＣVSS は特に、
入力信号ＩＮがＴＴＬレベルを有するときに重要であ
る。すなわち２．４Ｖの入力信号ＩＮの高レベルの際に
は第１のインバータＩ１の両トランジスタＮ１、Ｐ１は
電気的に導通している（例えばＶＳＳ＝０ＶおよびＶＤ
Ｄ＝５Ｖの供給電位を仮定）。入力信号ＩＮがＣＭＯＳ
レベルを有するならば、第１のキャパシタンスＣVSS
は、バッファ回路の機能を損なうことなしに、全く省略
され得る。なぜならば、その場合に一般に入力信号ＩＮ
の低レベルは第１の供給電位ＶＳＳの値に等しく、また
入力信号ＩＮの高レベルは第２の供給電位ＶＤＤの値に
等しいからである。それはＴＴＬレベルの入力信号ＩＮ
の際にも、他の措置により第１の供給電位ＶＳＳがたか
だか最小の擾乱を有し得ることが保証されているときに
は省略され得る。
【００２２】図７による実施例は図６による実施例を越
えて本発明によるバッファ回路の作動を最適化する別の
有利な構成を示す。一方では、ＭＯＳトランジスタＰ２
のゲートと第１のインバータＩ１の入力端との間に配置
されている第２のキャパシタンスＣINが設けられてい
る。これは参照電位Ｖref と入力信号ＩＮとの間の容量
性結合を生じさせ、（能動化されたイネーブル信号０Ｅ
Ｎの際に）図６による実施例の場合よりも短い第１のイ
ンバータＩ１のスイッチング時間を有する。
【００２３】両キャパシタンスＣVSS 、ＣINの１つもし
くは両キャパシタンスＣVSS 、ＣINはＭＯＳバラクタと
して、すなわちソースおよびドレインが互いに電気的に
接続されているトランジスタとして構成されていてよ
い。
【００２４】もしも第１のインバータＩ１がその切換点
に関して、（能動化されたイネーブル信号０ＥＮの際
に）その出力端で、すなわち回路節点１で高状態から低
状態への（またはその逆の）比較的遅い移行が行われる
ようにディメンジョニングされている場合には、これ
は、第２のインバータＩ２の切換点の近くに位置する回
路節点１におけるレベル値において、第２のインバータ
Ｉ２が短時間にしばしば低状態と高状態との間（または
その逆）を往復して切換わるという結果を生ずる。これ
は望ましくない。この望ましくないスイッチング挙動は
入力信号ＩＮおよび（または）第１の供給電位ＶＳＳに
おける擾乱にも起因し得る。
【００２５】それ故図７ではヒステリシストランジスタ
ＴＮＨｙ、ＴＰＨｙが設けられている。第１のヒステリ
シストランジスタＴＮＨｙはそのチャネルパスで第１の
供給電位ＶＳＳと回路節点１との間に配置されている。
そのゲートはバッファ回路の出力端と接続されている。
すなわち、ゲートには作動中に出力信号ＯＵＴが与えら
れている。それはｎチャネル形式である。第２のヒステ
リシストランジスタＴＰＨｙはそのチャネルパスで第２
の供給電位ＶＤＤと回路節点１との間に配置されてい
る。そのゲートは同じくバッファ回路の出力端と接続さ
れている。すなわち、それに作動中に同じく出力信号Ｏ
ＵＴが与えられている。それはｐチャネル形式である。
【００２６】その際に、第１のヒステリシストランジス
タＴＮＨｙの飽和電流が定電流源Ｉの電流よりも小さい
（有利には定電流源Ｉの電流の最大３０％である）こ
と、また第２のヒステリシストランジスタＴＰＨｙのチ
ャネル幅とチャネル長さとの比（ｗ／ｌ）が第１のイン
バータＩ１の一方のトランジスタＮ１の相応のチャネル
幅とチャネル長さとの比よりも小さい（有利にはトラン
ジスタＮ１における値の最大３０％である）ことは有利
である。
【００２７】以下にヒステリシストランジスタＴＮＨ
ｙ、ＴＰＨｙの機能を図８のダイアグラムにより説明す
る。その際に、イネーブル信号０ＥＮはその能動化され
た第１の論理レベルを有すると仮定されている。図８に
は入力信号ＩＮの値がバッファ回路の種々の実施例に関
するバッファ回路の出力信号ＯＵＴの値にくらべて曲線
として記入されている。入力信号ＩＮの上昇および低下
は曲線中にそれぞれ矢印で示されている。
【００２８】破線で示されている曲線Ａはヒステリシス
トランジスタＴＰＨｙ、ＴＮＨｙなしの本発明によるバ
ッファ回路のスイッチング挙動を示す。出力信号ＯＵＴ
の低状態から高状態への移行および高状態から低状態へ
の移行に対するバッファ回路の切換点はいずれも入力信
号ＩＮの値ＶA に位置している。
【００２９】低状態から高状態への出力信号ＯＵＴの望
ましくない移行を結果として生じ得るような大きい擾乱
を供給電位ＶＳＳ、ＶＤＤおよび（または）入力信号Ｉ
Ｎに予想すべきであれば（その際に、これらの擾乱は時
間的に予見可能でなく、従ってイネーブル信号０ＥＮに
不能動化された第２の論理レベルが対応付け可能でない
ことが仮定されている）、図８による第２のヒステリシ
ストランジスタＴＰＨｙを設けること（曲線Ａおよび
Ｂ）が推奨される。これは、入力信号ＩＮの上昇の際に
出力信号ＯＵＴがその高い値をこのヒステリシストラン
ジスタなしのバッファ回路の入力信号ＩＮの値ＶA より
も高い（例えば０，１ないし０，４Ｖ高い）入力信号Ｉ
ＮのＶTPHy（曲線Ｂ）の値において初めてとるようにす
る。すなわち、入力信号ＩＮの値の上昇（曲線Ｂ中の矢
印）に対してはバッファ回路の切換点は入力信号ＩＮの
より大きい値の方向にずらされる。高い値から低い値の
方向への入力信号ＩＮの値の下降（曲線Ａ中の下向きの
矢印）に対してはバッファ回路の切換点は（ヒステリシ
ストランジスタなしのバッファ回路に相応して）不変に
入力信号ＩＮの値ＶA にとどまる。
【００３０】それに対して、高状態から低状態への出力
信号ＯＵＴの望ましくない移行を結果として生じ得るよ
うな（同じく時間的に予見可能でない、上記参照）大き
い擾乱を供給電位ＶＳＳ、ＶＤＤおよび（または）入力
信号ＩＮに予想すべきであれば、第１のヒステリシスト
ランジスタＴＮＨｙを設けること（曲線ＡおよびＣ）が
推奨される。これは、入力信号ＩＮの上昇の際に出力信
号ＯＵＴがその高い値を不変に入力信号ＩＮの値ＶA
（曲線Ａ中の上向きの矢印；ヒステリシストランジスタ
なしのバッファ回路に相応する）においてとるようにす
る。しかし高い値から低い値の方向への入力信号ＩＮの
値の下降（曲線Ｃ中の下向きの矢印）に対してはバッフ
ァ回路の切換点は入力信号ＩＮのより小さい値の方向に
値ＶTNHyにずらされる（例えば下向きに０，１ないし
０，４Ｖだけ）。
【００３１】しかし、出力信号ＯＵＴの望ましくない移
行を高状態から低状態への移行の際にもその逆の移行の
際にも結果として生じ得る擾乱を予想すべきであれば、
図７中に示されているように（図８中の曲線Ｂおよび
Ｃ）、両ヒステリシストランジスタＴＰＨｙ、ＴＮＨｙ
の使用が有利である。これは、入力信号ＩＮの上昇の際
に出力信号ＯＵＴがその高い値をヒステリシストランジ
スタなしのバッファ回路の入力信号ＩＮの値ＶA よりも
高い（例えば０，１ないし０，４Ｖ高い）入力信号ＩＮ
のＶTPHy（曲線Ｂ）の値において初めてとるようにす
る。すなわち、入力信号ＩＮの値の上昇（曲線Ｂ中の矢
印）に対してはバッファ回路の切換点は入力信号ＩＮの
より大きい値の方向にずらされる。同じく、高い値から
低い値の方向への入力信号ＩＮの値の下降（曲線Ｃ中の
下向きの矢印）に対してはバッファ回路の切換点はヒス
テリシストランジスタなしのバッファ回路にくらべて入
力信号ＩＮのより小さい値の方向に値ＶTNHyにずらされ
る（例えば下向きに０，１ないし０，４Ｖだけ）。
【００３２】図９には図３ないし図６によるダイオード
Ｄに対するバッファ回路の参照電位Ｖref の値が第２の
供給電位ＶＤＤを横軸にとって示されている（曲線
Ｆ）。その経過は図２および図７による実施例では定性
的に同一であり、それは単にその定量的経過が場合によ
っては異なっている。なぜならば図２、７による実施例
にはダイオードが示されていないからである。
【００３３】曲線Ｅは条件Ｖ´ref ＝ＶＤＤに対して生
ずるであろう参照電位Ｖ´ref の仮説的な経過を示す。
この場合は本教示によれば実際には排除されている。そ
の理由は、ＭＯＳトランジスタＰ２が常に遮断状態にあ
るのでバッファ回路が機能しないことである。曲線Ｅは
単に、曲線Ｆの経過をよりわかりやすく示す役割をす
る。曲線Ｆが第２の供給電位ＶＤＤに対する参照電位Ｖ
ref の実際の経過を示す。
【００３４】先ず（バッファ回路の始動の際に）第２の
供給電位ＶＤＤが、ダイオードＤのすべての流れ電圧の
和ΣＶthD に相当する値まで上昇する。この点まで参照
電位Ｖref の値は常に０Ｖである。ＭＯＳトランジスタ
Ｐ２におけるゲート‐ソース間電圧ＵGS(P2)（曲線Ｇに
より示されている）が、第２の供給電位ＶＤＤの上昇に
平行に値ΣＶthD まで上昇する。いまその後の経過のな
かで第２の供給電位ＶＤＤの値がこの和値ΣＶthD を越
えて上昇すると、参照電位Ｖref は、常にＶref ＝ＶＤ
Ｄ−ΣＶthD が成り立つように、第２の供給電位ＶＤＤ
のそのつどの現在の値から和値ΣＶthD を差し引いた値
に常に等しい値だけ上昇する。その結果、ＭＯＳトラン
ジスタＰ２におけるゲート‐ソース間電圧ＵGS(P2)に対
するこの範囲に対して常に式 ＵGS(P2)＝ＶＤＤ−Ｖref ＝ＶＤＤ−（ＶＤＤ−ΣＶth
D ）＝ΣＶthD が成り立つ。
【００３５】この値は一定である。いま本発明により和
値ΣＶthD ≧〔ＭＯＳトランジスタＰ２のカットオフ電
圧ＶthP2の値〕であれば、ＭＯＳトランジスタＰ２のチ
ャネルバスを経て常に一定電流ＩDSが流れ、ＭＯＳトラ
ンジスタＰ２は定電流源Ｉとして作用する。
【００３６】図９は、この場合に、第２の供給電位ＶＤ
Ｄの値が（例えば電圧侵入により、または示されている
ように第２の供給電位ＶＤＤの上昇の際に）大きさΔＶ
ＤＤだけ変化することによって、参照電位Ｖref の値が
同一の大きさΔＶＤＤだけ変化することをも示す。
【００３７】図１１には本発明によるバッファ回路の別
の有利な実施例が示されている。それは図３による実施
例に基づいているが、下記の変更点を有する。一方では
両イネーブルトランジスタＥＮ１、ＥＮ２が、既に図１
により説明したように、互いに逆のチャネル形式であ
る。他方では抵抗Ｒが（図３の場合のように）ＭＯＳト
ランジスタＰ２のゲートと第１の供給電位ＶＳＳとの間
に配置されておらずに、ダイオードＤと第１の供給電位
ＶＳＳとの間に配置されている。抵抗ＲはＭＯＳトラン
ジスタＰ２のゲートと接続されている抵抗タップを有す
るポテンショメータの形態に構成されている。こうして
抵抗Ｒは機能的に２つの抵抗部分Ｒ１、Ｒ２に分解され
る。その際に第１の抵抗部分Ｒ１はダイオードＤと、Ｍ
ＯＳトランジスタＰ２のゲートと接続されている抵抗タ
ップとの間に配置されており、他方において第２の抵抗
部分Ｒ２はこの抵抗タップと第１の供給電位ＶＳＳとの
間に配置されている。
【００３８】この配置により抵抗Ｒにおける抵抗タップ
の適当な位置決めにより参照電位Ｖref の所望の値が単
にダイオード流れ電圧ＶthD を有する適当な数のダイオ
ードＤの選択による場合よりも精密に設定され得る。
【００３９】技術的に等価な解決策は、両抵抗部分Ｒ
１、Ｒ２を有する抵抗Ｒの代わりに少なくとも２つの直
列に接続されている分離した抵抗Ｒ１´、Ｒ２´を設け
ることによっても得られる。その際に一方の抵抗Ｒ１´
はダイオードＤとＭＯＳトランジスタＰ２のゲートとの
間に配置されており、他方の抵抗Ｒ２´はＭＯＳトラン
ジスタＰ２のゲートと第１の供給電位ＶＳＳとの間に配
置されている（図１２参照）。
【図面の簡単な説明】
【図１】本発明の一実施例の接続図である。
【図２】本発明の一実施例の接続図である。
【図３】本発明の一実施例の接続図である。
【図４】本発明の一実施例の接続図である。
【図５】本発明の一実施例の接続図である。
【図６】本発明の一実施例の接続図である。
【図７】本発明の一実施例の接続図である。
【図８】本発明の作用を説明するための電位ダイアグラ
ムである。
【図９】本発明の作用を説明するための電位ダイアグラ
ムである。
【図１０】本発明の作用を説明するためのダイアグラム
である。
【図１１】本発明の一実施例の接続図である。
【図１２】本発明の一実施例の接続図である。
【符号の説明】
１ 回路節点 ＣIN 第２のキャパシタンス ＣVSS 第１のキャパシタンス Ｄ ダイオード ＥＮ イネーブル入力端 ＥＮ１、ＥＮ２ イネーブルトランジスタ Ｉ 定電流源 Ｉ１ 第１のインバータ Ｉ２ 第２のインバータ Ｉ３ 第３のインバータ ＩＮ 入力信号 Ｎ１ トランジスタ ＯＵＴ 出力信号 Ｐ２ ＭＯＳトランジスタ ＴＮＨｙ 第１のヒステリシストランジスタ ＴＰＨｙ 第２のヒステリシストランジスタ Ｖref 参照電位 ＶＤＤ 第２の供給電位 ＶＳＳ 第１の供給電位

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１のインバータ（Ｉ１）および少なく
    とも１つの定電流源（Ｉ）を有する集積バッファ回路に
    おいて、 第１のインバータ（Ｉ１）に直列に接続されている少な
    くとも１つの第２のインバータ（Ｉ２）を含んでおり、
    第１のインバータ（Ｉ１）の入力端に入力信号（ＩＮ）
    が与えられ、第２のインバータ（Ｉ２）からバッファ回
    路の出力信号（ＯＵＴ）が取り出され、また両インバー
    タ（Ｉ１、Ｉ２）の間に回路節点（１）が配置されてお
    り、 第１のインバータ（Ｉ１）がＣＭＯＳインバータであ
    り、また回路節点（１）を介して互いに直列に接続され
    ている互いに逆のチャネル形式の少なくとも２つのトラ
    ンジスタ（Ｎ１、Ｐ１）を含んでおり、 第１のインバータ（Ｉ１）のトランジスタ（Ｎ１、Ｐ
    １）のゲートが第１のインバータ（Ｉ１）の入力端とし
    て電気的に互いに接続されており、 第１のインバータ（Ｉ１）の一方のトランジスタ（Ｎ
    １）のソースが第１の供給電位（ＶＳＳ）と接続されて
    おり、 第１のインバータ（Ｉ１）の他方のトランジスタ（Ｐ
    １）のソースが定電流源（Ｉ）と接続されており、 第１のイネーブルトランジスタ（ＥＮ１）が、その電流
    パスにより第１のインバータ（Ｉ１）の一方のトランジ
    スタ（Ｎ１）のドレインと回路節点（１）との間に配置
    されており、 第２のイネーブルトランジスタ（ＥＮ２）が、その電流
    パスにより定電流源（Ｉ）および第１のインバータ（Ｉ
    １）の他方のトランジスタ（Ｐ１）から形成される配置
    に並列に配置されており、 イネーブルトランジスタ（ＥＮ１、ＥＮ２）のゲートが
    バッファ回路のイネーブル入力端（ＥＮ）と接続されて
    いることを特徴とする集積バッファ回路。
  2. 【請求項２】 定電流源（Ｉ）が第１のインバータ（Ｉ
    １）の他方のトランジスタ（Ｐ１）のソースと第２の供
    給電位（ＶＤＤ）との間に配置されているＭＯＳトラン
    ジスタ（Ｐ２）を含んでおり、このトランジスタは作動
    中に導電状態にあり、またそのゲートに作動中に、第２
    の供給電位（ＶＤＤ）の値に対し一定の差を有する値を
    有する参照電位（Ｖref ）が与えられていることを特徴
    とする請求項１記載の集積バッファ回路。
  3. 【請求項３】 ＭＯＳトランジスタ（Ｐ２）がｐチャネ
    ル形式であることを特徴とする請求項２記載の集積バッ
    ファ回路。
  4. 【請求項４】 参照電位（Ｖref ）を発生するため少な
    くとも１つの抵抗（Ｒ）および少なくとも１つのダイオ
    ード（Ｄ）が設けられており、少なくとも１つのダイオ
    ード（Ｄ）がＭＯＳトランジスタ（Ｐ２）のゲートと第
    ２の供給電位（ＶＤＤ）との間に配置されており、また
    抵抗（Ｒ）がＭＯＳトランジスタ（Ｐ２）のゲートと第
    １の供給電位（ＶＳＳ）との間に配置されていることを
    特徴とする請求項２または３記載の集積バッファ回路。
  5. 【請求項５】 参照電位（Ｖref ）を発生するためポテ
    ンショメータの形式の少なくとも１つの抵抗（Ｒ）およ
    び少なくとも１つのダイオード（Ｄ）が設けられてお
    り、その際に抵抗（Ｒ）は第１の抵抗部分（Ｒ１）およ
    び第２の抵抗部分（Ｒ２）を有し、 両抵抗部分（Ｒ１、Ｒ２）がそのつどの他方の抵抗部分
    （Ｒ２；Ｒ１）のほうを向いたその端で抵抗（Ｒ）の電
    位タップとしてＭＯＳトランジスタ（Ｐ２）のゲートと
    接続されており、 少なくとも１つのダイオード（Ｄ）が第１の抵抗部分
    （Ｒ１）と第２の供給電位（ＶＤＤ）との間に配置され
    ており、また第２の抵抗部分（Ｒ２）が第１の供給電位
    （ＶＳＳ）と接続されていることを特徴とする請求項２
    または３記載の集積バッファ回路。
  6. 【請求項６】 参照電位（Ｖref ）を発生するため少な
    くとも２つの抵抗（Ｒ１´、Ｅ２´）および少なくとも
    １つのダイオード（Ｄ）が設けられており、 両抵抗（Ｒ１´、Ｒ２´）がそのつどの他方の抵抗（Ｒ
    ２´；Ｒ１´）のほうを向いたその端でＭＯＳトランジ
    スタ（Ｐ２）のゲートと接続されており、 少なくとも１つのダイオード（Ｄ）が第１の抵抗（Ｒ１
    ´）と第２の供給電位（ＶＤＤ）との間に配置されてお
    り、また第２の抵抗（Ｒ２´）が第１の供給電位（ＶＳ
    Ｓ）と接続されていることを特徴とする請求項２または
    ３記載の集積バッファ回路。
  7. 【請求項７】 ダイオード（Ｄ）がｐｎ接合ダイオード
    であることを特徴とする請求項４ないし６の１つに記載
    の集積バッファ回路。
  8. 【請求項８】 ダイオード（Ｄ）がダイオードとして接
    続されたトランジスタであることを特徴とする請求項４
    ないし６の１つに記載の集積バッファ回路。
  9. 【請求項９】 ＭＯＳトランジスタ（Ｐ２）のゲートと
    第１の供給電位（ＶＳＳ）との間に第１のキャパシタン
    ス（ＣVSS ）が配置されていることを特徴とする請求項
    ２ないし８の１つに記載の集積バッファ回路。
  10. 【請求項１０】 第１のインバータ（Ｉ１）の入力端と
    ＭＯＳトランジスタ（Ｐ２）のゲートとの間に第２のキ
    ャパシタンス（ＣIN）が配置されていることを特徴とす
    る請求項２ないし９の１つに記載の集積バッファ回路。
  11. 【請求項１１】 キャパシタンス（ＣVSS 、ＣIN）の少
    なくとも１つがＭＯＳバラクタであることを特徴とする
    請求項９または１０記載の集積バッファ回路。
  12. 【請求項１２】 回路節点（１）と第１の供給電位（Ｖ
    ＳＳ）との間に第１のヒステリシストランジスタ（ＴＮ
    Ｈｙ）がそのチャネルパスで配置されており、そのゲー
    トが第２のインバータ（Ｉ２）の出力端と接続されてい
    ることを特徴とする請求項１ないし１１の１つに記載の
    集積バッファ回路。
  13. 【請求項１３】 第１のヒステリシストランジスタ（Ｔ
    ＮＨｙ）がｎチャネル形式であることを特徴とする請求
    項１２記載の集積バッファ回路。
  14. 【請求項１４】 第１のヒステリシストランジスタ（Ｔ
    ＮＨｙ）が定電流源（Ｉ）の電流よりも小さい飽和電流
    を有することを特徴とする請求項１２または１３記載の
    集積バッファ回路。
  15. 【請求項１５】 回路節点（１）と第２の供給電位（Ｖ
    ＤＤ）との間に第２のヒステリシストランジスタ（ＴＰ
    Ｈｙ）がそのチャネルパスで配置されており、そのゲー
    トが第２のインバータ（Ｉ２）の出力端と接続されてい
    ることを特徴とする請求項２ないし１４の１つに記載の
    集積バッファ回路。
  16. 【請求項１６】 第２のヒステリシストランジスタ（Ｔ
    ＰＨｙ）がｐチャネル形式であることを特徴とする請求
    項１５記載の集積バッファ回路。
  17. 【請求項１７】 第２のヒステリシストランジスタ（Ｔ
    ＰＨｙ）が、第１のインバータ（Ｉ１）のトランジスタ
    （Ｎ１）のチャネル幅対チャネル長さの比よりも小さい
    チャネル幅対チャネル長さの比を有することを特徴とす
    る請求項１５または１６記載の集積バッファ回路。
  18. 【請求項１８】 イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）が互いに逆のチャネル形式であることを特徴とす
    る請求項１ないし１７の１つに記載の集積バッファ回
    路。
  19. 【請求項１９】 イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）が同一のチャネル形式であり、またイネーブル入
    力端（ＥＮ）と両イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）の１つ（ＥＮ２；ＥＮ１）のゲートとの間に第３
    のインバータ（Ｉ３）が配置されていることを特徴とす
    る請求項１ないし１７の１つに記載の集積バッファ回
    路。
JP5253823A 1992-09-18 1993-09-16 集積バッファ回路 Pending JPH06209255A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AT92116035.4 1992-09-18
EP92116035A EP0587938B1 (de) 1992-09-18 1992-09-18 Integrierte Pufferschaltung

Publications (1)

Publication Number Publication Date
JPH06209255A true JPH06209255A (ja) 1994-07-26

Family

ID=8210019

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5253823A Pending JPH06209255A (ja) 1992-09-18 1993-09-16 集積バッファ回路

Country Status (8)

Country Link
US (1) US5455527A (ja)
EP (1) EP0587938B1 (ja)
JP (1) JPH06209255A (ja)
KR (1) KR100271385B1 (ja)
AT (1) ATE135510T1 (ja)
DE (1) DE59205707D1 (ja)
HK (1) HK1001075A1 (ja)
TW (1) TW307953B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001111407A (ja) * 1999-09-15 2001-04-20 Infineon Technologies Ag 集積半導体回路

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392556B1 (ko) * 1994-01-31 2003-11-12 주식회사 하이닉스반도체 시모스회로용입력버퍼
KR100343330B1 (ko) * 1994-08-11 2002-10-31 다이와 세이꼬 가부시끼가이샤 낚시용스피닝릴
CA2161748A1 (en) * 1994-10-31 1996-05-01 Masamitsu Miyajima Fishline guide arrangement for spinning reel
EP0748047A1 (de) * 1995-04-05 1996-12-11 Siemens Aktiengesellschaft Integrierte Pufferschaltung
US5782418A (en) * 1995-04-28 1998-07-21 Daiwa Seiko, Inc. Spinning reel for fishing having an obliquely oriented line guide roller
JPH098637A (ja) * 1995-06-21 1997-01-10 Fujitsu Ltd 半導体装置
US5541528A (en) * 1995-08-25 1996-07-30 Hal Computer Systems, Inc. CMOS buffer circuit having increased speed
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US6069491A (en) * 1997-02-17 2000-05-30 Siemens Aktiengesellschaft Integrated buffer circuit
DE19706069C1 (de) * 1997-02-17 1998-07-02 Siemens Ag Integrierte Buffer-Schaltung
US6049242A (en) * 1997-10-14 2000-04-11 Cypress Semiconductor Corp. Voltage reference source for an overvoltage-tolerant bus interface
US5914844A (en) * 1997-10-14 1999-06-22 Cypress Semiconductor Corp. Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
US6496054B1 (en) 2000-05-13 2002-12-17 Cypress Semiconductor Corp. Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process
US7217574B2 (en) * 2000-10-30 2007-05-15 Sru Biosystems, Inc. Method and apparatus for biosensor spectral shift detection
US7239636B2 (en) 2001-07-23 2007-07-03 Broadcom Corporation Multiple virtual channels for use in network devices
US7295555B2 (en) 2002-03-08 2007-11-13 Broadcom Corporation System and method for identifying upper layer protocol message boundaries
US7934021B2 (en) 2002-08-29 2011-04-26 Broadcom Corporation System and method for network interfacing
US7346701B2 (en) 2002-08-30 2008-03-18 Broadcom Corporation System and method for TCP offload
US8180928B2 (en) 2002-08-30 2012-05-15 Broadcom Corporation Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney
WO2004021626A2 (en) 2002-08-30 2004-03-11 Broadcom Corporation System and method for handling out-of-order frames
US7313623B2 (en) 2002-08-30 2007-12-25 Broadcom Corporation System and method for TCP/IP offload independent of bandwidth delay product
US6831481B1 (en) * 2003-03-14 2004-12-14 Xilinx, Inc. Power-up and enable control circuits for interconnection arrays in programmable logic devices
US8018268B1 (en) 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
US7667491B2 (en) * 2006-02-24 2010-02-23 Freescale Semiconductor, Inc. Low voltage output buffer and method for buffering digital output data
TWI330918B (en) * 2007-04-25 2010-09-21 Princeton Technology Corp Control apparatus
TWI447551B (zh) * 2011-11-25 2014-08-01 Ching Chi Cheng 電流控制裝置
TWI666876B (zh) * 2017-10-20 2019-07-21 立積電子股份有限公司 反相器
TWI654842B (zh) 2017-10-20 2019-03-21 立積電子股份有限公司 反相器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4037114A (en) * 1975-10-23 1977-07-19 Rca Corporation Tri-state logic circuit
JPS5268334A (en) * 1975-12-05 1977-06-07 Toshiba Corp Semiconductor memory
US4178620A (en) * 1977-10-11 1979-12-11 Signetics Corporation Three state bus driver with protection circuitry
JPS5469947A (en) * 1977-11-15 1979-06-05 Sanyo Electric Co Ltd Hysteresis circuit
JPS58207728A (ja) * 1982-05-28 1983-12-03 Nec Corp トランジスタ回路
US4584492A (en) * 1984-08-06 1986-04-22 Intel Corporation Temperature and process stable MOS input buffer
US4709162A (en) * 1986-09-18 1987-11-24 International Business Machines Corporation Off-chip driver circuits
US4746817A (en) * 1987-03-16 1988-05-24 International Business Machines Corporation BIFET logic circuit
JPH02101693A (ja) * 1988-10-07 1990-04-13 Texas Instr Japan Ltd 入力回路
US5051625B1 (en) * 1988-10-28 1993-11-16 Nissan Motor Co.,Ltd. Output buffer circuits for reducing noise
JPH0793557B2 (ja) * 1988-11-17 1995-10-09 日本電気株式会社 半導体回路
JP2544796B2 (ja) * 1989-01-24 1996-10-16 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置の入力回路
USH802H (en) * 1989-04-07 1990-07-03 Binary voltage level converter
KR920004385B1 (ko) * 1989-11-18 1992-06-04 삼성전자 주식회사 파워 전원공급시 체인 프리챠아지 회로
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
JP2830244B2 (ja) * 1989-12-20 1998-12-02 日本電気株式会社 トライステートバッファ回路
US5034623A (en) * 1989-12-28 1991-07-23 Texas Instruments Incorporated Low power, TTL level CMOS input buffer with hysteresis
JP2758259B2 (ja) * 1990-09-27 1998-05-28 株式会社東芝 バッファ回路
US5229659A (en) * 1991-10-16 1993-07-20 National Semiconductor Corporation Low power complementary mosfet digital signal buffer circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001111407A (ja) * 1999-09-15 2001-04-20 Infineon Technologies Ag 集積半導体回路

Also Published As

Publication number Publication date
EP0587938A1 (de) 1994-03-23
KR100271385B1 (ko) 2000-11-15
EP0587938B1 (de) 1996-03-13
TW307953B (ja) 1997-06-11
HK1001075A1 (en) 1998-05-22
US5455527A (en) 1995-10-03
ATE135510T1 (de) 1996-03-15
KR940008260A (ko) 1994-04-29
DE59205707D1 (de) 1996-04-18

Similar Documents

Publication Publication Date Title
JPH06209255A (ja) 集積バッファ回路
US7592862B2 (en) Digital temperature sensing device using temperature depending characteristic of contact resistance
US7199623B2 (en) Method and apparatus for providing a power-on reset signal
US4868483A (en) Power voltage regulator circuit
JP2597941B2 (ja) 基準回路及び出力電流の制御方法
JPH04273160A (ja) 低電流基板バイアス発生回路
KR100732130B1 (ko) 전압 발생 회로 및 그 제어 방법
JPH04351791A (ja) 半導体メモリー装置のデータ入力バッファー
US7589580B2 (en) Reference current generating method and current reference circuit
KR100234701B1 (ko) 외부전압에 둔감한 백바이어스전압 레벨 감지기
KR940009349B1 (ko) 온도 검출 회로를 갖는 반도체 장치
US7046054B2 (en) Power up signal generator
US4267501A (en) NMOS Voltage reference generator
US4682051A (en) Voltage level detection circuit
US11705902B2 (en) Supply voltage detecting circuit and circuit system using the same
US6337819B1 (en) Semiconductor device having on-chip terminal with voltage to be measured in test
US11249118B2 (en) Current sensing circuit
JPH07239348A (ja) パワーオンリセット回路及び電源電圧検出回路
JPH1116370A (ja) データ判定回路およびデータ判定方法
JPH06209254A (ja) 集積バッファ回路
US6265932B1 (en) Substrate control voltage circuit of a semiconductor memory
KR0126254B1 (ko) 반도체 메모리 장치의 데이터 입력 버퍼
KR100223501B1 (ko) 반도체 집적 회로
US11316514B2 (en) Voltage detection circuit and power-on reset circuit
US11774297B2 (en) Temperature detection circuit

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031120