KR100271385B1 - 집적버퍼회로 - Google Patents

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KR100271385B1
KR100271385B1 KR1019930018772A KR930018772A KR100271385B1 KR 100271385 B1 KR100271385 B1 KR 100271385B1 KR 1019930018772 A KR1019930018772 A KR 1019930018772A KR 930018772 A KR930018772 A KR 930018772A KR 100271385 B1 KR100271385 B1 KR 100271385B1
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칼 하인쯔 호르닝어
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Abstract

집적버퍼회로 구조는 상호직렬 접속된 두개의 인버터를 가진다. 회로노드는 두 인버터간에 놓인다. 적어도 제 1 인버터는 입력신호(IN)용 CNOS 인버터이다. CMOS 인버터는 제 1 공급전위와 접속된 n-채널 트랜지스터를 가진다. P-채널 트랜지스터의 소오스는 정전류원과 접속된다. 제 1 인에이블 트랜지스터는 제 1 인버터의 n-채널 트랜지스터와 회로노드간에 접속된다. 제 2 인에이블 트랜지스터는 정전류원와 제 1 인버터의 P-채널 트랜지스터로 형성된 구조와 병렬접속된다. 인에이블 트랜지스터의 게이트는 버퍼회로의 인에이블 입력과 접속된다. 인에이블입력에서 나타난 인에이블 신호는 알려진 오버타임 과정에서 동요하는 과정에서 버퍼회로를 작동하지 않게 할 수 있다. MOS-트랜지스터는 정전류원으로서 기능한다. MOS-트랜지스터는 제 2 공급전위와 접속되며 값에 있어서 기준전위에 놓이는 그 게이트는 제 2 공급전위에 대하여 일정한 차이를 가진다. 동작동안, MOS-트랜지스터는 도통한다.

Description

집적 버퍼 회로
제1도 내지 제7도는 본 발명에 따른 회로의 여러실시예에 대한 개략 다이어그램.
제8도 내지 제9도는 전위의 개략 그래프.
제10도는 결과적인 스위치 오버 점의 개략 그래프.
제11도 내지 제12도는 본 발명에 따른 회로의 추가 실시예에 대한 개략 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
l : 정전류원 l1,l2 : 인버터
IN : 입력 신호 ONT : 출력신호
N,P : 트랜지스터 EN : 인 에이블 트랜지스터
VSS : 제1공급 전위 VDD : 제2공급전위
Vref : 기준전위 R : 저항
D : 다이오드 Dvss : 제1캐패시터
CIN : 제2캐패시터 THHy, TDHy : 히스데리시스 트랜지스터
I : 노드
본 발명은 인버터와 적어도 하나의 정전류원을 구비한 집적버퍼회로에 관한 것이다.
버퍼회로는, 회로에서의 입력신호를 내부에서 요구되는 신호특성(특히 요구되는 신호레벨)에 접합하도록 하기 위하여 또는 회로의 출력신호를 수신하는 추가 회로에 그 출력신호가 적합하도록 하기 위하여 집적회로에서 종종 필요로 한다. 버퍼회로의 공통되는 한 단점은, 감도가 공급전압의 라인에서 노이즈와 같은 간섭이 있다는데에 있다. 더욱이, 그 기능은 공급전압에서 발생할 수 있는 전압변동에 대단히 높이 의존한다. 이러한 것은 버퍼회로가 TTL레벨신호를 CMOS레벨 신호로변환하는 경향이 있다면 특히 사실일 것이다(TTL 레벨 : OV 및 2.4V ; CMOS레벨 : OV 및 4-6V 특히 5V).
이러한 종류의 한 버퍼회로가 JP-A 58-207729(A)에 관한 1984년 3월 9일자 일본특허초록집 Vol.8, No. 53(E-231)(1490)으로 부터 공지되어 있다. 정전류원이 상술한 감도에서 간섭을 줄이는 작용을 한다 할지라도 목표된 범위까지는 간섭을 줄이지 못한다.
[발명의 개요]
본 발명의 목적은 상술한 유형의 공지된 장치의 단점을 극복하며 그 입력신호와 공급전압 라인에서 간섭에 크게 무관한 집적 버퍼회로를 제공하기 위한 것이다. 이것은 공급전압의 변동을 가능하면 무디게 한다. 더욱이, 이는 TTL레벨입력신호와 CMOS레벨 입력신호에 적합하며, 각 경우에 그 출력신호는 CMOS 레벨을 가진다
그러한 관점에서 상술하며 다른 목적에 해결하기 위하여 본 발명에 의해, 입력신호를 수신하기 위한 입력단과 정전류원을 구비하는 제 1 인버터와, 제 1 인버터와 직렬 접속되며 출력신호를 출력하는 출력된과 제 1 및 제 2 버퍼간에 접속된 회로노드를 구비한 제 2 인베터와, 제 1 인버터의 입력단을 형성하는 전기적 접속된 게이트를 구비하는 제 1 인버터의 제 1 및 제 2 트랜지스터와, 제 1 공급 전위와 접속된 소오스를 구비하는 제 1 인버터의 제 1 트랜지스터와, 정전류원과 접속된 소오스를 구비하는 제 1 인버터의 제 2 트랜지스터와, 제 1 트랜지스터는 드레인을 가지는바, 제 1 트랜지스터의 드레인과 회로 노드간에 접속된 전류이동경로를 구비하는 제 1 인에이블 트랜지스터와, 정전류원에 의해 형성된 경로와 병렬로 접속된 전류이동 경로와 제 1 인버터의 제 2 트랜지스터를 구비하는 제 2 인에이블 트랜지스터와, 인에이블 입력단과 접속되는 제 1 및 제 2 인에이블 트랜지스터의 게이트와 버퍼회로의 인에이블 입력단으로 이루어진 집적 버퍼회로를 제공한다.
본 발명의 추가 특징에 의하면 정전류원을 제 1 인버터의 제 2 트랜지스터의 소오스와 제 2 공급 전위간에 접속된 MOS-트랜지스터를 포함하는바, 상기 MOS-트랜지스터는 버퍼회로의 동작동안 전기적으로 도통되며 버퍼회로의 동작동안 기준 전위를 수신하는 게이트를 구비하고, 상기 기준 전위는 일정량만큼 제 2 공급 전위로 부터 다른 값을 가진다.
본 발명의 또다른 특징에서 MOS-트랜지스터는 P-채널 MOS-트랜지스터이다.
본 발명의 추가특징에 의하면, 집적버퍼회로는 기준전위 발생 수단을 포함하는바, 상기 발생 수단은 저항수단과 다이오드 수단을 포함하고; 상기 다이오드 수단은 MOS-트랜지스터의 게이트와 제 2 공급전위간에 접속되고; 상기 저항수단은 MOS-트랜지스터의 게이트와 제 1 공급 전위 간에 접속된다.
본 발명은 추가 특징에 의하면, 집적버퍼회로는 기준전위 발생수단을 포함하는바, 상기 발생수단은 저항수단과 다이오드 수단을 포함하고; 상가 저항수단은 제 1 저항기 부분과 제 2 저항기 부분을 가지는 포텐셔미터형 저항기이고; 상기 제 1 및 제 2 저항기 부분은 서로 마주보는 단면에서 MOS-트랜지스터의 게이트와 접속하며 저항기 수단의 전위 픽업을 형성하고; 상기 다이오드 수단은 제 1 저항기 부분과 제 2 공급전위간에 접속되고; 제 2 저항기 부분은 제 1 공급 전위와 접속된다.
본 발명은 추가 특징에 의하면, 집접버퍼회로는 기준전위 발생수단을 포함하는바, 상기 발생수단은 제 1 및 제 2 저항기와 다이오드 수단을 포함하고; 제 1 및 제 2 저항기는 MOS-트랜지스터의 게이트와 서로 다수와 접속되고; 상기 다이오드 수단은 제 1 저항기와 제 2 공급전위간에 접속되고; 제 2 저항기는 제 1 공급전위와 접속된다.
본 발명의 또다른 특징에 의하면, 상기 다이오드 수단은 다이오드로서 트랜지스터의 형태에서 스위치된다.
본 발명의 추가 특징에 의하면, 상기 다이오드 수단은 적어도 한 p-n 적합 다이오드의 형태에 있는 것이다.
본 발명의 추가 특징에 의하면, 집적 버퍼는 MOS-트랜지스터의 게이트와 제 1 공급 전위간에 접속된 제 1 캐패시터 및/또는 MOS-트랜지스터의 게이트와 제 1 인버터의 입력단자 간에 접속된 제 2 캐패시터를 포함한다.
본 발명의 또다른 특징에 의하면, 회로 노드와 제 1 공급 전위간에 접속된 채널 경로를 가지며 제 2 인버터의 출력에 접속된 게이트를 제 1 히스테리시스 트랜지스터 및/또는 회로 노드와 제 2 공급전위 간에 접속된 채널 경로를 가지며 제 2 인버터 출력과 접속된 데이타를 가지는 제 2 히스테리시스 트랜지스터를 포함한다.
본 발명의 추가 특징에 의하면, 제 1 히스테리시스 트랜지스터는 P-채널 트랜지스터이고 제 2 히스테리시으 트랜지스터는 P-채널 트랜지스터이다.
본 발명의 추가 특징에 의하면, 제 1 히스테리시스 트랜지스터는 정전류원의 전류보다 작은 포화 전류를 가진다.
본 발명의 추가 특징에 의하면, 상기 히스테리시스 트랜지스터는 채널폭과 길이를 가지는 채널을 구비하며, 상기 채널 길이와 폭은, 채널폭의 비가 제 1 인버터의 제 1트랜지스터 채널 길이보다 작다.
본 발명의 추가 특징에 의하면, 제 1 및 제 2 인에이블 트랜지스터는 상호 대향 채널형이다.
본 발명의 부수적인 특징에 의하면, 제 1 및 제 2 인에이블 트랜지스터는 같은 유형의 채널형이며 상기 회로는 인에이블 입력과 제 1 및 제 2 인에이블 트랜지스터 간에 접속된 제 3 인버터를 포함한다.
본 발명의 대한 특징으로서 고려된 다른 특징은 첨부된 청구범위에서 설명하고 있다.
본 발명의 집적 버퍼회로에 대하여 기재되며 설명되었다 할지라도 본 발명의 요지를 벗어나지 않고 청구범위에서 여러 변형과 구조 변경이 가능하므로 그에 제한되지는 않는다.
본 발명의 추가 목적 및 장점과 함께 구조는 첨부된 도면과 함께 설명함으로서 더욱 잘 이해할 수 있을 것이다.
먼저, 제1도를 참조하면 다음과 같은 제 1 및 제 2 인버터(I1,I2)가 도시되어 있다. 제 1 인버터(I1)는 상호 직렬접속된 n-채널 트랜지스터(N1)과 P-채널 트랜지스터(P1)를 가지는 CMOS 인버터이다. 동작시에 입력신호(IN)는 트랜지스터 (N1 및 P1)의 게이트를 경유하여 제 1 인버터에서 나타난다. 입력신호는 TTL레벨 또는 CMOS레벨을 가질 수 있다. 동작시에 버퍼회로의 출력신호(OUT)는 CMOS인버터일 수 있는 제 2 인버터 (I2)의 출력레서 나타난다. 두개의 인버터(I1 및 I2)는 회로노드 (1)와 제 1인에이블 트랜지스터(EN1)를 경유해 서로 접속된다. 제 1 인버터 (I1)의 한 트랜지스터(N1)의 소오스는 제 1 공급전위(VSS: 통상 OV임)와 접속된다. 제 1 인버터(I1)의 다른 트랜지스터(P1)의 소오스는 정전류원(I)과 접속된다. 제 1 인에이블 트랜지스터(EN1)은 회로노드(1)과 제 1 인버터(I1)의 n-채널 트랜지스터 (N1)간에 접속된다. 제 2 인에이블 트랜지스터(EN2)는 정전류원(I)과 제 1 인버터 (I1)의 P채널 트랜지스터(P1)를 포함하는 배열에 병렬로 접속된다. 두개의 인에이블 트랜지스터(EN1 및 EN2)의 게이트는 버터회로의 인에이블 입력(EN)에 연결하여 접속된다. 인에이블 신호(φEN)는 동작동안 인에이블 입력(EN)에 이용될 수 있다
제1인버터(I1)의 스위치오버점은 상기 인버터의 트랜지스터(N1)의 적절한 크기에 의해 도통한 제1인에이블 트랜지스터(EN1)과 차단된 제2인에이블 트랜지스터 (EN2)를 가진 정전류원(I)의 전류값의 함수로서 한정된다. 제10도는 결과적인 스위치 오버점(종좌표에서 측정단위:전압)을 도시한다.
트랜지스터(N1)의 채널폭이 변화함다면(횡좌표에서 측정단뒤 : ㎛)변수로서 정전류원(I : 측정단뒤 : ㎂)의 다양한 전류 크기를 지시하며 트랜지스터(N1)의 채널 길이 1.4㎛에서 항상 일정하다고 가정한다. 제1인버터(I1)가 CMOS 인버터이기 때문에 그 스위치 오버점은 매우 좁은 제한내에서 결정된다.
도통한 제1인에이블 트랜지스터(EN1) 및 차단된 제2인에이블 트랜지스터 (EN2)의 경우에, 정전류원(I)을 가진 제1인버터(I1)의 P채널 트랜지스터(P1)의 접속때문에 버퍼회로는 정전류원(I)에 대한 공급전원으로서 이용하는 제2공급전위 (VDD)에서 전압변동과 간섭에 매우 무관하게 된다. 매우좁은 제한내인 제1인버터 (I1)의 스위치오버점 제한때문에 입력신호(IN)의 간섭에 무관하게 된다.
두개의 인에이블 트랜지스터(EN1,EN2)는 인에이블신호(φEN)에 의해 간섭에 대한 감도를 추가적으로 감소시키는데; 동작동안, 인에이블 신호(φEN)는 통상 활성인 제1논리 레벨(제2도의 실시예에서, 제1인에이블 트랜지스터(EN1)는 n-채널형이며 제2 인에이블 트랜지스터(EN2)는 P-채널형으로서 이는 하이 논리레벨이다)을 가지는바 이때, 제1인에이블 트랜지스터(EN1)은 전기적으로 도통하게 되며 제2 인에이블 트랜지스터(EN2)는 전기적으로 차단된다. 그와같은 경우에 입력신호(IN), 제1인버터(I1)의 크기와 정전류원(I)의 크기에 의해 결정되는 신호가 회로노드(1)에서 나타나고, 이는 제2(I2)에 의해 출력신호(OUT)의 형태로 버터회로의 출력에 도달한다.
어떤 시간에 특히 강한 간섭이 기대될 수 있다는 것이 알려진 경우에(예컨대, 본발명의 버퍼회로를 포함하고 어드레스 인계신호에 의해 제어되는 어드레스 가산장치를 가지는 집적반도체 메모리의 경우에는 이러한 어드레스 인계신호는 그 레벨상태가 변화할 때 반도체 칩에 특히 큰 간섭을 야기한다). 인에이블 신호(φEN)가 상기 간섭이 야기될 수 잇는 시간에서 비활성인 제2 논리레벨(제1도의 실시예에서, 이는 낮은 레벨이다)을 가지며, 그렇지 않은 경우에 활성인 제1논리레벨을 갖도록, 코스 오버 타임을 인에이블 입력(EN)에 인가할 수 있다. 비활성 레벨이 주어질때 그 후 제1 인에이블 트랜지스터(EN1)는 버퍼회로의 입력신호 (IN)에 무관하게 차단되며, 제2인에이블 신호(EN2)는 전기적으로 도통하므로 정전류원(I)과 제1 인버터(I1)의 효과가 삭제된다. 그와 같은 경우에 제2공급전위(VDD)의 값을 가지는 레벨이 회로노드(1)에서 설정되며 그 결과로서 출력신호 (OUT)는 낮은 레벨를 갖게된다. 출력신호(OUT)의 낮은 레벨의 결과 본 발명의 버퍼회로를 포함하며 버퍼회로의 출력측에 접속된 집적회로의 다른 회로요소가 비활성이 되도록 스위치된다.
제2도는 제1도의 실시예의 유리한 특징을 도시한다. 제2도에서, 정전류원(I)은 P-채널형인 MOS-트랜지스터(P2)를 구비한다. 그 채널경로는 제1인버터(I1)의 다른 트랜지스터(P1)의 소오스와 제2공급 전위(VDD)간에 접속된다. 동작 동안에 이러한 MOS 트랜지스터(P2)의 게이트에, 기준전위(Vref)가 걸리며, 이는 제2공급 전위 (VDD)의 값에 대해 일정한 값을 가진다.
제2공급전원(VDD)의 값이 동작시 변화량(△VDD) 만큼 감소한다면 그 후 기준전위(Vref)는 같은 변화량(△VDD)만큼 감소한다. 제2공급전위(VDD)의 값이 동작시 변화량(△VDD)만큼 증가한다면, 그 후 기준전위(Vref)는 같은 변화량(△VDD)만큼 증가한다. 제2인에이블 트랜지스터(EN2)가 차단될 때 MOS-트랜지스터(P2)가 전기적으로 도통하도록 기준전위(Vref)의 값이 정해진다. MOS-트랜지스터(P2)의 게이트와 소오스 간의 전압(UGS)은 상술한 바와같이 일정 하다. 따라서, 동작동안, 일정하게 흐르는 전류(IDS)는 MOS- 트랜지스터의 채널상을 따라 흐르며; 따라서 이러한 트랜지스터는 정전류원(I)으로서 작용한다.
제2도는 인에이블 트랜지스터(EN1,EN2)의 추가 실시예를 도시하는 한편, 제1도의 실시예에서 인에이블 트랜지스터(EN1,EN2)는 대향한 채널형(제1인에이블 트랜지스터(EN1); n-채널, 제2인에이블 트랜지스터(EN2);P-채널), 제2도의 실시예에서는 그들은 같은 채널형으로서 n-채널이다. 더욱이, 제3인버터(I3)는 인에이블 입력 (EN)과 제2 인에이블 트랜지스터(EN2)의 게이트간에 배치되므로 제2도의 제2인에이블 트랜지스터(EN2)는 인에이블 신호(φEN)에 대하여 제1도의 제2 인에이블 트랜지스터(EN2)와 같은 위칭 동작을 한다.
제3도의 실시예는, P-채널형의 인에이블 트랜지스터(EN2, EN2)를 가지며, 기준전위(Vref) 를 발생하기 위한 장치에 의해 확장되는 것을 제외하는 제2도에 대응하는 특징을 보이고 있다. 제3도의 인에이블 트랜지스터(EN1, EN2)의 스위칭 동작이 제2도의 인에이블 트랜지스터(EN1, EN2)의 스위칭 동작과 반대이기 때문에 제2도와 관련하여 설명한 제3인버터(I3)는 제3도에서 인에이블 입력(EN)과 제1 인에이블 트랜지스터(EN1)의 게이트간에 배치된다.
제3도의 기준전위(Vref) 발생수단은, 제2공급전위(VDD)의 MOS-트랜지스터 (P2)의 게이트 간에 배열된 3개의 직렬 접속 다이오드(D : 적어도 한 다이오드는 본 발명에 따라 제공됨)와, MOS-트랜지스터(P2)의 게이트와 제1공급전원(VSS)간에 제공된 저항(R)를 포함한다. 통상적인 상기 저항(R)은 다수의 저항기(직렬 및/또는 병렬접속)를 가지는 저항기 회로망 또는 저항기에 의해 제공될 수 있다.
입력신호(IN)에 대한 상태에서 그리고 인에이블 신호(φEN)의 제1논리레벨이 활성일때 가장 적은 가능한 전류가 제2공급전위(VDD)와 제1공급전위 (VSS;다이오드 (D)를 경유해)간에 흐르도록 저항기(R)의 저항(예컨대, 250㏀)은 결정된다. 실시예에 의하면 삽입 저항기로서 구현되거나 또는 하이 임피던스 폴리실리콘 라인의 형태에서 높은 채널 저항을 가진 MOS-트랜지스터로서 구현된다. 이와같은 방법에서, 기준전위(Vref)는 여러 다이오드(D)의 다이오드 전압 강하(유동전압:VthD)의 합인 ΣVthD)인 제2공급 전위(VDD)와 같은 차이를 나타낸다.
제3도의 세개의 다이오드(D)나 제4도의 2개의 다이오드(D) 대신에 제5도에서는 다이오드로서 스위치되는 n-채널 트랜지스터 형태의 단일 다이오드(D)를 도시하고 있다.
제4도의 실시예에서, 다이오드(D)는 다이오드(제3도와는 같지 않으나 단지 두개의 다이오드(D)가 도시됨)로서 스위치된 트랜지스터이다. 트랜지스터(D)는 P-채널형이다. 인에이블 트랜지스터(EN1 및 EN2)는 제1도의 실시예에서와 같이 반대 채널이다.
제3도의 세개의 다이오드(D)나 제4도의 2개의 다이오드(D) 대신에 제5도에서는 다이오드로서 스위치되는 n-채널 트랜지스터 형태의 단일 다이오드(D)를 도시하고 있다.
집적 반도체 회로내에서 본 발명의 버퍼회로를 구현하기 위하여 다이오드로서 스위치되는 P-채널 트랜지스터와 같은 다이오드(D)를 제공한다. 다른 두 개의 실시예(다이오드로서 n-채널 트랜지스터 또는 p-n 접합 다이오드)와 비교할 때 이것은 MOS-트랜지스터에서의 생산 변화(P2: 기술 및 온도 의존도에 의해 야기된 변동)는 다이오드(D)로서 스위치되는 P-채널 트랜지스터에 의한 제조동안 자동으로 보상되고 장점을 가지고 있다.
제6도의 개량은 제4도의 실시예에 따른 것이다.
그것은 MOS-트랜지스터(P2)의 게이트와 제1공급전원(VSS)간에 배치된 제1캐패시터(Cvss')에 더하여 포함한다. 이것은, 용량성 결합이 MOS-트랜지스터(P2)에 채널 전류(IDS)의 감소를 야기하고 이는 제1인버터(I1)의 트랜지스터(N1)에 대한 영향을 차례로 극복하기 때문에, 불리한 조건하에서 제1인버터(I1)의 트랜지스터 (N1)의 스위칭 동작(트랜지스터(N1)의 게이트에 소오스간 전압(UGS)의 영향)을 떨어지게할 수 있는 제1공급 전위(VSS; 이는 OV에서 통상 공통기준 전위임)의 간섭은, 제1공급전위(VSS)에 대한(즉, 제1인버터(I1)의 트랜지스터(N1)의 소오스에 대한) 기준 전위(Vref)의 용량성 결합에 의해 크게 감소된다. 제1캐패시터(CVSS)는 입력신호(IN)가 TTL레벨을 가질때는 언제나 특히 중요하다. 입력신호(IN)의 부분에 대한 2.4V의 하이레벨에서 제1인버터(I1)의 트랜지스터(N1 및 P1)은 사실상 전기적으로 도통한다(VSS=OV 및 VDD=5V의 공급전위를 가정한다)역으로, 입력신호(IN)는 CMOS레벨을 가지므로 그 후 제1캐패시터(CVSS)는 버퍼회로의 기능을 악화시키지 않고 생략할 수 있는데 이는 입력신호(IN)의 로우레벨이 제1공급전위(VSS)의 값과 같으며 하이레벨이 제2공급전위(VDD)의 값과 같기 때문이다. 제1공급전위(VSS0가 거의 최소의 간섭을 나타낼 수 있도록 달리 제공되는 한 입력 신호(IN)는 TLL레벨을 가질때 생략할 수 있다.
제7도는 제6도의 실시예의 또다른 장점은 도시하는 것으로 즉 본 발명에 따른 버퍼회로의 동작을 최적화하는 것이다. 첫째, 제2캐패시터(CIN)은 MOS-트랜지스터(P2)의 게이트와 제1인버터(I1)의 입력간에 배열된다. 이러한 것은 기준전위 (Vref)와 입력신호(IN)간에 용량성 결합을 야기하며(활성 인에이블 신호(φEN)를 주어진다면) 제5도의 실시예와 비교한 바와같이 제1인버터(I1)의 짧은 스위칭 타임을 야기한다.
두개의 캐패시터(CVSS, CIN)중 하나 또는 두개 모두의 캐패시터(CVSS, CIN)는 MOS 바렉터(varactor), 즉 소오스와 드레인이 서로 전기적으로 접속되는 트랜지스터로 구현될 수 있다.
하이에서 로우상태(또는 역으로)로 비교적 느린 전환(활성화된 인에이블 신호(φEN)가 주어질때)이 출력에서(즉, 회로노드(1)에서) 발생하도록 제1인버터(I1)가 그 스위치오버 점 부근에 대해 조절된다면, 제2인버터(I2)의 스위치 오버점 부근에 있는 회로노드(1)의 레벨 값에 대한 결과는, 제2 인버터(I2)가 로우와 하이 사이에서 역방향 및 순방향으로(또는 그 반대로) 신속하게 자주 스위칭된다는 것이다. 이것은 바람직하지 못하다. 이와같은 바람직하지 않은 스위칭 동작은 입력신호 (IN) 및/또는 제1공급전위(VSS)에서의 간섭때문일 수 있다.
제7도의 회로에서, 히스테리시스 트랜지스터(TNHg 및 TPHg)가 제공되어 있으며, 제1 히스테리시스 트랜지스터(THNy)는 제1공급전위(VSS)와 회로노드(1)간에 채널 경로를 갖도록 배치된다. 그의 게이트는 버퍼회로의 출력에 접속된다. 따라서 출력신호(OUT)는 동작동안 TNHy 게이트에 나타난다. 히스테리시스 트랜지스터 (TNHg)는 n-채널형이다. 제2히스테리시스 트랜지스터(TPHy)는 제2공급전위(VDD)와 회로노드(1)간의 채널경로를 갖도록 배치된다. 그 게이트는 버퍼회로의 출력에 접속된다. 따라서, 출력 신호(OUT)는 또한 동작동안 제2 히스테리시스 트랜지스터 (TPHy)의 게이트에서 나타난다. 히스테리시스 트랜지스터(TPHy)는 P-채널형이다.
이에따라, 제1 히스테리시스 트랜지스터(THNy)의 포화전류는 정전류(I)의 전류보다 낮으며(바람직하게는 정전류원(I)의 전류의 최대 30%에 달함), 그리고 제2 히스테리시스 트랜지스터(TPHy)의 채널폭 및 길이 간의 비(W/I)가 제1인버터(I1)의 트랜지스터(N1)의 채널 길이에 대한 채널폭의 대응비보다 작다면(바람직하게는, 트랜지스터(N1) 값의 최대 30%에 달하는 것)바람직하다.
히스테리시스 트랜지스터(THNy, TPHy)의 기능을, 인에이블 신호(φEN)가 그의 활성화된 제1논리레벨에 있다고 가정할때 제8도의 다이오그램과 관련하여 설명한다. 입력신호(IN)의 값은 버퍼회로의 다양한 실시예에 대한 버퍼회로의 출력신호 (OUT)의 값의 곡선형태로 표시되어 있다. 입력신호(IN)의 상승 및 하강은 각각의 경우에 곡선에서 화살표에 의해 나타난다.
곡선 A(점선으로 도시)는 히스테리시스 트랜지스터(THNy, TPHy)가 없이 본 발명에 따른 버퍼회로의 스위칭 동작을 설명한다. 출력신호(OUT)의 부분에서 로우에서 하이로 그리고 하이에서 로우로 변환하기 위한 버퍼회로의 스위치 오버점이 입력신호(IN)의 값(VA)에 위치된다.
공급전위(VSS, VDD) 및/또는 입력신호(IN)에서 주된 간섭이 로우 상태에서 하이상태로 출력신호의 바람직하지 못한 변환(이러한 간섭이 시간구간을 예견할 수 없으므로 비활성 제2논리레벨이 인에이블 신호(φEN)에 할당될 수 있다고 가정할때)을 야기할 수 있는 간섭보다 크게 기대된다면, 그후에 제8도의 제2히스테리시스 트랜지스터(TPHy)가 제공된다(곡선 A 및 B), 이러한 것은, 입력신호(IN)가 상승한다면, 출력신호(OUT)는 히스테리시스 트랜지스터가 없는 버퍼회로의 입력신호(IN)의 값(VA: 0.1 내지 0.4V) 보다 더 큰 입력신호(IN)의 전위(VTPy; 곡선 B)의 값까지 그의 하이 값을 취하지 않게 된다. 입력신호(IN; 곡선 B에서 화살표)의 값의 상승동안, 버퍼회로의 스위치 오버 점은따라서 입력신호(IN)의 더 높은 값의 방향으로 이동된다. 입력신호(IN)의 값이 하이에서 로우쪽으로 강하된다면(곡선 A로 떨어지는 화살표)버퍼회로의 스위치 오버점은 입력신호(IN); 히스테리시스 트랜지스터가 없는 버퍼회로에 대응하는)의 값(VA)에서 변하지 않고 유지된다.
(역으로, 앞서 설명한 바와같이 시간구간에서 미리 알 수 없지만) 공급전위 (VSS, VDD) 및/또는 입력신호(IN)에서 주된 간섭이 하이상태에서 로우상태로 출력신호의 바람직하지 못한 변환을 야기할 수있는 간섭보다 크게 기대된다면, 그후 제1 히스테리시드 트랜지스터(THNy)가 제공된다(곡선 A 및 C). 이러한 것은 입력신호(IN)의 값(VA ; 곡선 A에서 상향하는 화살표; 히스테리시드 트랜지스터가 없는 버퍼회로에 대응함)에서 변화하지 않는 하이값을 유지한다. 입력신호(IN)의 갑싱 하이 에서 로우쪽으로 하강한다면(곡선 C에서 하강방향의 화살표), 그후, 버퍼회로의 스위치 오버점이 입력신호(IN)의 더 낮은 값의 방향인(O.1 내지 0.4V 만큰 하부로 이동) 값(VTNHy)으로 이동된다.
그러나, 하이상태에서 로우상태로 변환 및 로우상태에서 하이상태로 변환에서 출력신호(OUT)의 바람직하지 못한 변환을 야기시키는 간섭이 야기될 수 있지만, 그후 제7도(제8도에서 곡선 B와 C)에서 도시한 바와같은 히드테리시드 트랜지스터 (TNHy, TPHy)를 이용함이 유리하다. 이와같은 것은 입력신호(IN)가 올라간다면 출력신호(OUT)는 히스테리시드 트랜지스터가 없는 버퍼회로의 입력신호(IN)의 값(VA; 0.1~0.4V 더 높음) 보다 더 큰 VTPNy 신호(IN)의 값에서 까지 그 하이값을 추정하지 못한다. 입력신호(IN; 곡선 B의 화살표)의 값이 올라가는 동안, 따라서 버퍼회로의 스위치 오버점은 입력신호(IN)의 더 높은 값의 방향으로 이동된다. 마찬가지로, 입력신호(IN)의 값이 하이에서 로우로 하강한다면 (곡선 C에서 하강화살표) 버퍼회로의 스위치 오버점은 히스테리시드 트랜지스터가 없는 버퍼회로(0.1 내지 0.4V 만큼 하강하여 이동함)와 비교하여 입력신호(IN)의 낮은 값 방향인 값(VTNHY)으로 이동한다.
제9도는 제2공급전위(VDD : 곡선 F)에 대해 플로트된 제3도 내지 제6도의 다이오드에 대한 버퍼회로의 기준전위(Vref)의 값을 도시한다. 제2도 및 제7도의 실시예에서 그 곡선은 정성적으로는 동일하나; 단지, 제2도 및 제7도의 실시예에서 다이오드가 도시되어 있지 않기 때문에 곡선은 정량적으로 다를 수 있다.
곡선 E는 조건 V'ref=VDD의 결과를 야기시키는 기준전위(V'ref')의 가정적인 곡선을 설명한다. 본 발명에 의하면, 이러한 경우에, MOS-트랜지스터(P2)가 차단된 상태에 있으므로 인해 버퍼회로가 동작하지 않기 때문에 배제된다. 곡선 E는 곡선 F의 경로를 더욱 분명하게 설명하고 있으며 곡선 F는 제2공급전위(VDD)에 대한 기준전위(Vref)의 실제과정을 도시한다.
버퍼회로가 먼저 전환될 때, 제2공급전위(VDD)는 다이오드(D)를 경유하는 모든 전압강하의 합 ΣVthD와 같은 값까지 상승한다. 그점까지 지준전위 (Vref)의 값은 항상 OV이다. MOS-트랜지스터(P2)에서 게이트와 소오스간 전압(UGS(P2): 곡선 G로 나타남)은 값 ΣVthD까지 제2공급전위(VDD)의 상승과 평행하게 상승한다. 차후에는 제2공급전위(VDD)가 이러한합산 치 ΣVthD를 초과한다면, 그후 기준전위(Vref)는 제2공급전위의 동시값과 같은 값에서 합산치 ΣVthD를 감산하여 다음식 Vref=VDD-ΣVthD가 항상 적용되도록 상승된다. 따라서, 이러한 범위에서, 다음 방정식이 MOS-트랜지스터(P2)에서 게이트와 소오스간 전압(UGS(P2))에 적용된다.
UGS(P2)= VDD - Vref = VDD - (VDD - ΣVthD) = VthD.
이와같은 값은 일정하다. 본 발명에 따라 합산치 ΣVthD가 MOS-트랜지스터 (P2)의 동작전압(Vth(P2))의 값보다 크거나, 같다면, 그후에 일정하게 흐르는 전류(IPS)는 MOS-트랜지스터(P2)의 채널경로에 대해 정전류원(I)과 같은 같은 기능을 하는 MOS-트랜지스터(P2)함수를 따라 흐른다.
제9도는 그 경우에 제2공급전위(VDD)의 값이 변화량(△VDD; 항복전압으로 부터 또는 제2공급전위(VDD)의 상승시 도시한 바와같이)만큼 변화할 때를 도시하는 것으로 기준전위(Vref)의 값은 이와같은 변화량(△VDD)만큼 변화한다.
제11도는 본 발명의 버퍼회로의 추가 유리한 실시예를 도시한다.
제3도의 실시예에 기초하나 다음과 같은 변화가 있다. : 첫째, 두개의 인에이블 트랜지스터(EN2 및 EN2)는 제1도와 관련하여 이미 설명한 바와같이 상보형으로 대향한 채널형이다. 둘째, 저항기(R)는 MOS-트랜지스터(P2)의 게이트와 제1공급전위(VSS : 제3도) 간에 접속되지 않고 다이오드(D)와 제1공급전위(VSS) 사이에 접속된다. 저항기(R)는 포텐셔미터와 같은 방법으로 MOS-트랜지스터(P2)의 게이트와 접촉된 저항 픽업을 구현한다. 따라서 저항기(R)는 두개의 저항기 성분(R1, R2)에서 기능적으로 분할한다. 제1저항기성분(R1)은 다이오드와 MOS-트랜지스터(P2)의 게이트와 접속된 저항 픽업인 반면 제2 저항기 성분(R2)은 상기 저항픽업과 제1 공급전위(VSS)간에 배치된다.
이러한 구간에서, 그리고 상기 저항기(R)에서 저항픽업의 적당한 위치에서, 목표된 기준전위(Vref)의 값은 적당한 다이오드(D) 수를 그 다이오드 전압강하 (VthD)에 의해 선택함에 의해서 보다 더 정확하게 조절할 수 있다.
제12도를 고려하면 기술적으로 동일한 변형이, 두개의 저항기 성분(R1, R2)을 가진 저항대신에, 직렬로 상호접속된 적어도 두개의 분리 저항기 (R1', R2')에 의해 제공된다. 제1저항기(R1')는 MOS-트랜지스터(P2)의 게이트와 다이오드(1)간에 배치되는 한편 다른 저항기(R2')는 MOS-트랜지스터(P2)의 게이트와 제1공급전위 (VSS)간에 배치된다.

Claims (22)

  1. 집적버퍼회로에 있어서, 입력신호를 수신하기 위한 입력단과 정전류원을 구비하는 제1인버터와; 상기 제1인버터와 직렬접속된 제2인버터로서, 상기 집적회로의 출력신호를 출력하는 출력단과 상기 제1 및 제2 인버터간에 접속된 회로 노드를 구비한 제2 인버터를 포함하며, 상기 제1인버터는 제1 및 제2트랜지스터를 포함하는 CMOS 인버터이며, 상기 제1 및 제2 트랜지스터는 상기 회로노드를 통해 접속되며 서로 반대인 채널 타입이며, 상기 제1 인버터의 상기 제1 및 제2트랜지스터는, 상기 제1인버터의 상기 입력단을 형성하는 전기적 접속된 게이트들을 구비하며, 상기 제1인버터의 상기 제1트랜지스터는, 제1공급전위와 접속된 소오스를 구비하며, 상기 제1인버터의 상기 제2트랜지스터는 상기 정전류원에 접속된 소오스를 구비하며, 상기 제1트랜지스터는 드레인을 가지며, 상기 제1트랜지스터의 상기 드레인과 상기 회로노드간에 접속된 전류이동경로를 구비한 제1인에이블 트랜지스터와; 상기 정전류원과 상기 제1인버터의 상기 제2트랜지스터에 의해 형성된 경로에 병렬로 접속된 전류이동경로를 갖는 제2 인에이블 트랜지스터와, 상기 제1 및 제2 인에이블 트랜지스터의 상기 게이트들과 접속된 상기 버퍼회로의 인에이블 입력단을 포함하며, 상기 정전류원은 상기 제1인버터의 상기 제2트랜지스터 소오스와 제2 공급전위간에 접속된 MOS-트랜지스터를 포함하며, 상기 MOS-트랜지스터는 상기 버퍼회로의 동작동안 전기적으로 도통되며 상기 버퍼회로의 동작동안 기준전위를 수신하는 게이트를 구비하고, 상기 기준전위는 일정량만큼 상기 제2공급전위와 다른 값을 가지며, 상기 버퍼회로는 상기 기준전위를 발생시키기 위한 수단을 또한 포함하는 것을 특징으로 하는 집적버퍼회로.
  2. 제1항에 있어서, 상기 MOS-트랜지스터는 P-채널 MOS-트랜지스터인 것을 특징하는 집적버퍼회로.
  3. 제1항에 있어서, 상기 기준전위 발생수단은 저항 수단과 다이오드 수단을 포함하고; 상기 다이오드 수단은 상기 MOS-트랜지스터의 게이트와 상기 제2공급전위간에 접속되고; 상기 저항수단은 상기 MOS-트랜지스터의 게이트와 상기 제1공급전위 간에 접속되는 것을 특징으로 하는 집적버퍼회로.
  4. 제1항에 있어서, 상기 기준전위 발생수단은 저항수단과 다이오드 수단을 포함하고; 상기 저항수단은 제1저항기 부분과 제2저항기 부분을 가지는 포텐쇼미터형 (potentiometer-type) 저항기이고; 상기 제1 및 제2 저항기 부분은 서로 마주보는 단면에서 상기 MOS-트랜지스터의 게이트와 접속하며 상기 저항기 수단의 전위픽업을 형성하고; 상기 다이오드 수단은 상기 제1저항기 부분과 상기 제2공급전위간에 접속되고; 상기 제2저항기 부분은 상기 제1공급전위와 접속되는 것을 특징으로 하는 집적버퍼회로.
  5. 제1항에 있어서, 상기 기준전위 발생수단은 제1 및 제2 저항기와 다이오드 수단을 포함하고, 상기 제1 및 제2 저항기는 서로 접속되고 상기 MOS-트랜지스터의 게이트와 접속되며; 상기 다이오드 수단은 상기 제1저항기와 상기 제2공급전위간에 접속되고, 상기 제2저항기는 상기 제1공급전위와 접속되는 것을 특징으로 하고 있는 집적버퍼회로.
  6. 제3항에 있어서, 상기 다이오드 수단은 적어도 하나의 p-n 접합 다이오드와 다이오드로서 스위칭되는 트랜지스터의 하나인 것을 특징으로 하는 집적버퍼회로.
  7. 제4항에 있어서, 상기 다이오드 수단은 적어도 하나의 p-n 접합 다이오드와 다이오드로서 스위칭되는 트랜지스터의 하나인 것을 특징으로 하는 집적버퍼회로.
  8. 제5항에 있어서, 상기 다이오드 수단은 적어도 하나의 p-n 접합 다이오드와 다이오드로서 스위칭되는 트랜지스터의 하나인 것을 특징으로 하는 집적버퍼회로.
  9. 제1항에 있어서, 상기 MOS-트랜지스터의 상기 게이트와 상기 제1공급전위간에 접속된 캐패시터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  10. 제1항에 있어서, 상기 제1인버터의 상기 입력과 상기 MOS-트랜지스터의 게이트 간에 접속된 캐패시터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  11. 제1항에 있어서, 상기 MOS-트랜지스터의 게이트와 상기 제1공급전위 간에 접속된 제1 캐패시터와 상기 MOS-트랜지스터의 게이트와 상기 제1인버터의 입력 간에 접속된 제2캐패시터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  12. 제11항에 있어서, 상기 제1 및 상기 제2 캐패시터 중 적어도 하나는 MOS 바렉터(varactor)인 것을 특징으로 하는 집적버퍼회로.
  13. 제1항에 있어서, 상기 회로노드와 상기 제1공급전위간에 접속된 채널경로를 가지며 상기 제2인버터의 출력에 결합된 게이트를 구비한 히스테리시스 트랜지스터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  14. 제13항에 있어서, 상기 히스테리시스 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 집적버퍼회로.
  15. 제13항에 있어서, 상기 히스테리시스 트랜지스터는 상기 정전류원의 전류보다 작은 포화전류를 가지는 것을 특징으로 하는 집적버퍼회로.
  16. 제1항에 있어서, 상기 회로노드와 상기 제2공급전위 간에 접속된 채널경로를 가지며 상기 제2 인버터의 출력과 접속된 게이트를 구비하는 히스테리시스 트랜지스터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  17. 제16항에 있어서, 상기 히스테리시스 트랜지스터가 p-채널 트랜지스터인 것을 특징으로 하는 집적버퍼회로.
  18. 제16항에 있어서, 상기 히스테리시스 트랜지스터는 채널폭과 채널 길이를 가지는 채널을 구비하며, 상기 채널 폭과 채널 길이는, 상기 제1의 인버터의 상기 제1트랜지스터 채널 길이에 대한 채널 폭의 비보다 작은 비를 갖는 것을 특징으로 하는 집적버퍼회로.
  19. 제1항에 있어서, 상기 회로노드와 상기 제1공급전위간에 접속된 채널경로를 가지며 상기 제2인버터의 출력에 접속된 게이트를 갖는 제1 히스테리시스 트랜지스터와; 상기 회로노드와 상기 제2공급전위간에 접속된 채널경로를 가지며 상기 제2 인버터의 출력에 접속된 게이트를 갖는 제2 히스테리시스 트랜지스터를 포함하는 것을 특징으로 하는 집적버퍼회로.
  20. 제19항에 있어서, 상기 제1 히스테리시스 트랜지스터는 n-채널 트랜지스터이고 상기 제2 히스테리시스 트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는 집적버퍼회로.
  21. 제1항에 있어서, 상기 제1 및 제2 인에이블 트랜지스터는 상호 반대 채널 타입인 것을 특징으로 하는 집적버퍼회로.
  22. 제1항에 있어서, 상기 제1 및 제2 인에이블 트랜지스터는 같은 유형의 채널 타입이며, 상기 집적버퍼회로는 상기 인에이블 입력과 제1 및 제2 인에이블 트랜지스터 중 하나의 게이트에 접속된 제3 인버터를 포함하는 것을 특징으로 하는 집적버퍼회로.
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