KR100238500B1 - 집적형 버퍼 회로 - Google Patents

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피터 토마스
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Abstract

집적형 버퍼 회로 구성은 상호 직렬로 연결된 두개의 인버터를 갖는다. 제 1 인버터는 n-채널 트랜지스터와 정전류 소스를 구비한다. 상기 n-채널 트랜지스터의 소스는 제 1 공급 전위에 연결된다. 상기 트랜지스터의 드레인은 제 1인에이블 트랜지스터를 통해서 정전류 소스와 연결된다. 제 2 인에이블 트랜지스터는 정전류 소스와 병렬로 연결된다. 인에이블 트랜지스터의 게이트는 버퍼 회로의 인에이블 입력과 연결된다. 인에이블 입력에 놓인 인에이블 신호는 시간상에서 생기는 공지된 경로의 교란이 발생될때 버퍼 회로를 비활성화 하는 것이 가능하다. MOS 트랜지스터는 정전류 소스로서 작용할 수 있다. 상기 MOS 트랜지스터는 제 2공급 전위에 연결되며, 그 게이트는 제 2 공급 전위에 대해 항상 일정한 차를 갖는 값의 기준 전위에 놓인다. 작동중에, MOS 트랜지스터는 전도된다.

Description

집적형 버퍼 회로
제1 내지 7도는 본 발명에 따른 회로의 여러 실시예의 개략적 회로도.
제8 및 9도는 개략적 전위도.
제10도는 예시된 규격의 개략적 표시도.
제11 및 12도는 본 발명의 회로구성에 대한 또다른 실시예의 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
I : 정전류 소스 I1 : 제 1 인버터
I2 : 제 2 인버터 VDD : 제 2 공급전위
EN1, EN2 : 인에이블 트랜지스터: 인에이블 신호
본 발명은 하나의 인버터와 적어도 하나의 정전류 소스(I)를 갖는 집적형 버퍼 회로에 관한 것이다.
버퍼 회로는, 집적형 회로에 필요로 할때가 있는데, 이를 테면 (특별히 요구되는 신호레벨과 같은) 내부적으로 요구되는 신호 특성에 회로의 입력 신호를 적응시키거나, 출력 신호를 수신하는 또다른 회로에 회로의 그 출력 신호를 적응시키기 위해서 필요로 할때가 있다. 버터 회로의 한가지 공통 단점은 공급 전압에 대한 라인상에 (잡음과 같은) 간섭에 민감하다는 것이다. 더우기, 그 기능은 공급 전압에서 발생될 수 있는 전압파동에 매우 종속되어 있다. 이것은 특히 버퍼 회로가 TTL 레벨을 갖는 신호를 CMOS 레벨을 갖는 신호로 변환하고자 할때 전압 파동에 종속된다(TTL 레벨 : OV 및 2.4 V, CMOS 레벨, 보통 OV 및 4-6V, 전형적으로는 5V).
이러한 종류의 버퍼 회로는, JP-A 58-207728(A)에 관련되어 있는 1984년 3월 9일자, 일본 특허 등록 제 8권 제 53호 (E-231)(1490)에 공지되어 있다. 여기서 정전류 소스가 전술된 간섭에 민감함에 어느정도 감소를 가져왔다 할지라도, 때때로 필요로 하는 만큼 감소시키지는 않는다.
따라서 본 발명의 목적은 이러한 일반형인 전술된 공지장치의 전술된 단점을 극복하며 입력 신호 및 공급 전압용 라인에서의 간섭에 거의 무관한 집적형 버퍼 회로를 제공하는 것이다. 상기 회로는 가능한한 공급전압의 파동에 무관해야 한다. 더우기, 상기 회로는 TTL 레벨을 갖는 입력 신호와 CMOS 레벨을 갖는 것에 적합하며, 각각의 경우에 그 출력 신호는 COMS 레벨을 갖어야 한다.
전술된 그리고 다른 목적에 비추어 본 발명에 따라서, 다음을 구비하는 집적형 버퍼회로가 제공된다. 즉, 하나의 입력 신호를 수신하기 위한 입력을 갖는 제 1 인버터와, 적어도 하나의 정전류 소스를 구비하는데, 상기 제 1 인버터는 적어도 하나의 정전류 소스와 상기 정전류 소스와 직렬로 연결된 하나의 트랜지스터를 구비하며, 제 1 인버터와 직렬로 연결된 제 2 인버터와 제 1 및 제 2 인버터 사이에 접속된 회로 노드를 구비하는데, 상기 제 2 인버터는 상기 버퍼 회로의 출력 신호를 내보내는 출력을 갖으며, 제 1 인버터의 입력을 형성하는 게이트와, 제 1 공급전위에 연결된 소스와 드레인을 정전류 소스에 연결시키기 위한 수단을 갖는 트랜지스터를 구비하며, 상기 연결 수단은, 제 1 인버터의 트랜지스터와 회로 노드 사이에 전기 연결된 제 1 인에이블 트랜지스터의 전류 전달 통로의 형태이며, 하나의 게이트와 상기 정전류 소스에 병렬로 연결된 전류 이동 통로를 갖는 제 2 인에이블 트랜지스터를 구비하며, 버퍼 회로의 인에이블 입력을 구비하며, 상기 제 1 및 제 2 인에이블 트랜지스터의 게이트는 상기 인에이블 입력에 연결된다.
본 발명의 또다른 특징에 따라서, 상기 정전류 소스는 상기 회로 노드와 제 2 공급전위 사이에 연결된 MOS 트랜지스터를 구비하는데, 상기 트랜지스터는 게이트를 갖으며 버퍼 회로의 작동중에 전기 전도되며, 상기 MOS 트랜지스터의 게이트는 상기 버퍼 회로의 작동중에 기준 전위를 수신하며, 상기 기준 전위는 정해진 값만큼 상기 제 2 공급 전위와 다른 값을 갖는다.
본 발명의 또다른 특징에 따라서 상기 MOS 트랜지스터는 P-채널 MOS 트랜지스터이다.
본 발명의 또다른 특징에 따라서 상기 집적형 버퍼 회로는, 기준 전위를 발생하는 수단을 구비하며, 상기 발생수단은 저항 수단과 다이오드 수단을 구비하며, 상기 다이오드 수단은 MOS 트랜지스터의 게이트와 제 2 공급 전위 사이에 연결되며, 상기 저항 수단은 MOS 트랜지스터의 게이트와 제 1 공급전위 사이에 연결된다.
본 발명의 또다른 특징에 따라서, 상기 집적형 버퍼 회로는 기준 전위를 발생하는 수단을 구비하며, 상기 발생 수단은 저항 수단과 다이오드 수단을 구비하며, 상기 저항 수단은 제 1 저항부와 제 2 저항부를 갖는 전위차계형 저항이며, 서로 대향하는 단부에서 제 1 및 제 2 저항은 MOS 트랜지스터의 게이트에 연결되며 저항수단의 전위 픽업을 형성하며, 상기 다이오드는 제 1 저항부와 제 2 공급 전위사이에 연결되며, 제 2 저항부는 제 1 공급 전위에 연결된다.
본 발명의 또다른 특징에 따라서, 상기 다이오드 수단은 다이오드로서 스위치된 트랜지스터의 형태이다.
본 발명의 또다른 특징에 따라서, 상기 다이오드 수단은 적어도 하나의 p-n 접합 다이오드의 형태이다.
본 발명의 또다른 특징에 따라서, 상기 집적형 버퍼는, MOS 트랜지스터의 게이트와 제 1 공급전위 사이에 연결된 제 1 캐패시터 및/또는 제 1 인버터의 입력과 MOS 트랜지스터의 게이트 사이에 연결된 제 2 캐패시터를 구비한다. 제 1 및 제 2 캐패시터중 하나 또는 그 둘은 MOS 바렉터 또는 바렉터 회로이다.
본 발명의 또다른 특징에 따라서, 집적형 버퍼 회로는 상기 회로 노드와 제 1 공급전위 사이에 연결된 채널통로와, 제 2 인버터의 출력에 연결된 게이트를 갖는 제 1 히스테리시스 트랜지스터를 구비하며, 상기 회로는 상기 회로 노드와 제 2 공급전위 사이에 연결된 채널 통로와 제 2 인버터의 출력에 연결된 게이트를 갖는 제 2 히스테리시스 트랜지스터를 구비한다.
본 발명의 부가된 또다른 특징에 따라서, 상기 제 1 히스테리시스 트랜지스터는 n-채널 트랜지스터이며 제 2 히스테리시스 트랜지스터는 p-채널 트랜지스터이다.
본 발명의 부가적인 또다른 특징에 따라서, 제 1 히스테리시스 트랜지스터는 정전류 소스의 전류보다 적은 포화 전류를 갖는다.
본 발명의 또다른 특징에 따라서, 상기 히스테리시스 트랜지스터는, 제 1 인버터 트랜지스터 채널의 채널폭 대 채널길이 비보다 작은 채널 길이에 채널 폭을 갖는 채널을 갖는다.
본 발명의 또다른 특징에 따라서, 제 1 및 제 2 인에이블 트랜지스터는 상호 반대 채널 형태이다.
본 발명의 또다른 특징에 따라서, 상기 제 1 및 제 2 인에이블 트랜지스터는 동일 채널형이며, 상기 회로는 인에이블 입력과, 제 1 및 제 2 인에이블 트랜지스터중 하나의 게이트 사이에 연결된 제 3 인버터를 구비한다.
본 발명의 특징으로 여겨지는 또다른 특징은 첨부된 청구범위에서 설명된다.
본 발명이 집적형 버퍼 회로로서 실시되는 것으로 예시 및 설명되지만, 이것은 예시된 세부사항에 제한되는 것은 아니다. 왜냐하면, 본 발명의 사상으로부터 벗어나지 않고 청구범위의 내용 범위 및 영역내에 있는한 여러 수정 및 구조적인 변경이 가능하기 때문이다.
그러나, 본 발명의 구성을 부가적인 목적 및 그 장점들과 함께, 첨부된 도면과 함께 읽을때 특정 실시예의 다음 설명으로 부터 가장 잘 이해될 수 있다.
도면을 상세히 참조해 볼때 특히 제 1도를 볼때, 제 1 및 제 2 인버터(I1, I2)를 볼 수 있는데, 상기 인버터는 직렬로 연결되어 있다. 제 1 인버터(I1)는, 기능 결정 소자로서 n-채널 트랜지스터(N1)과 정전류 소스(I)를 구비하는데, 상기 트랜지스터 및 전류소스는 제 1 공급전위(Vss)와 제 2 공급전위(VDD)사이에 직렬로 연결된다. 작동시에, 입력 신호(IN)는 n-채널 트랜지스터의 게이트에 존재한다. 상기 입력 신호(IN)는 TTL 레벨 또는 COMS 레벨을 갖을 수 있다. 버퍼 회로의 출력 신호(OUT)는 작동중에 제 2 인버터(I2)의 출력에 존재하는데, 상기 제 2 인버터는 양호하게 COMS 인버터이다. 상기 인버터(I1, I2)는 회로 노드(1)를 통해서 서로 연결된다. 제 1 인버터(I1)의 트랜지스터(N1)의 소스는 제 1 공급전위(VSS)(전형적으로 공통 전위에서, OV가 된다)로 연결된다. 제 1 인버터(I1)의 정전류 소스(1)는 제 2 공급 전위(VDD)로 그리고 한편으로는 회로 노드(1)로 연결된다.
제 1 인버터(I1)의 트랜지스터(N1)의 드레인은 회로 노드(1)로 그리고 제 1 인에이블 트랜지스터(EN1)의 채널 통로를 통해서 정전류 소스(I)에 연결된다. 정전류 소스(I)에 병렬로, 제 2 인에이블 트랜지스트(EN2)는 그 채널 통로와 함께 제 2 공급전위(VDD)와 회로 노드(1) 사이에 배치된다. 두개의 인에블 트랜지스터(EN1, EN2)의 게이트는 버퍼 회로의 인에이블 입력(EN)에 연결되어 접속된다. 인에이블 신호()을 작동중에 인에이블 입력(EN)에 인가될 수 있다.
제 1 인버터(I1)의 스위치오버 점은, 제 1 인에이블 트랜지스터(EN1)가 도전되고, 제 2 인에이블 트랜지스터(EN2)이 차단될때, 이러한 인버터의 트랜지스터(N1)을 적당히 규격화하므로, 정전류 소스(I)의 전류 값의 기능으로서 정의된다. 제 1도는 결과로 나타나는 스위치오버 점의 예를 도시한다 (세로좌표 상의 측정치 단위 : 볼트). 상기 트랜지스터(N)의 채널 폭이 변동되면(가로축상의 측정단위 ; μm), 정전류 소스(I)(측정단위 : μA)의 여러 전류 강도를 매개변수로서 표시하며, 트랜지스터(N1)의 채널 실이는 항상 1.4μm로 일정하다.
제 1 인에이블 트랜지스터(EN1)와 도통되고 제 2 인에이블 트랜지스터(EN2)가 차단되면, 상기 스위치오버 점은, 정전류 소스(I)를 갖는 제 1 인버터(I1)의 트랜지스터(N1)의 그와 같은 연결로 인해 매우 좋게 제한되며, 따라서 상기 버터 회로는 간섭과 정전류 소스(I)에 대해 공급소스로서 사용되는 제 2 공급전위(VDD)내의 전압파동에 매우 민감하다. 제 1 인버터(I1)의 스위치오버 점을 매우 좁은 한계내로 제한하기 때문에, 상기 버퍼 회로는 입력신호(IN)에서의 간섭에 무관해 진다.
두개의 인에이블 트랜지스터(EN1, EN2)는 인에이블 신호()에 의해서 간섭에 대한 감지를 더욱 감소시킨다. 즉, 상기 인에이블신호()은 보통 활성화 된 제 1 논리 레벨을 갖으며(제 1도의 실시예에서, 제 1 인에이블 트랜지스터(EN1)는 n-채널형이며, 제 2 인에이블 트랜지스터(EN2)는 P-채널형이며, 이것은 논리 하이 레벨이다. 여기서 제 1 인에이블 트랜지스터(EN1)는 전기적으로 도통되게 되며 제 2 인에이블 트랜지스터(EN2)는 전기적으로 차단된다. 그 경우에, 입력신호(IN)와 제 1 인버터(I1)의 규격을 정하여 결정되며 정전류 소스(I)의 규격을 정하여 결정되는 신호는 회로 노드(1)에 존재하며 제 2 인버터(I2)에 의해서 상기 신호는 출력 신호(OUT)의 형태로 버퍼 회로의 출력에 도달한다.
어떤때 특히 강한 간섭이 예상될때 (예를 들면, 본 발명의 버퍼 회로를 포함하여 신호를 취하는 어드레스에 의해 제어되는 어드레스 다중화 장치를 갖는 집적형 반도체 메모리의 경우에 신호를 취하는 이러한 어드레스는 그 레벨상태가 변할때 반도체 칩상에서 특히 큰 간섭을 야기한다. 상기 인에이블 신호()은 코스 오버 타임을 갖고 인에이블 입력(EN)에 인가될 수 있으며 따라서 그러한 간섭이 예상되는 때에 상기 신호는 비활성화된, 제 2 논리 레벨을 갖으며(제 1도의 실시예에서, 이것을 로우 레벨이다). 그렇지 않으면 활성화된, 제 1 논리 레벨을 갖는다. 비활성화된 레벨이 주어지면, 제 1 인에이블 트랜지스터(EN1)이 버퍼 회로의 입력 신호(IN)에 무관하게 전기적으로 차단되며, 한편 제 2 인에이블 신호(EN2)는 전기적으로 도전되어, 정전류 소스(I) 및 제 1 인버터(I1)의 효과가 제거된다. 이 경우에, 하나의 레벨이 제 2 공급 전위(VDD)의 값을 갖는 회로 노드(1)에서 설정되며, 그 결과로서 출력신호(OUT)가 로우 레벨로 가정된다. 본 발명의 버퍼 회로를 구비하며 버퍼 회로의 출력 측에 접속되는 집적형 회로의 다른 회로 소자가 스위치되어 비활성화 된다.
제 2도는 제 1도의 실시예에 대한 유리한 특징으로 도시한다. 제 2도에서, 상기 정전류 소스(I)는 p-채널형의 MOS 트랜지스터(P2)를 갖는다. 상기 트랜지스터(P2)는 제 1 인버터(I1)의 회로 노드(1)와 제 2 공급 전위(VDD) 사이에서 그 채널 통로와 함께 배치된다. 작동중에 게이트에서, 기준 전위(Vref)가 존재하는데, 상기 전위는 제 2 공급 전위(VDD)의 값에 비해서 일정한 값을 갖는다. 제 2 공급 전위(VDD)의 값이 △VDD만큼 작동시에 감소되면, 기준 전위(vref)는 동일하게 △VDD큼 감소된다. 제 2 공급전위(VDD)의 값이 △VDD만큼 작동시에 증가되면, 기준 전위(Vref)는 동일하게 △VDD만큼 증가된다. 기준 전위(Vref)의 값은 제 2 인에이블 트랜지스터(EN2)가 차단될때 전기적으로 전도되도록 규격이 정해진다. CMOS 트랜지스터(P2)의 게이트와 소스 사이의 전압(UGS)은, 전술한 바에 따라서 일정하다. 따라서, 작동중에, 일정한 흐름(IDS)이 MOS 트랜지스터(P2)의 채널 통로를 따라서 흐르며, 이 트랜지스터는 정전류 소스(I)로서 작용한다.
제 2도는 인에이블 트랜지스터(EN1, EN2)의 또다른 실시예를 도시하며, 제 1도의 실시예에서 인에이블 트랜지스터(EN1, EN2)는 서로 반대의 채널형이고(제 1 인에이블 트랜지스터 EN1 ; n-채널형, 제 2 인에이블 트랜지스터 EN2 ; p-채널형), 제 2도의 실시예에서 상기 트랜지스터는 동일 채널형으로서, n-채널형이다. 더우기 제 3인버터(I3)는 인에이블 입력(EN)과 제 2 인에이블 트랜지스터(EN2)의 게이트 사이에 배치되어, 제 2도의 제 2 인에이블 트랜지스터(EN2)는, 제 1도의 제 2 인에이블 트랜지스터(EN2)로서 인에이블 신호()에 대해, 동일 스위칭 동작기(behavior)를 갖는다.
제 3도의 실시예는 제 2도에 대응하지만, 기준 전위(Vref)를 발생하기 위한 장치에 의해 연장되며 p-채널형의 인에이블 트랜지스터(EN1, EN2)를 갖는 특징을 도시한다. 제 3도의 인에이블 트랜지스터(EN1, EN2)의 스위칭 동작기가 제 2도의 인에이블 트랜지스터(EN1, EN2)의 스위칭 동작기와 반대이기 때문에 제 2도와 연결되어 기술된 제 3 인버터(I3)는 제 3도의 인에이블 입력(EN)과 제 1 인에이블 트랜지스터(EN1)의 게이트 사이에서 배치된다. 제 3도의 기준 전위(Vref)를 발생하기 위한 장치는 세개의 직렬연결된 다이오드(D)며 (적어도 하나의 다이오드는 본 발명에 따라서 제공된다), 상기 다이오드는 제 2 공급 전위(VDD)와 MOS 트랜지스터(P2)의 게이트 사이에서 배치되고, 저항(R)은 MOS 트랜지스터(P2)의 게이트와 제 1 공급 전위(VSS)사이에 배치된다. 자연히, 저항(R)은 하나의 저항기 또는 다수의 (직렬 및/또는 병렬 연결된) 저항기를 갖는 저항기 회로망이 될 수 있다. 저항(R)은 입력신호(IN)에 대해 온 상태에서 그리고 인에이블 신호()의 제 1 논리 레벨이 활성화될때, 최소의 가능성있는 전류가 (다이오드(D)를 통해서 제 2 공급 전위(VDD)와 제 1 공급 전위(VSS) 사이에 흐르게 된다. 예를 들어서 그것은 수행 저항기로서 또는 높은-임피던스 폴리실리콘 라인의 형태로 또는 높은 채널 저항을 갖는 MOS 트랜지스터로서 실시될 수 있다. 이러한 방식으로, 기준 전위(Vref)는 제 2 공급전위(VDD)로 부터 동일한 차 즉, 여러 다이오드(D)의 다이오드 전압 강하(흐름전압)(VthD)의 합 (ΣVthD)를 나타낸다. 제 3도의 실시예에서, 다이오드(D)는 p-n 접합 다이오드이다.
제 4도의 실시예에서, 다이오드(D)는 (단지 두개의 다이오드(D)가 도시되는 제 3도와는 다른) 다이오드로서 스위치되는 트랜지스터이다. 상기 트랜지스터(D)는 p-채널형이다. 상기 인에이블 트랜지스터(EN1, EN2)는 또한 제 1도의 실시예에서와 같은 반대 채녈형의 것이다.
제 5도는, 제 3도의 세개의 다이오드(D) 또는 제 4도의 두개의 다이오드(D)대신에, 다이오드로서 스위치된 n-채널 트랜지스터의 형태로 단일 다이오드(D)를 도시한다.
집적형 반도체 회로내에서 본 발명의 버퍼 회로를 실시하기 위해서, 다이오드로서 스위치된 p-채널 트랜지스터로서 다이오드(D)를 제공하는 것이 특히 바람직하다. 다른 두개의 실시예 (다이오드로서 n-채널 트랜지스터 또는 p-n 접합 다이오드)와 비교하여, MOS 트랜지스터(P2)내의 발생변동(기술 및 온도 의존성에 의해 야기되는 파동)은 다이오드(D)로서 스위치되는 P-채널 트랜지스터에 의해 제조를 위해서 자동으로 보상된다는 장점이 있다.
제 6도의 세부사항을 제 4도의 실시예에 기초한 것이다. 상기 제 6도의 세부사항은 부가적으로 제 1 캐패시터(CVSS')를 구배하는데, 상기 캐패시터는 MOS 트랜지스터(P2)의 게이트와 제 1 공급 전위(VSS)사이에 배치된다. 여기에는, 바람직하지 않은 상태하에서 (이러한 트랜지스터(N1)의 게이트-소스 전압(UGS)에 영향을 주는 제 1 공급 전위(VSS)(이것은 전형적으로 OV로서 공통 기준전위이다)의 간섭이, 기준 전위(Vref)의 용량성 결합에 의해서 제 1 공급 전위(VSS)로 크게 억압되며 (따라서 제 1 인버터(I1)의 트랜지스터(N1)의 소스로 억업된다), 왜냐하면 용량성 결합이 MOS 트랜지스터(P2)내 채널 전류(IDS)의 감소를 야기시키며, 이것은 다시 제 1 인버터(I1)의 MOS 트랜지스터(P2)상의 영향을 극복하기 때문이다. 제 1 캐패시터(CVSS)는 입력 신호(IN)가 TTL 레벨을 갖출때 마다 매우 중요하다. 입력 신호(IN)의 부분에서 2.4V의 높은 레벨일때, 제 1 인버터(I1)의 트랜지스터(N1)는 사실상 전기적으로 도전되지만, (예를 들면, VSS = O V 및 VDD = 5V의 공급 전위로 가정하며), 이러한 범위에서 그 전도는 제 1 공급 전위(VSS)의 가능한 간섭에 매우 의존한다. 역으로, 입력 신호(IN)가 COMS 레벨이면, 제 1 캐패시터(CVSS)는, 버퍼 회로의 기능을 손상시키지 않고도 전체적으로 생략될 수 있다. 왜냐하면, 트랜지스터(N1)의 스위칭 수행기능이 제 1 공급 전위(VSS)의 간섭에 크게 의존하기 때문이다. 상기 트랜지스터도 입력 신호(IN)가 TTL 레벨을 갖을때, 그것이 제 1 공급 전위(VSS)가 기껏해야 최소 간섭을 나타낼 수 있는 다른 경우에 한해서 생략될 수 있다.
제 7도의 세부사항을 제 6도의 실시예보다 유리한 다른 부면즉, 본 발명에 따른 버퍼 회로의 작동을 최적화시키므로 얻을 수 있는 장점을 도시한다. 첫째로, 제 2 캐패시터(CIN)이 제공되는데, 이것은 MOS 트래지스터(P2)의 게이트와 제 1 인버터(I1)의 입력사이에 배치된다. 이것으로 인해 기준 전위(Vref)와 입력신호(IN)사이에 용량성 결합이 이루어지며 (활성화된 인에이블 신호이 주어질때) 제 5도의 실시예에 비해 제 1 인버터(I1)의 스위칭 시간을 줄이게 된다.
두개의 캐패시터(CVSS, CIN)중 하나 또는 캐패시터(CVSS, CIN) 모두는 MOS 바렉터로서 사용될 수 있는데 다시말해서, 그 소스 및 드레인이 전기적으로 서로 접속되는 트랜지스터로서 사용될 수 있다.
제 1 인버터(I1)가, (주어진 활성화된 인에이블 신호에서) 높은 상태에서 낮을 상태로 비교적 느린 변호 (또는 그 반대로)가 출력에서 즉 회로 노드(1)에 일어나도록 그 스위치오버 점에 대해 규격이 정해지려면, 회로 노드(1)에서 제 2 인버터(I2)의 스위치오버 점의 주변에 있는 레벨값에 대해, 결과는 제 2 인버터(I2)가 낮은 값과 높은값 (또는 그 반대로) 사이에서 자주 짧게 전후방으로 스위치된다는 것이다. 이것은 바람직하지 않다. 이러한 바람직하지 않은 스위칭 작용기는 입력 신호(IN) 및/또는 제 1 공급 전위(VSS)내의 간섭으로 인한 것일 수 있다.
제 7도의 회로에서, 히스테리시스 트랜지스터(TNHy, TPHy)가 제공된다. 제 1 히스테리시스 트랜지스터(TNHy)는 제 1 공급 전위(VSS)와 회로 노드(1)사이에 그 채널 통로와 함께 배치된다. 그 게이트는 버퍼 회로의 출력에 연결된다. 상기 출력 신호(OUT)는 작동중에 TNHy 게이트에 존재한다. TNHy는 n-채널형이다. 제 2 공급 전위(VDD)와 회로 노드(1) 사이에서 그 채널 통로와 함께 배치된다. 그 게이트는 버퍼 회로의 출력에 연결된다. 상기 출력 신호(OUT)는 작동중에는 물론 TPHy 게이트에 존재한다. TPHy는 p-채널형이다. 상기 제 2 히스테리시스 트랜지스터(TPHy)는 제 2 공급 전위(VDD)와 회로 노드(1) 사이에서 그 채널 통로와 함께 배치된다. 그 게이트는 버퍼 회로의 출력에 연결된다. 따라서 출력 신호(OUT)는 동작중에는 물론 THPy 게이트에 존재한다. THPy p-채널형이다.
따라서 제 1 히스테리 시스 트랜지스터(TNHy)의 포화전류가 정전류 소스(I)의 전류의 최대 30% 정도, 제 2 히스테리시스 트랜지스터(TPHy)의 채널 길이(W/1)와 채널폭 사이의 비가 제 1 인버터(I1)의 트랜지스터(N1)의 채널 길이와 채널폭의 대응하는 비보다 작을때 (유리하게 트랜지스터(N1)에 대한 값의 최대 30%정도 이다) 유리하다.
히스테리시스 트랜지스터(TNHy, TPHy)의 기능을 제 8도를 참조하여 설명되는데, 인에이블 신호()가 제 1 논리 레벨로 활성화되는 것으로 추정된다. 입력 신호(IN)의 값을, 버퍼 회로의 여러 실시예에 대해서 버퍼 회로의 출력 신호(OUT)의 값에서 곡선의 형태로 구획된다. 입력 신호(IN)의 상승 및 하강은 각 경우에 곡선의 화살표로 표시된다.
곡선 4(점선으로 표시됨은 히스테리시스 트랜지스터(TPHy, TNHy) 없이 본 발명에 따른 버퍼 회로의 스위칭 동작을 도시한다. 출력 신호(OUT)의 일부분에서 하이에서 로우로 그리고 로우에서 하이로 변화하는 버퍼 회로의 스위치오버점은 모두 입력 신호(IN)의 값(VA)에 배치된다.
공급 전위(VSS, VDD) 및/또는 입력 신호(IN)에서 주요 간섭이 커져서 상기 간섭이 (이러한 간섭이 시간상에서 예측이 불가능하고, 따라서 비활성화된 제 2 논리 레벨이 인에이블 신호()에 지정될 수 없다는 가정하에서) 로우 상태로부터 하이상태로 출력 신호(OUT)의 바람직하지 않은 변화를 야기시키게 된다고 예상되며, 제 8도의 제 2 히스테리시스 트랜지스터(TPHy)가 제공되는것 (곡선 A 및 B)이 권장된다. 이것은 다음과 같은 효과 즉, 입력 신호(IN)가 상승하며, 출력 신호(OUT)가, 이러한 히스테리시스 트랜지스터 없이 버퍼 회로의 입력 신호(IN)의 값(VA)보다 높은(예를 들면 0.1 내지 0.4V 이상) 입력 신호(IN)의 값이 상승할때(곡선 B의 화살표), 버퍼 회로의 스위치오버점은 입력 신호(IN)의 더 높은 값이 하이로 부터 로우로 하강하면 (곡선 A의 아래방향 화살표), 버퍼 회로의 스위치 오버점은 입력 신호(IN)의 값(VA)에 변합없이 유지된다 (히스테리시스 트랜지스터 없이 버퍼 회로에 대응함).
역으로 (전술된 바와같이, 시간상에는 예측할 수 없음) 공급 전위(VSS, VDD) 및/또는 입력 신호(IN)의 주 간섭이 하이상태로 부터 로우 상태로 출력 신호(OUT)의 바람직하지 않은 변화를 야기할 정도로 커진다고 예상되면, 제 1 히스테리시스 트랜지스터(TNHy)가 제공되는 것이 권장된다 (곡선 A 및 C). 이때 다음의 효과 즉, 입력 신호(IN)가 상승하면, 출력 신호(OUT)가 입력 신호(IN)의 값(VA)에서 (곡선 A에서 상승하는 화살표점 ; 히스테리시스 트랜지스터 없이 버퍼 회로에 대응함) 그 하이값이 변화없이 유지되게 한다는 효과를 갖는다. 그러나, 입력 신호(IN)의 값이 변화없이 유지되게 한다는 효과를 갖는다. 그러나, 입력 신호(IN)의 값이 하이로부터 로우로 떨어지면 (곡선 C의 하방 화살표), 버퍼 회로의 스위치오버 점은 입력 신호(IN)의 낮은 값 방향으로 값(VTNHy)으로 이동된다 (예를 들면, 0.1 내지 0.4V 만큼 하방으로 이동된다).
그러나, 하이상태로 부터 로우상태로 그리고 그 역으로 변화될때 출력 신호(OUT)의 바람직하지 않을 변화를 야기시킬 수 있는 간섭이 예상되면 제 7도에 도시된 바와같이, 히스테리시스 트랜지스터(TNHy, TPHy)를 사용하는 것이 유리하다. (제 8도의 곡선 B, C). 여기서 입력 신호(IN)가 상승되면, 출력 신호(OUT)는, 히스테리시스 트랜지스터 없이 버퍼 회로의 입력 신호(IN)의 값(VA)보다 큰 VTPHy신호(IN)의 값이 될때까지 (예를 들면 0.1 내지 0.4V 이상) 높은 값이 추정되지 않는다는 효과가 있다. 입력 신호(IN)의 값이 상승할때 (곡선 B의 화살표), 버퍼 회로의 스위치오버 점은 입력 신호(IN)의 높은 값 쪽으로 이동된다. 그와같이, 입력 신호(IN)의 값이 하강하면 (곡선 C의 하방 화살표) 버퍼 회로의 스위치오버 점은, 히스테리시스 트랜지스터 없는 버퍼회로와 비교해서, 입력 신호(IN)의 낮은 값, 값(VTNHy)으로 이동된다. (예를 들면, 0.1 내지 0.4 V 만큼 하방 이동된다).
제 9도는, 제 2 공급 전위(VDD)(곡선F)상에서 구획된, 제 3-6도의 다이오드(D)에 대한 버퍼 회로의 기준 전위(Vref)값을 도시한다. 제 2 및 7도의 실시예에서 그 경로는 질적으로 볼때 동일하며, 양으로 볼때만 다를 수 있다. 왜냐하면 제 2-7도의 실시예에서는 다이오드가 없기 때문이다.
곡선(E)은 기준 전위(V'ref)의 히스테리시스 경로를 도시하며, 이것은 상태 V'ref= VDD로 부터의 결과이다. 이러한 기술 사상에 따라서, 이러한 경우는 사실상 제외된다. 왜냐하면, MOS 트랜지스터(P2)가 항상 차단 상태에 있으므로 버퍼회로가 동작하지 않기 때문이다. 곡선(E)은 곡선(F)의 경로의 더 명백한 예를 설명하는데 사용된다. 곡선 F는 제 2 공급 전위(Vref)의 실제 경로를 도시한다.
먼저 (버퍼 회로가 턴온되며 인에이블 신호()가 활성화 될때), 제 2 공급전위(VDD)는 다이오드(D)상의 모든 전압 강하의 합 ΣVthD와 같은 값으로 상승한다. 그러한 점까지, 기준 전위(Vref)의 값은 항상 O V이다. 제 2 공급 전위(VDD)의 상승에 평행하게 MOS 트랜지스터(P2)의 게이트-소스 전압 VGS(P2)(곡선 G에서 표시됨)는 값(ΣVthD)까지 상승한다. 현재, 또다른 경로에서, 제 2 공급 전위(VDD)가 이러한 합산 값(ΣVthD)을 초과하면, 기준 전위(Vref)는, 제 2 공급 전위(VDD)의 동시값 마이너스 합산 값(ΣVthD)과 항상 같은 값으로 상승하여, 다음식이 항상 성립된다. 즉Vref= VDD -ΣVthD. 따라서, 이러한 영역에서, MOS 트랜지스터(P2)에서 게이트-소스 전압 UGS(P2)에 다음식이 항상 성립된다.
UGS(P2) = VDD - Vref= VDD - (VDD -ΣVthD) = VthD.
이러한 값은 일정하다. 현재 본 발명에 따라서 제공되드시, 상기 합산 값(ΣVthD)이 MOS 트랜지스터(P2)의 작동 전압(Vth(P2))의 값보다 크면, 일정한 흐름(IDS)는 MOS 트랜지스터(P2)채널 통로 상에서 흐르며, MOS 트랜지스터(P2)는 정전류 소스(I)로서 작용한다.
제 9도는 제 2 공급 전위(VDD)의 값이 △VDD 만큼 변화할때 (예를 들면 전압 항복으로 부터, 또는 제 2 공급 전위(VDD)의 상승에서 도시된 바와같이) 기준전위(Vref)의 값은 이러한 동일한 양 △VDD 만큼 변동한다는 것을 예시한다.
제 11도는 본 발명의 버퍼 회로의 또다른 유리한 실시예를 도시한다. 이것은 제 3도의 실시예에 기초해 있는 다음의 변화가 있다. 첫째, 두개의 인에이블 트랜지스터(EN1, EN2)는 제 1도에서 이미 설명된 바와같이, 반대 채널형의 상보형 트랜지스터이다. 둘째로, 저항(R)은 다이오드(D)와 제 1 공급 전위(VSS) 사이가 아니라, (제 3도에서와 같이) MOS 트랜지스터(P2)의 게이트에 연결되어 저항 픽업을 갖는, 전위차계 방식으로 실시된다. 저항(R)은, 두개의 저항 성분(R1,R2)로 기능적으로 분리된다. 제 1 저항 성분(R1)을 다이오드와 MOS 트랜지스터(P2)의 게이트에 연결된 저항 픽업사이에 배치되며, 한편 제 2 저항 성분(R2)은 이 저항 픽업과 제 1 공급전위(VSS) 사이에 배치된다.
이러한 장치에서, 저항(R)에 저항 픽업을 적절히 배치하므로, 기준 전위(Vref)의 소정의 값이 그 다이오드 전압 강하(VthD)를 갖는 다이오드(D) 수를 적당히 선택했을때 보다 더 정확히 조절될 수 있다.
제 2도를 참조할때, 두개의 저항 성분(R1, R2)를 갖는 저항(R) 대신에, 직렬로 연결된 적어도 두개의 분리된 저항(R1', R2')이 제공되었을때 기술적으로 동일한 변형예를 얻을 수 있으며, 제 1 저항(R1')은 다이오드(D)와 MOS 트랜지스터(P2)의 게이트 사이에 배치되며, 한편 다른 저항(R2')은 MOS 트랜지스터(P2)의 게이트와 제 1 공급 전위(VSS)사이에 배치된다.

Claims (23)

  1. 집적형 버퍼 회로에 있어서, 하나의 입력 신호를 수신하기 위한 입력을 갖는 제 1 인버터와, 적어도 하나의 정전류 소스를 구비하는데, 상기 제 1 인버터는 적어도 하나의 정전류 소스와 상기 정전류 소스와 직렬로 연결된 하나의 트랜지스터를 구비하며, 제 1 인버터와 직렬로 연결된 제 2 인버터와 제 1 및 2 인버터 사이에 접속된 회로 노드를 구비하는데, 상기 제 2 인버터는 상기 버퍼 회로의 출력 신호를 내보내는 출력을 갖으며, 제 1 인버터의 입력을 형성하는 게이트와, 제 1 공급 전위에 연결된 소스와 드레인을 정전류 소스에 연결시키기 위한 수단을 갖는 트랜지스터를 구비하며, 상기 연결 수단은, 제 1 인버터의 트랜지스터와 회로 노드사이에 전기 연결된 제 1 인에이블 트랜지스터의 전류 전달 통로의 형태이며, 하나의 게이트와 상기 정전류 소스에 병렬로 연결된 전류 이동 통로를 갖는 제 2 인에이블 트랜지스터를 구비하여, 버퍼 회로의 인에이블 입력을 구비하며, 상기 제 1 및 제 2 인에이블 트랜지스터의 게이트는 상기 인에이블 입력에 연결되는 것을 특징으로 하는 집적형 버퍼 회로.
  2. 제1항에 있어서, 상기 정전류 소스는 상기 회로 노드와 제 2 공급 전위 사이에 연결된 MOS 트랜지스터를 구비하는데, 상기 MOS 트랜지스터는 게이트를 가지며 버퍼 회로의 작동중에 전기 전도되며, 상기 MOS 트랜지스터의 게이트는 상기 버퍼 회로의 작동중에 기준 전위를 수신하며, 상기 기준 전위를 정해진 값만큼 상기 제 2 공급 전위와 다른 값을 갖는 것을 특징으로 하는 집적형 버퍼 회로.
  3. 제2항에 있어서, 상기 MOS 트랜지스터는 p-채널 MOS 트랜지스터인 것을 특징으로 하는 집적형 버퍼 회로.
  4. 제2항에 있어서, 상기 집적형 버퍼 회로는, 기준 전위를 발생하는 수단을 구비하며, 상기 발생수단은 저항 수단과 다이오드 수단을 구비하며, 상기 다이오드 수단은 MOS 트랜지스터의 게이트와 상기 2 공급 전위 사이에 연결되며, 상기 저항 수단은 MOS 트랜지스터의 게이트와 제 1 공급 전위 사이에 연결되는 것을 특징으로 하는 집적형 버퍼 회로.
  5. 제2항에 있어서, 상기 집적형 버퍼 회로는 기준 전위를 발생하는 수단을 구비하며, 상기 발생 수단은 저항 수단과 다이오드 수단을 구비하며, 상기 저항 수단은 제 1 저항부와 제 2 저항부를 갖는 전위차계형 저항이며, 서로 대향하는 단부의 제 1 및 제 2 저항은 MOS 트랜지스터의 게이트에 연결되며 저항 수단의 전위 픽업을 형성하며, 상기 다이오드는 제 1 저항부와 제 2 공급 전위 사이에 연결되며, 상기 제 2 저항부는 제 1 공급 전위에 연결되는 것을 특징으로 하는 집적형 버퍼 회로.
  6. 제2항에 있어서, 상기 기준 전위를 발생하기 위한 수단을 구비하며, 상기 발생 수단은 제 1 및 제 2 저항과 다이오드 수단을 포함하고, 상기 제 2 및 제 2 저항을 상호간에 연결되며 상기 MOS 트랜지스터의 상기 게이트에 접속되며, 상기 다이오드 수단을 상기 제 1 저항과 상기 제 2 공급 전위 사이에 연결되며, 상기 제 2 저항을 상기 제 1 공급 전위에 연결되는 것을 특징으로 하는 집적형 버퍼 회로.
  7. 제4항에 있어서, 상기 다이오드 수단은 다이오드로서 스위치된 트랜지스터와 적어도 하나의 p-n 접합 다이오드중 하나인 것을 특징으로 하는 집적형 버퍼 회로.
  8. 제5항에 있어서, 상기 다이오드 수단은 다이오드로서 스위치된 트랜지스터와 적어도 하나의 p-n 접합 다이오드중 하나인 것을 특징으로 하는 집적형 버퍼 회로.
  9. 제6항에 있어서, 상기 다이오드 수단을 다이오드로서 스위치된 트랜지스터와 적어도 하나의 p-n 접합 다이오드중 하나인 것을 특징으로 하는 집적형 버퍼 회로.
  10. 제2항에 있어서, MOS 트랜지스터의 상기 게이트와 상기 제 1 공급 전위 사이에 연결되는 캐패시터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  11. 제2항에 있어서, 상기 제 1 인버터의 상기 입력과 상기 MOS 트랜지스터의 상기 게이트 사이에 연결되는 캐패시터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  12. 제2항에 있어서, 상기 MOS 트랜지스터의 상기 게이트와 상기 제 1 공급 전위 사이에 연결되는 제 1 캐패시터와, 상기 제 1 인버터의 상기 입력과 상기 MOS 트랜지스터의 상기 게이트 사이에 연결된 상기 캐패시터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  13. 제12항에 있어서, 상기 제 1 및 제 2 캐패시터를 적어도 하나가 MOS 바렉터인 것을 특징으로 하는 집적형 버퍼 회로.
  14. 제1항에 있어서, 상기 회로 노드와 상기 제 1 공급 전위 사이에 연결된 채널 통로를 갖으며, 상기 제 2 인버터의 상기 출력에 연결된 게이트를 갖는 히스테리시스 트랜지스터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  15. 제14항에 있어서, 상기 히스테리시스 트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 집적형 버퍼 회로.
  16. 제14항에 있어서, 상기 히스테리시스 트랜지스터는 상기 정전류 소스의 전류 보다 작은 포화전류를 갖는것을 특징으로 하는 집적형 버퍼 회로.
  17. 제2항에 있어서, 상기 회로 노드와 상기 제 2 공급 전위사이에 연결된 채널 통로를 갖으며, 상기 제 2 인버터의 상기 출력에 연결된 게이트를 갖는 히스테리시스를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  18. 제17항에 있어서, 상기 히스테리시스 트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는 집적형 버퍼 회로.
  19. 제17항에 있어서, 상기 히스테리시스 트랜지스터는, 채널 길이와 상기 채널 폭이 상기 제 1 인버터의 상기 트랜지스터의 채널 폭대 채널길이의 비 보다 작은 것을 특징으로 하는 집적형 버퍼 회로.
  20. 제1항에 있어서, 상기 회로 노드와 상기 제 1 공급 전위사이에 연결된 채널 통로를 갖으며 상기 제 2 인버터의 상기 출력에 연결된 게이트를 갖는 제 1 히스테리시스 트랜지스터와, 상기 회로 노드와 상기 제 2 공급 전위 사이에 연결된 채널 통로와 상기 제 2 인버터의 상기 출력에 연결된 게이트를 갖는 제 2 히스테리시스 트랜지스터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
  21. 제20항에 있어서, 상기 제 1 히스테리시스 트랜지스터는 n-채널 트랜지스터이며, 상기 제 2 히스테리시스 트랜지스터 p-채널 트랜지스터인 것을 특징으로 하는 집적형 버퍼 회로.
  22. 제1항에 있어서, 상기 제 1 및 제 2 인에이블 트랜지스터는 상호 반대인 채널형인 것을 특징으로 하는 집적형 버퍼 회로.
  23. 제1항에 있어서, 상기 제 1 및 제 2 인에이블 트랜지스터는 동일한 채널형이고, 상기 인에이블 트랜지스터중 하나의 게이트 사이에 연결된 제 3 인버터를 구비하는 것을 특징으로 하는 집적형 버퍼 회로.
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