KR100248846B1

KR100248846B1 - 온-칩전원조절장치를갖는집적회로

Info

Publication number: KR100248846B1
Application number: KR1019910006716A
Authority: KR
Inventors: 나라심한아이옌거
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1990-04-27
Filing date: 1991-04-26
Publication date: 2000-03-15
Also published as: DE69131723T2; EP0453813A3; EP0453813A2; JPH0644774A; US5063304A; EP0453813B1; DE69131723D1; US5300824A; US5063304B1; KR910019199A

Abstract

동적 RAM과 같은 VLSI 회로용 온-칩 전원 조절 시스템이 기재된다. 이 시스템은 고 전원 전압 검출 회로(9) 및 전원 클램프 회로(7)을 포함하는데, 클램프 전압은 고 전원 전압 검출 회로가 과전압 상태를 검출할 때 기능 회로를 바이어스 시키는 클램프 회로에 의해 발생된다. 정상 동작 상태시에 기능 회로에 인가될 바이어스 전압은 전원 공급 전압으로부터 발생된 조절 전압일 수 있다. 더욱이, 전원 공급 전압이 정상 동작 동안 보다는 높지만 클램프 동작을 엔에이블시키는 과전압 상태시보다는 낮은 경우에, 인가된 전원 공급 전압에 의존하는 가속 전압을 인가할 수 있는 번인 전압 발생 회로(5) 및 번인 전압 검출 회로(15)가 기재된 회로내에 포함된다. 멀티플렉서(11)은 조정 전압, 클램프 전압, 또는 가속 전압을 외부 전원 공급 전압의 레벨에 의존하는 회로에 접속한다. 이러한 방식에 있어서, 가속 전압과 외부 전원 공급 전압 사이의 오프셋은 가속 전압이 엔에이블되는 전원 공급 전압으로부터 독립적으로 완벽하게 활용할 수 있다.

Description

온-칩 전원 조절 장치를 갖는 집적 회로

제1도는 종래 기술에 따른 전원 분배 시스템을 도시한 블럭도.

제2도는 본 발명의 양호한 실시예에 따른 전원 분배 시스템을 도시한 블럭도.

제3도는 제2도에 도시된 회로의 드라이버를 도시한 개략도.

제4도는 제2도에 도시된 시스템의 번인 전압 검출 회로의 실시예를 도시한 개략도.

제5도는 제2도에 도시된 시스템의 번인 전압 발생 회로의 실시예를 도시한 개략도.

제6도는 제2도에 도시된 시스템의 과전압 검출 시스템의 실시예를 도시한 개략도.

제7도는 제2도에 도시된 시스템의 전원 클램프 회로의 실시예를 도시한 개략도.

제8도는 제2도에 도시된 시스템의 멀티플렉서의 실시예를 도시한 개략도.

제9도는 외부 인가 전원 전압의 기능에 따라 제1도와 제2도의 시스템의 동작을 비교한 DC 전달 특성을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 바이어스 검출 회로 5 : 번인 전압 발생기 회로

7 : V_dd클램프 회로 9 : 고 V_dd검출 회로

11, 13 : 멀티플렉서 15 : 번인 전압 검출 회로

20 : 밴드갭 기준 발생기 회로 21 : 전압 체배기 회로

22 : 주 드라이버 24 : 예비 드라이버

25 : 어레이 27 : 주변 회로

29 : 기판 펌프

본 발명은 집적 회로에 관한 것으로, 더욱 상세히 말하자면 온-칩 전원 제어에 관한 것이다.

최근 단일 집적 회로 디바이스내에 집적된 부품의 밀도가 급격히 증가되었다. 이러한 고밀도 회로의 예로는 현재 4Mbit 및 16Mbit 단일-칩 밀도로 제조되고 있는 dRAM을 포함한다. 칩의 크기를 저렴하면서 제조가능한 수준으로 유지하는 동시에 이러한 복작성을 달성하기 위해서는, 트랜지스터 및 그밖의 다른 부품들의 최소 형태 크기가 반드시 감소되어야 한다. 일반적으로 본 분야에서 가장 조밀하게 집적된 디바이스인 dRAM 디바이스에 있어서, MOS 트랜지스터 게이트와 같은 형태의 크기는 일반적으로 이용할 수 있는 기술에 의해 제조할 수 있는 가장 작은 크기이다. 16Mbit dRAM 디바이스의 예에서 트랜지스터 게이트폭은 0.5-0.7 미크론의 범위내에 있을 것으로 기대된다.

서브-미크론(sub-micron) 크기인 게이트 폭, 및 트랜지스터 채널 전장을 갖는 MOS 트랜지스터는 대형 트랜지스터가 영향받지 않는 시간 및 전압 의존 현상에 영향을 받는다. 이러한 현상의 예로 채널 핫-캐리어(hot-carrier) 효과에 기인하는 트랜지스터 성능 저하가 있다. 소정의 기술이 예를 들어, 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)사에 양도된 미합중국 특허 제4,356,623(1982. 11. 2)호에 기재되어 있는 경사 접합을 제공하는 기술이 채널 핫-캐리어 효과에 대한 트랜지스터의 민감성을 감소시키기 위해 이용될 수 있지만, 명목상 트랜지스터 구조에 공급된 드레인-소오스 전압은 채널 핫-캐리어로 인한 트랜지스터 성능의 저하에 여전히 강력한 요인으로 남게 된다.

더욱이, dRAM내의 저장 소자는 일반적으로 박막 캐패시터이다. dRAM 캐패시터에 저장된 데이타가 자연히 발생하는 알파 입자에 의해 뒤바뀔 수 있다는 것은 널리 공지되어 있다. 이러한 경우에 데이타가 손실되는 정도는 메모리 셀의 캐패시턴스에 의존하므로, 최신 dRAM 셀의 캐패시턴스는 일반적으로 각각의 셀에서 35fF 이상, 양호하게 50fF 이상으로 유지된다. 단위 면적당 저장 셀의 밀도는 가능한 한 큰 것이 바람직하기 때문에, 35-50fF의 필요 저장 캐패시턴스를 유지하기 위해서는 캐패시터 유전체의 두께는 감소되어야 한다. 그러므로, 최신 저장 캐패시터는 유전체 두께가 약 10nm 또는 그 미만인 이산화실리콘을 사용한다. 그러나, 이러한 박막 캐패시터 유전체에 있어서, 유전체 파괴 전압과 시간 종속 유전체 파괴 비율은 일정한 전압이 유전체 사이에 공급되는 경우 유전체의 두께가 얇을 수록 나빠진다.

이러한 이유들 때문에, dRAM, 그 밖의 다른 메모리, 및 논리 디바이스를 포함하는 이러한 고밀도 VLSI 디바이스에 인가된 전원 전압은 형태 크기가 감소됨에 따라 양호하게 감소된다. 또한, 칩의 전력 소모가 칩내에 집적된 부품들의 수가 증가함에 따라 증가하기 때문에, 감소된 전원 전압은 또한 디바이스 전력 소모를 감소시킬 수 있다. 여러가지 다른 회로들은 상술된 고밀도 부품에 의해 요구된 전압(즉, 3.3V)보다 높은 전원 전압(즉, 명목상으로 5V)를 아직도 사용하고 있으므로, 이 사실은 이러한 디바이스를 포함하는 시스템을 설계하는 자가 이러한 다른 전원 공급과 추가 바이어스 전압을 경로화시키는 것에 기인한 비용 증가로 인해 시스템 내에 추가 전원을 공급하는 것을 주저하게 만든다.

집적 회로의 성능이 회전에 인가된 전원 전압에 따라 크게 변화하지 않는 것이 양호한데, 이는 이러한 변화가 집적 회로의 제조 동안 칩의 생산 비용을 증가시키고, 사용자에게 시스템-레벨 문제를 야기시킬 수 있기 때문이다.

더욱이, dRAM 디바이스의 분야에서, 각각의 디바이스상의 다량의 박막 캐패시터 유전체로 인하여, 제조자들은 일반적으로 "번-인(burn-in)" 동작을 칩의 시험과정 동안 수행한다. 번-인은, 결격 디바이스가 디바이스의 사용자에게 공급되지 않도록 하기 위해(즉, 신뢰도 곡선의 "조기 사망률" 부분이 제거되도록) 전압과 온도 모두에 의해 디바이스에 스트레스를 가하고자 하는 것이다. 그러나 예를 들어, 메모리 어레이에 대해 바이어스 전압을 온-칩 조절하는 것은 캐패시터에 전원 전압이 직접 가해지는 것을 방해할 수 있다.

먼저 제1도를 참조하여, 종래 기술에 따른 전원 조절 시스템에 대해 상세하게 설명하겠다. 제1도의 시스템은 회로가 명목상 V_dd전원 전압(즉, 4.5V부터 6.0V까지)에서 바이어스될 때 조절 전압을 메모리 어레이(125)에 제공하고, 예를 들어 이러한 번인 동작 동안 더 높은 V_dd레벨(즉, 6.0V이상)이 인가될 때 스트레스(stress) 전압을 어레이(125)에 제공한다. 밴드갭(bandgap) 기준 회로 및 전압 체배기 회로와 같이 종래 설계에 따른 기준 전압 발생기 회로(121)은 라인(MVA')상에서 비교기 드라이버(122)의 한 입력에 조절 전압을 제공하고, 스트레스 또는 번인 전압 발생기 회로(115)에 조절 전압을 제공한다. 라인(MVA')상의 전압은 양호하게 정상 동작 동안의 명목상 V_dd전원 공급 레벨보다 낮은 전압이다. 예를 들어, 라인(MVA')상의 전압은 약 3.3V일 수 있다.

비교기 드라이버(122)는 종래의 설계이고, 번인 전압 발생기 회로(115)로부터 드라이버(122)의 다른 입력 라인(VBIN')에 수신한다. 종래 기술에 따른 제1도 시스템내의 비교기 드라이버(122)는 어레이(125)가 라인(MVA')상의 전압과 라인(VBIN')상의 전압 보다 큰 전압에 의해 바이어스되는 형태로 구성된다.

제1도의 종래 기술의 시스템에 다른 번인 전압 발생기 회로(115)는 종래 설계에 따라 구성된 차동 증폭기(155)를 포함하는데, 예를 들어 p채널 전류 미러 능동 부하를 갖는 n채널 MOS 차동 증폭기를 포함한다. 차동 증폭기(155)는 교대로 라인(VREF)상의 저전압에 의해 바이어스되고 기준 전압 발생기 회로(121)에 의해 발생된 n채널 전류원에 의해 바이어스된다. 차동 증폭기(155)로의 제2입력은 V_dd와 차동 증폭기(155)로의 제2입력 사이에서 직렬 접속된 p채널 트랜지스터들(150)에 기인하는 V_dd이하의 3개의 p채널 임계 전압(즉, 3V_tp)이다. 따라서, 라인(VBIN')상의 차동 증폭기(155)의 출력은 V_dd에서 3V_tp를 감한 값이 기준 전압 발생기회로(121)로부터의 라인(MVA')의 전압보다 클 때 고전압이 된다.

제1도의 종래 기술 시스템의 동작에 대해서는 제9도의 전달 특성의 점선으로 도시되어 있다. 외부 전원 전압(V_dd)가 동작 동안 소정의 레벨 이상이지만 대략 6.3V 이하인 경우, 어레이(124)는 기준 전압 발생기 회로(121)에 의해 발생된 라인(MVA')의 전압, 이 경우 약 3.3V에서 바이어스된다. 그러나, V_dd가 3V_tp(이 예에서 약 1.0V인 V_tp)이상 라인(MVA')상의 전압을 초과하는 경우, 차동 증폭기(155)는 V_dd-3V_tp의 더 높은 전압으로 라인(VBIN')을 드라이브할 수 있다. 비교기 드라이버(122)는 교대로 이 높은 전압을 어레이(125)에 제공할 수 있다. 외부 전원 전압(V_dd)가 계속 상승함에 따라, 어레이(125)에 인가된 전압도 제9도의 점선으로 도시된 전달 특성에 따라 상승한다. 이러한 방식으로, 종래 기술에 따른 제1도의 시스템은 어레이(125)에 V_dd에 따라 변화하는 스트레스 전압을 인가할 수 있으므로, 번인 또는 다른 스트레스 동작이 수행될 수 있다.

그러나, 제1도의 시스템은 동작의 융통성에 한계가 있다. 예를 들어, 소정의 높은 스트레스 전압, 즉 상술된 예에 따라 약 7.0V의 스트레스 전압이 어레이(125)에 인가되도록 요구되면, 외부 V_dd전압은 약 10.0V가 필요하다. 그러나, 현재의 서브 미크론 트랜지스터들은 10.0V 바이어스를 견딜 능력이 없고, 그러면 제1도의 시스템내의 어레이가 시스템의 동작으로 인해 고전압을 수신하지 못하므로 디바이스의 주변에 V_dd에 의해 직접 바이어스되는 트랜지스터들 [즉, 기준 전압 발생기(121) 및 번인 전압 발생기 회로(115)내의 트랜지스터들]이 존재해야할 것이다. 그러므로, 이 트랜지스터들에 인가된 전압의 한계는 제1도의 시스템이 어레이(125)에 인가할 수 있는 최대 스트레스 전압을 제한할 수 있다.

이러한 고 스트레스 전압을, 주변 트랜지스터들을 손상시키지 않고 제1도의 시스템에 따른 어레이(125)에 공급하기 위해, 시스템의 설계자는 번인 전압 발생기 회로(115)내의 트랜지스터(150)의 수를 감소할 수 있으므로, 스트레스 상태 동안 V_dd와 라인(VBIN')상의 전압 사이의 차이는 감소될 수 있다. 번인 전압 발생기 회로 내의 트랜지스터(150)의 수를 2개로 감소시킴으로써, V_dd에 가해진 9.0V만으로 7.0V 스트레스 바이어스가 어레이(125)에 공급될 수 있다. 그러나, 제1도의 시스템내의 트랜지스터(150)의 수가 2개로 감소되면, 시스템은 더 낮은 레벨의 V_dd에서 스트레스 전압을 공급할 수 있는데, 이 경우 V_dd는 라인(MVA')상의 전압 보다 2V_tp큰 값이다. 이 예에서 V_tp가 약 1.0V이고 라인(MVA')상의 전압이 3.3V이므로, 스트레스 상태는 V_dd가 5.3V를 초과될 때 어레이(125)에 공급될 수 있다. 그러나, 5.3V의 V_dd가 종래의 dRAM 디바이스의 V_dd의 지정된 정상 동작 dd dd 범위내에 존재하므로, 이러한 번인 전압 발생기 회로(115)의 구조는 정상 동작 동안 어레이(125)의 스트레스를 초래할 수 있다.

그러므로, 제1도의 시스템은 특히 스트레스 전압을 선택할 때 이러한 전원 조절 시스템을 사용하는 회로 설계자들에게 상당히 제한된 융통성을 제공한다.

또한, 상술된 바와 같은 소형 형태의 크기를 포함하는 VLSI 디바이스는 사용자에 의해 디바이스에 부주의로 공급되는 과전압 상태에 의해 손상되거나 시험 동작 동안에 손상될 수 있다. 더욱이, 상보성 MOS(즉, CMOS) 기술이 감소된 전력소모와 신속한 실행으로 인하여 VLSI 회로에 일반적으로 사용되므로, CMOS의 고유한 기생 사이리스터(thyristor)에 기인하는 과도한 전원 전압에서의 CMOS 구조의 래치업도 고려된다.

그러므로, 본 발명의 목적은 대형 집적 회로의 여러 부분들에 공급된 전원 전압을 조절하기 위한 온-칩(on-chip) 시스템을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 칩의 성능이 전원 전압에 대해 비교적 안정하도록 내부 바이어스 전압을 조절하기 위한 온-칩 시스템을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 외부에서 디바이스에 공급된 전원 전압에 응답하여 디바이스의 부분들에 스트레스 전압을 공급할 수 있는 시스템을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 스트레스 전압이 조절된 내부 바이어스 전압으로부터 독립적으로 결정될 수 있는 시스템을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 외부에서 과도하게 공급된 전원 전압에 응답한 내부 바이어스 전압을 클램프하는 시스템을 제공하기 위한 것이다.

이하, 첨부 도면을 참조하여 본 발명의 장점 및 실시예에 대하여 상세하게 설명하겠다.

본 발명은 집적 회로상의 전력 분배 시스템에 사용될 수 있다. 검출 회로는 과전압 상태를 검출하여 이 상태를 나타내는 신호를 발생하는데 제공된다. 멀티플렉서는 클램프된 전압이 집적 회로의 기능 부분에 공급되도록 이 신호에 의해 제어되므로, 과도한 전압이 기능 회로에 도달되지 않는다. 또한, 본 발명은 외부에서 인가된 전원 공급값에 따라 변화하는 스트레스전압의 발생을 포함할 수 있으므로, 가속 전압이 회로에 인가될 수 있다. 스트레스 전압용 검출 회로는, 외부 전원 전압이 소정의 값 이상이지만 클램프 값 이하일 때 여러가지 스트레스 전압이 인가되도록 신호를 제공한다. 조절된 전원 전압은 칩상에 발생될 수 있으므로, 회로의 성능은 스트레스 전압 레벨 이하의 외부 전원 전압에 대하여 안정하다.

지금부터 제2도를 참조하여 본 발명에 따른 집적 회로내의 전원 조절 시스템의 양호한 실시예에 대하여 설명하겠다. 본 발명의 양호한 실시예는 집적 회로에 의해 제어될 기능 칩으로서 동일한 집적 회로내에 양호하게 포함된다. 제2도의 시스템을 사용한 집적 회로 칩의 예로는 메모리 어레이(25)와 주변 회로(27)을 갖고 있는 dRAM이 있다. 본 발명에 기재된 전원 조절 시스템은 그 밖의 다른 형태의 메모리 및 VLSI 논리 회로를 포함하는 그 밖의 다른 집적 회로에 동일하게 응용될 수 있다.

본 발명의 양호한 실시예에 있어서, 상이한 바이어스 전압은 어레이(25)[감지증폭기등과 함께 관련된 소정의 회로를 포함하며, 이후로는 일괄적으로 어레이(25)로서 언급됨] 및 주변 회로(27)용으로 사용된다. 이러한 경우에, 외부 인가 전압이하의 바이어스 전압이 어레이(25)를 바이어스시켜, 어레이에 의한 전력 소모 및 dRAM 어레이(25)내의 캐패시터 유전체의 시간 의존 유전체 파괴가 감소되도록 하는 것이 바람직하다. 이 예에서, 주변 회로(27)의 성능이 메모리 디바이스의 성능에 직접 영향을 미치기 때문에, 주변 회로(27)을 바이어스시키기 위한 전압은 어레이(25)를 바이어스시키기 위해 사용된 전압보다 더 높은 것이 바람직하다. 따라서, 제2도의 시스템에 있어서 메모리 어레이(25)는 라인(RVA)상의 전압에 의해 바이어스되고, 주변 회로(27)은 라인(RVP)상의 전압에 의해 바이어스된다. 본 발명은 동일한 전압으로 바이어스되는 모든 기능 회로[예를 들어, 메모리 디바이스의 경우에 어레이(25) 및 주변 회로(27)]을 갖고 있는 집적 회로에 동일하게 적용할 수 있다. 그러나, 어레이(25)에 의한 전력 소모가 감소되고 주변 회로(27)용의 높은 바이어스의 성능이 개량되기 때문에, 본 발명의 실시예는 어레이와 주변 회로에 상이한 바이어스를 제공한다.

밴드갭 기준 회로(20) 및 체배기 회로(21)은 정상 동작 동안 각각 어레이(25)와 주변 회로(27)을 바이어스시키기 위하여 각각 라인(MVA 및 MVP)상에 전압을 발생한다. 다수의 이러한 밴드갭 전압 기준 발생기 회로는 본 분야에 널리 공지되어 있으므로, 밴드갭 회로(20)에 대해서는 더 이상 설명하지 않겠다. 밴드갭 기준 회로(20)의 출력은 전압 체배기 회로(21)에 공급된 기준 전압(V_REF)(제2도에 도시되지 않음)이다. 전압 체배기 회로(21)은 다수의 종래 구조들 중 한가지 구조에 따라 구성될 수 있으며, 이 예에서는 전압(V_REF)로부터 2개의 출력 전압을 라인(MVA)와 라인(MVP)상에 각각 발생시킨다. 예를 들어, 라인(MVA)상의 전압은 3.3V이고, 라인(MVP)상의 전압은 4.0V이다.

번인 전압 발생기 회로(5)는 라인(VLBIN)상에 외부 인가 전원 전압(V_dd)에 따라 변하는 전압을 발생시킨다. V_dd클램프 회로(7)은 외부 전압(V_dd)가 특정 값을 초과하는 것이 고 V_dd검출 회로(P)에 검출되면, 고정 레벨에 클램프된 전압을 라인(VCLMP)상에 제공한다. 라인(VLBIN 및 VCLMP)와 더불어 라인(MVA)는 Varray 멀티플렉서(11)의 입력에 접속된다. 마찬가지로, 라인(VLBIN 및 VCLMP)와 더불어 라인(MVP)는 Vperi 멀티플렉서(13)의 입력에 접속된다.

Varray 멀티플렉서(11)은 번인 전압 검출 회로(15)로부터 라인(BINEN)상의 제어 신호와 고 V_dd검출 회로(9)로부터 라인(CLMPEN) 상의 제어 신호에 응답하여 라인들(MVA, VLBIN, 및 VCLMP) 중의 한 라인으로 부터의 전압을 Varray 멀티플렉서(11)의 출력으로 라인(VA)상에 인가한다. 마찬가지로, Vperi 멀티플렉서(13)은 라인(BINEN 및 CLMPEN)상의 신호에 따라 라인들(MVP, VLBIN, 및 VCLMP) 중의 한 라인으로부터의 전압을 라인(VP)상에 인가한다.

라인(VA 및 VP)상의 전압은 2개의 드라이버(22 및 24)에 각각 접속된다. 관련된 거리에 따라서, 멀티플렉서(11 및 13)과 드라이버(22 및 24)사이에 단일 이득 버퍼를 제공하는 것이 바람직하다는 것을 알 수 있다. 이러한 단일 이득 버퍼의 양호한 예에 대해서는 본 발명에 참조 문헌으로 사용되고 1990년 3월 12일자로 출원되어 텍사스 인스트루먼츠 인코포레이티드사에 양도된 현재 계류 중인 미합중국 특허 출원 제493,085호에 기재되어 있다. 주 드라이버(22_A및 22_P)는 실제 동작 동안에 어레이(25)와 주변 회로(27)을 각각 바이어스시키기 위해 제공되고, 예비 드라이버(24_A및 24_P)는 회로가 예비 상태에 있는 경우에 어레이(25)와 주변 회로(27)을 각각 바이어스시키기 위해 제공된다. 또한, 기판 펌프(29)는 어레이(25)와 주변 회로(27)의 기판을 백게이트 바이어스(V_bb)로 바이어스시키기 위해 제공된다. 기판 펌프(29)는 V_ss, 또는 접지 전위 이하의 바이어스 전압을 발생시키기 위하여 다수의 종래 구조들 중 한가지 구조에 따라 구성될 수 있다. 종래의 기판 펌프의 예에 대해서는 모두 본 발명에 참조 문헌으로 사용되고 텍사스 인스트루먼츠 인코포레이티드사에 양도된 미합중국 특허 제4,585,954호(1986. 4. 29), 미합중국 특허 제4,628,215호 (1986. 12. 9), 및 미합중국 특허 제4,631,421호(1986. 12. 23)에 기재되어 있다. 선택적으로, V_bb는 집적 회로의 외부 단자에 공급될 수 있다.

V_bb전압은 이것의 전압이 검출되도록 기판 바이어스 검출 회로(1)에도 또한 접속된다. 기판 바이어스 검출 회로(1)의 양호한 예에 대해서는 본 발명에 참조문헌으로 사용되고 텍사스 인스트루먼츠 인코포레이티드사에 양도된, 1990년 2월 5일자로 출원되어 현재 계류 중인 미합중국 특허 출원 제475,061호에 기재되어 있다. 본 발명의 양호한 실시예에 있어서, 드라이버(22 및 24)는, 어레이(25) 및 주변 회로(27)이 기판 바이어스가 손실된 경우 전원을 다운시키도록 기판 바이어스검출 회로(1)에 응답한다. 어레이(25) 및 주변 회로(27)의 전원 다운은 이러한 집적 회로의 부분들을 CMOS 구조 고유의 기생 SCR의 래치업으로 인한 손상으로부터 보호한다. 물론, 본 발명의 목적을 달성하기 위해서 기판 바이어스의 손실에 응답한 회로의 전원 다운과 이에 따른 기판 바이어스 검출 회로(1)의 설비는 단지 선택적이다.

라인들(V_A및 V_P)중 관련된 한 라인상에 전압을 수신하는 것 외에도, 각각의 드라이버(22 및 24)는 검출 회로(1)로부터 라인(VBBO_)상에 신호를 수신한다. 상술된 바와 같이, 라인(VBBO_)는 기판 바이어스(V_bb)가 V_ss와 대조하여 측정될 때 불충분한 경우 저논리 레벨을 가질 수 있다. 각각의 드라이버(22 및 24)는 체배기 회로(22)에 의해 발생된 전압(V_A및 V_P)에 의해서 뿐만 아니라, 외부에서 칩에 제공된 V_dd(도시되지 않음)에 의해서 바이어스된다. 라인(V_LA, V_LAS, V_LP, 및 V_LPS)는 각각 드라이버(22_A, 24_A, 22_P및 24_P)에 의해 수신되어, 드라이버에 신호를 엔에이블하는 작용을 한다. 주 드라이버(22_A및 22_P)는 라인(V_LA및 V_LP)상의 신호에 의해 각각 엔에이블되고 디스에이블되므로, 이들은 실제 동작 동안에만 이들 각각의 회로 부분들을 바이어스시키고 디바이스가 예비 상태인 시간 동안에 디스에이블된다. 종래의 dRAM 디바이스의 예에 있어서, 라인(V_LA및 V_LP)상의 엔에이블 신호는 로우 어드레스 스트로브(RAS_) 신호로부터 발생될 수 있으므로, 주 드라이버(22)는 실제 부분들의 메모리 사이클 동안에만 작동한다.

예비 드라이버(24_A및 24_P)는 양호하게 소형 트랜지스터로 주 드라이버(22_A및 22_P)와 유사하게 구성되므로 드라이버를 통해 인입된 전류와 드라이버에 의해 소모된 전력은 이러한 예비 시간 동안 감소된다. 라인(V_LAS및 V_LPS)는 예비 드라이버(24_A및 24_P)를 각각 엔에이블 및 디스에이블할 수 있으므로, 예비 드라이버는 주드라이버(22_A및 22_P)가 작동하는 시간 동안에 디스에이블될 수 있다.

그러나, 예비 드라이버(24)의 낮은 전류 소비때문에, 모든 사이클(실제 및 예비)동안 예비 드라이버(24)를 인에이블 상태로 유지하는 것이 바람직하므로, 제어논리는 최소화된다.

제3도를 참조하면, 드라이버(22_A)의 구조가 상세하게 도시되어 있다. 어레이(25) 또는 주변 회로(27)과 관련된 각각의 드라이버(22 및 24)는 제3도의 회로에 따라, 또는 전압 드라이버 회로용의 그 밖의 다른 종래의 설계에 따라 구성될 수 있다. 제3도의 회로는 기판 바이어스 검출 회로(1)로부터 라인(VBBO_)를 거쳐 통신되는, 기판 바이어스 손실의 경우에 출력이 디스에이블되도록 하는데 특히 적합하다.

제3도에 도시된 바와 같이, 드라이버(22_A)는 외부 공급 V_dd전원, 라인(V_A)상의 전압, 및 라인(V_LA및 VBBO_)상의 신호를 수신한다. 라인(RVA)는 드라이버(22A)의 출력이고, 푸시풀 형태로 접속된 p채널 트랜지스터(30) 및 n채널 트랜지스터(32)의 드레인에 의해 구동된다. p채널 트랜지스터(30)의 소오스는 V_dd에 의해 바이어스되고, p채널 트랜지스터(30)의 게이트는 노드(34)에 접속되며, n채널 트랜지스터(32)의 소오스는 접지에 접속되고, n채널 트랜지스터(32)의 게이트는 라인(V_LA)에 의해 제어된다. 트랜지스터(32)를 통해 라인(RVA)의 방전이 상당히 느리게 발생할 수 있으므로, 트랜지스터(32)의 크기는 트랜지스터(30)에 비해 상당히 소형일 수 있다. n채널 트랜지스터(32)가 p채널 트랜지스터(30)보다 상당히 소형이므로, 온(on) 상태에서의 2개의 트랜지스터에 대해 이 트랜지스터들을 통하는 전력 소모가 최소화될 수 있다. 예를 들어, 트랜지스터(32)의 W/L 비율은 약 0.01이고, 트랜지스터(30)의 W/L 비율은 약 50-100이다.

비교기(40)은 주 드라이버(22_A)에 의해 구동된 라인(RVA)의 A 레벨에 비례하는 라인(V_A)의 레벨에 의존하는 전압으로 노드(34)를 구동한다. 비교기(40)은 트랜지스터(48 및 49)의 전류 미러 능동 부하를 갖고 있는 트랜지스터(42 및 44)의 n채널 MOS 차동 증폭기로 종래 기술에 따라 구성된다. 라인(V_A)는 비교기(40)에 기준 전압을 제공하기 위해 n채널 트랜지스터(42)와 접속하여 비교기(40)에 접속된다. N채널 트랜지스터(44)의 게이트는 비교기(40)에 피드백을 제공하기 위해 라인(RVA)에 접속된다. 라인(V_LA)는 n채널 트랜지스터(46)의 게이트에 접속되고, n채널 트랜지스터(46)의 드레인은 트랜지스터(42 및 44)의 소오스에 접속되며, n채널 트랜지스터(46)의 소오스는 접지에 접속된다. p채널 트랜지스터(48)의 소오스는 V_dd에서 바이어스되고, p채널 트랜지스터(48)의 드레인은 트랜지스터(44)의 드레인에 접속된다. 마찬가지로, p채널 트랜지스터(49)의 소오스는 V_dd에서 바이어스되고 p채널 트랜지스터(49)의 드레인은 트랜지스터(42)의 드레인에 접속된다. 트랜지스터(48 및 49)의 게이트는 트랜지스터(48 및 44)의 드레인에 접속된다. 트랜지스터(49 및 42)의 드레인은 노드(34)에 접속되어, p채널 풀업 트랜지스터(30)의 게이트를 제어한다.

비교기(40)에 있어서, 특정 트랜지스터 쌍의 크기(즉, W/L 비율)은 양호하게 잘 정합되므로 전압 체배기(22)에 의해 제공된 전압(V_A및 V_P)는 실제로 드라이버(22 및 24)에 의해 어레이, 감지 증폭기, 및 주변 회로에 인가된 전압이다. 제3도의 비교기에 있어서, 트랜지스터(42 및 44)의 W/L 비율은 예를 들어, 약 10의 W/L로 양호하게 정합되고, 트랜지스터(48 및 49)의 W/L 비율은 예를 들어, 약 15-20 W/L로 양호하게 잘 정합된다.

본 발명의 양호한 실시예에 따라서, 디스에이블 회로(36)은 주 드라이버(22_A)내에 포함되어 노드(34)를 제어한다. 디스에이블 회로(36)은 p채널 트랜지스터(38)을 포함하는데, 이것의 소오스는 V_dd에 의해 바이어스되고, 이것의 드레인은 노드(34)에 접속된다. 라인(VBBO_)는 p채널 트랜지스터(38)의 게이트에 접속된다. p채널 트랜지스터(39)는 V_dd와 트랜지스터(38)의 게이트 사이에 접속된 소오스-드레인 경로를 갖고 있고, 접지에 바이어스된 게이트를 갖고 있다. 이것은 실제로 소정의 이유 때문에 라인(VBBO_)가 플로트하는 경우에 트랜지스터(38)을 오프 상태로 유지하는 트랜지스터(38)의 게이트를 풀업시킨다. 트랜지스터(39)는 상당히 소형이므로(예를 들어, W/L비가 약 0.5이므로), 기판 바이어스 검출 회로(1)에 의해 구동된 로우 논리 상태는 트랜지스터(39)의 구동을 용이하게 극복할 수 있다. 상술된 바와 같이, 라인(VBBO_)상의 신호에 응답하는 디스에이블 회로(36)를 포함하는 것은 선택적이다.

동작시에, 비교기(40)은 하이 논리 레벨로 되는 라인(V_LA)에 의해 엔에이블된다. 하이 논리 레벨 상태인 라인(V_LA)에 있어서, 트랜지스터(46)은 턴 온되어, 접지에 대한 전류원으로서 작용한다. 트랜지스터(42 및 44)의 소오스는, 트랜지스터(46)에 의해 라인(V_A및 RVA)에서의 전압 이하인 n채널 임계 전압(V_tn)인 전압으로 풀업된다. 이것은 트랜지스터(42 및 44)가 각각의 게이트에 인가된 전압에 응답하여 도통하게 하여, 체배기(21)로부터의 라인(V_A)상의 전압에 기초하여 전압을 노드(34)에 인가시키는 비교기(40)의 동작을 엔에이블시킨다.

또한, 정상 동작시에 디바이스의 기판에서 충분한 부(-) V_bb바이어스에 있어서, 라인(VBBO_)는 기판 바이어스 검출 회로(1)에 의해 하이 논리 레벨로 구동된다. 이것은 트랜지스터(38)이 턴 오프되어, 노드(34)로부터 디스에이블 회로(36)을 단로시키게 한다. 트랜지스터(39)는, 항상 온 상태로 정(+) 전압 V_dd로 유지되어 트랜지스터(38)의 게이트가 라인(VBBO_)상의 기판 바이어스 검출 회로(1)로부터 구동 신호의 부재중일지라도 고 전압을 유지하도록 한다.

상술된 바와 같이, 하이 논리 레벨에서 라인(V_LA)에 의해 선택된 주 드라이버 (22_A)에 있어서, 트랜지스터(46)은 비교기(40)내의 전류원으로 작용한다. 라인(RVA)의 전압이 라인(V_A) 이하인 상태에서 개시하면, 트랜지스터(42)는 라인(RVA)상의 전압보다 높은 라인(V_A)상의 전압으로 인해 트랜지스터(44)보다 더 쉽게 도통될 수 있다. 따라서, 전류원 트랜지스터(46)을 통하는 대부분의 전류는 트랜지스터(48 및 44)에 의해서가 아니라, 트랜지스터(49 및 42)에 의해 인입될 수 있다. 트랜지스터 전류-전압 관계를 만족시키기 위해, 트랜지스터(48)에 관련하여 트랜지스터(49)를 통과하는 고 전류는 트랜지스터(48)의 드레인에서의 전압이 V_dd으로 상승하게 하고, 트랜지스터(49)의 드레인에서의 전압이 접지를 향해 하강하게 한다. 노드(34)의 트랜지스터(42 및 49)의 드레인 전압이 떨어짐에 따라, 트랜지스터(30)은 더 도통이 잘 되게 되어 라인(RVA)를 V_dd쪽으로 상승시킨다.

라인(RVA)가 V_dd를 향해 상승되기 때문에, 트랜지스터(44)는 더 많은 전류를 도통시킬 수 있다. 이것은 트랜지스터(48)을 통해 더 많은 전류가 흐르고 트랜지스터(49)를 통해 흐르는 전류를 감소시켜, 노드(34)의 트랜지스터(49 및 42)의 드레인을 통해 흐르는 전류가 감소함에 따라 이곳의 전압이 상승되도록 한다. 노드(34)에서의 전압이 상승하기 때문에, 트랜지스터(30)은 도전성이 낮아지고, 라인(RVA)에서의 전압은 트랜지스터(32)를 통해 강하될 수 있다.

상술된 바와 같이, 트랜지스터(42 및 44)는 서로 밀접하게 정합되고 트랜지스터(48 및 49)도 서로 밀접하게 정합되는 것이 바람직하다. 이 트랜지스터 쌍이 적절한 정합이 되면, 비교기(40)의 동작은 트랜지스터(42 및 49)를 통과하는 전류가 트랜지스터(44 및 48)을 통과하는 전류와 정합하는 지점으로 향할 수 있는데, 이때 트랜지스터(48 및 49)의 게이트-소오스 전압이 동일하게 된다. 따라서, 비교기(40)은, 정상 상태시에, 라인(RVA)에서의 전압이 라인(V_A)에서의 전압과 동일한 동작 상태에 이른다. 그러므로, 라인(V_LA)에 의해 엔에이블될 때 주 드라이버(22)는 이 경우에 약 3.3V인 라인(V_A)상의 전압에 따라서 어레이(25)를 구동시킬 수 있다.

예비 동작 중과같이 주 드라이버(22_A)가 디스에이블될 경우에, 라인(V_LA)는 로우 논리 레벨이 될 것이다. 이것은 트랜지스터(46)을 턴 오프시켜 비교시(40)의 동작을 디스에이블 시킨다. 트랜지스터(46)이 오프됨에 따라, 트랜지스터(49)는 노드(34)의 전압을 V_dd로 끌어올린다. 또한, 트랜지스터(32)는 로우 논리 레벨 상태인 라인(V_LA)에 의해 턴 오프된다. 그러므로, 트랜지스터(30 및 32)가 턴오프됨에 따라, 주 드라이버(22_A)는 라인(RVA)에 대해 고 임피던스가 되어, 라인(RVA)에 부하를 거는 주 드라이버(22_A) 없이도 예비 드라이버(24_A)가 라인(RVA)를 구동시키고 어레이(25)를 바이어스시키게 된다.

하이 논리 레벨 상태인 라인(V_LA)에 의해 엔에이블되는 제3도의 주 드라이버(22_A)에 있어서, 디스에이블 회로(36)은 라인(RVA)상의 바이어스를 폐쇄시키도록 동작할 수 있다. 기판 바이어스 검출 회로(1)이 상술한 바와 같이 스위치되는 V_ss의 전압을 향해 집적 회로의 기판에서의 전압(V_dd)가 충분히 상승하는 경우에 로우 논리 레벨은 라인(V_dd)상에 제공될 수 있다. 이것은 트랜지스터(38)을 턴온시켜, 전압(V_dd)가 노드(34)에서 발생되게 한다. 이것은 트랜지스터(30)을 턴 오프시키므로, 나머지 회로[이 경우에 메모리 디바이스의 어레이(25)]로 통신되는 라인(RVA)는 트랜지스터(30)에 의해 V_dd로 구동될 수 없다. 이 예에 있어서, 메모리 디바이스의 주변 회로(27)로의 바이어스가 기판 바이어스의 손실이 있는 경우에 드라이버(22_P및 24_P)의 유사한 동작에 의해서도 제거된다.

선택적으로, 기판 바이어스가 손실될 때 상술한 바와 같이 트랜지스터(32)를 통해 로우 상태로 풀하는 것보다는, 하이 임피던스 상태로 주 드라이버(22_A)의 출력을 발생시키는 것이 양호하다. 이것은 라인(V_LA)상의 신호도 게이트하기 위해 기판 바이어스 검출 회로(1)의 출력을 사용함으로써 달성될 수 있으므로, 라인(V_LA)는 적절한 기판 바이어스의 손실을 검출하는 기판 바이어스 검출 회로(1)에 응답하는 로우 논리 레벨로 구동된다. 집적 회로내의 다른 신호를 엔에이블 또는 디스에이블시키기 위해 기판 바이어스 검출 회로(1)의 출력을 사용할 뿐만 아니라, 라인(V_LA)의 게이팅은 본 분야에 숙련된 기술자들이라면 알 수 있다.

따라서, 나머지 회로는 로우 논리 레벨 신호가 라인(VBBO_)상에 수신되는 경우에 디스에이블될 수 있다. 드라이버(22 및 24)에 의해 바이어스된 회로 부분들의 정(+) 바이어스가 없으면, 이 회로 부분들은 기판 바이어스가 영(0)일지라도 래치 업 상태로 제공될 수는 없다. 이러한 방식에 있어서, 기판 바이어스의 손실은 기판 바이어스 검출 회로(1)에 의해 나머지 회로에 전달되어, 회로를 디스에이블시켜 기판 바이어스가 손실된 상태에서 래치업 상태가 발생할 수 없도록 한다.

지금부터 제4도를 참조하여, 번인 전압 검출 회로(15)의 구조 및 동작에 대해 상세하게 설명하겠다. 번인 전압 검출 회로(15)의 기능은 기준 전압에 대해 외부 전원 전압(V_dd)를 비교하여, 전압 멀티플렉서(11 및 13)을 제어하기 위해 라인(BINEN 및 BINEN_)상에 출력 신호를 발생시키기 위한 것이다. 본 발명의 실시예에 있어서, 번인 전압(VLBIN)은, 전원 전압(V_dd)가 라인(MVA)의 전압(이 경우, 약 3.3V)보다 약 3.5V 더 높을 때 어레이(25) 및 주변 회로(27)에 적용하기 위해 선택된다. 번인 전압 검출 회로(15)는 제1도의 종래 기술의 시스템의 번인 전압 발생기 회로(115)와 유사하게 구성된다.

검출 회로(15)에 있어서, 직렬 접속된 p채널 트랜지스터(50)의 체인은 V_dd와 n채널 풀다운 트랜지스터(52)의 드레인 사이에 접속된다. 체인내의 상부 트랜지스터(50)은 V_dd에 접속된 소오스를 갖고, 체인내의 하부 트랜지스터(50)은 노드(51)에서 n채널 트랜지스터(52)의 드레인에 접속된 드레인을 갖는다. 각각의 트랜지스터(50)은 동작의 포화 영역내에 존재하도록 드레인에 접속된 게이트를 갖고, 소오스에 접속된 기판 노드를 갖는다. 직렬 접속된 체인내의 트랜지스터(50)의 수는, BINEN 신호가 발생된 라인(MVA)상의 전압과 관련하여 V_dd전압에 의해 결정된다. 이 예에 있어서, 체인내에 3개의 트랜지스터(50)이 존재하므로, BINEN 신호는, 전원 전압(V_dd)가 트랜지스터(50)의 임계 전압(V_tp)의 3배만큼 라인(MVA)상의 전압을 초과할 때 발생된다. 이 예에서 각각의 트랜지스터(50)의 임계 전압(V_tp)는 약 1.0V이다.

풀 다운 n채널 트랜지스터는 접지 전위에 바이어스된 소오스를 갖고, 라인(VREF)상의 기준 전압에 의해 바이어스된 게이트를 갖는다. 상술된 바와 같이, 라인(VREF)는 이 경우에 약 1.1V인 밴드갭 기준 회로(20)에 의해 발생된 전압을 운반한다. 또한, 트랜지스터(52)는 비교적 소형이고 W/L비가 약 0.04이며, 각각의 트랜지스터(50)의 W/L비는 약 2.0이다. 그러므로, 트랜지스터(52)는 노드(51)에서 풀 다운으로드를 제공하고, 거기에 적절한 전위를 보장한다.

노드(51)은 비교기(55)내의 n채널 트랜지스터(58)의 게이트에 접속된다. 상술된 비교기(40)과 유사하게, 비교기(55)는 이 실시예에서 트랜지스터(54 및 56)에 의해 형성된 p채널 능동 전류 미러 부하와 함께 트랜지스터(58 및 60)에 의해 형성된 n채널 차동 증폭기를 포함한다. n채널 트랜지스터(62)는 비교기(55)내에서 전류원으로서 작용하고, 트랜지스터(58 및 60)의 소오스에 접속된 드레인을 가지며, 접지 전위에 접속된 소오스를 갖고 라인(BIAS)에 의해 바이어스된 게이트를 갖는다. 라인(BIAS)는, 비교기(55)에 의해 인입된 전류가 동작 중에 충분하지만 초과하지 않는 방식으로 결정된 트랜지스터(62)에 전압을 제공하므로, 검출 회로(15)의 전력 소모를 줄인다. 라인(BIAS)의 전압은 양호하게 라인(VREF)상의 전압보다 낮지만(그러므로, 전압 드라이버등에 의해 발생될 수 없지만), 트랜지스터(62)의 임계 전압보다 높다.

p채널 트랜지스터(54 및 56)은 각각 전원 전압(V)에 의해 dd 바이어스된 소오스를 갖고, 함께 결합되어 트랜지스터(58)의 드레인에 접속되고 동시에 트랜지스터(54)의 드레인에 결합된 게이트를 갖는다. 트랜지스터(56)의 드레인은 트랜지스터(60)의 드레인에 접속되고, 인버터(64)의 입력에 접속된다. 트랜지스터(60)의 게이트는 라인(MVA)에 접속되므로, 비교기(55)는 라인(MVA)상의 전압을 노드(51)에서의 전압과 비교하기 위해 동작할 수 있다. 인버터(64)는 인버터(66)의 출력에서 라인(BINEN)상에 신호를 발생시키는 인버터(66)의 입력에 접속된 출력을 갖고, 다른 인버터(68)의 입력은 인버터(66)의 입력에 접속되며, 인버터(68)의 출력은 라인(BINEN_)상에 신호를 제공한다.

동작시에, 비교기(55)는, 이 예에서 약 3.3V인 라인(MVA)상의 전압에 대해 전원 전압(V_dd)에서 3개의 임계 전압(V_tp)를 감한 전압인 노드(51)에서의 전압을 비교한다. 전압(V_dd-3V_tp)가 라인(MVA)상의 전압이하이면, 트랜지스터(58)의 게이트-소오스 전압은 트랜지스터(60)의 게이트-소오스 전압보다 낮게 된다. 트랜지스터(62)가 전류원으로서 동작함으로써, 비교기(55)의 2개의 레그(leg)내의 대부분의 전류는 트랜지스터(54 및 58)에 의해서가 아니라 트랜지스터(56 및 60)에 의해서 인입될 수 있다. 이것은 차례로 인버터(66)의 출력에서 라인(BINEN)상에 로우 레벨을 발생시키고, 인버터(68)의 출력에서 라인(BINEN_)상에 하이 레벨을 발생시킬 수 있는 인버터(64)의 입력에 로우 레벨을 제공할 수 있다. 라인(BINEN 및 BINEN_)의 상기 상태는, 외부에서 인가된 전원 전압(V_dd)가 번인 전압(VLBIN)(제2도에 도시됨)이 어레이(25) 및 주변 회로(27)에 인가될 레벨보다 낮다는 것을 나타낸다.

인버터(64)의 입력에 접속된 비교기(55)의 출력은 V_dd(-3V_tp)와 라인(MVA)의 상대적인 레벨에 응답하여 V_dd와 접지 전위사이에서 완전히 스윙(swing)할 수 없다는 것을 알 수 있다. 따라서, 인버터(64)는 p채널 풀업 트랜지스터보다 상당히 대형인 n채널 풀다운 트랜지스터(각각, W/L 비가 약 4 및 15)를 갖고 있는 CMOS 인버터로서 구성되는 것이 바람직하다. 이렇게 구성하면 인버터(64)의 출력은 저레벨에서 고레벨로의 전이 보다 훨씬 빠르게 고레벨에서 저레벨로의 전이가 이루어지므로, 적정한 레벨의 트립포인트에서 라인(BINED 및 BINEN_)가 V_dd에 스트레스 전압이 인가될 때 신속히 응답되도록 한다.

노드(51)에서의 전압(V_dd-3V_tp)가 라인(MVA)상의 전압을 초과하도록 전원 전압(V_dd)가 충분한 전위로 상승할 경우에, 비교기(55)내의 트랜지스터(58)은 트랜지스터(60)보다 더욱 잘 도통할 수 있다. 트랜지스터(54 및 56)의 전류 미러 능동 부하의 동작으로 인하여, 트랜지스터(56 및 60)의 드레인은 V_dd를 향하여 구동될 수 dd 있다. 이것은 차례로 인버터(66)의 출력으로 라인(BINEN)상에 하이 논리 레벨을 발생시키고 인버터(68)의 출력으로 라인(BINEN_)상에 로우 논리 레벨을 발생시킬 수 있는 인버터(64)의 입력에 하이 논리 레벨을 제공할 수 있다. 후술될 바와 같이, 라인(BINEN 및 BINEN_)상의 이 상태들은 전압(VLBIN)을 메모리 디바이스의 어레이(25) 및 주변 회로(27)에 인가할 수 있다.

제5도를 참조하여, 번인 전압 발생기 회로(5)의 구조 및 동작에 대해서 상세하게 설명하겠다. 번인 전압 발생기 회로(5)는 외부에서 인가된 전원 전압(V_dd)에 기인한 전압을 라인(VLBIN)상에 dd 발생시킨다. 본 발명의 실시예에 있어서, 번인 전압 발생기 회로는 접지 전위에 바이어스된 소오스를 갖고, 라인(VLBIN)에 접속된 드레인을 가지며, 라인(BIAS)에 의해 바이어스된 게이트를 갖는 n채널 트랜지스터(67)을 포함한다. 번인 전압 검출 회로(15)에서와 같이, 라인(BIAS)는 전류원으로서 동작하기 위해 트랜지스터(67)을 바이어스시키는 비교적 낮은 전압을 갖는다. 트랜지스터(67)은 양호하게 W/L비가 약 0.03인 비교적 소형 트랜지스터이므로, 번인 전압 발생기 회로(5)에 의해 인입된 DC 전류는 최소화된다.

또한, 번인 전압 발생기 회로(5)는 라인(VLBIN)과 V_dd사이에 직렬로 접속된 소오스-드레인 경로를 갖고 있는 2개의 p채널 트랜지스터(69)를 포함한다. 각각의 트랜지스터(69)는 드레인에 접속된 게이트를 갖고, 소오스에 접속된 기판 노드를 갖는다. 따라서, 번인 전압 검출 회로(15)에서와 같이, 라인(VLBIN)에서의 전압은 V_dd에서 2개의 p채널 임계 전압(V_tp)를 감한 전압일 수 있다. 본 발명의 실시예에 있어서, V_tp가 약 1.0V이기 때문에, 라인(VLBIN)상의 전압은 V_dd-2V이다. 물론, 트랜지스터(69)는 V_dd와 라인(VLBIN) 상의 번인 전압 사이에서 요구된 차이에 따라, 트랜지스터(69)의 임계 전압에 따라 번인 전압 발생기 회로(5)의 직렬 체인내에 더 많거나 적게 사용될 수 있다.

제6도를 참조하여, 본 발명의 양호한 실시예에 따른 고 V_dd검출회로(9)의 구조에 대해 상세하게 설명하겠다. 고 V_dd검출 회로(9)는 본 발명에 참조 문헌으로 사용되고 1989년 12월 20일자로 출원되어 텍사스 인스트루먼츠 인코포레이티드사에 양도된 현재 계류중인 미합중국 특허 출원 제453,550호에 기재되어 있다. 고 V_dd검출 회로(9)는 외부에서 인가된 전원 전압(V_dd)에 의해 바이어스되어 후술된 바와 같이 특정 값을 초과한 V_dd에 응답하여 라인(CLMPEN)상에 신호를 발생시킬 수 있다.

V_dd는 p채널 트랜지스터(70)의 소오스 및 기판 노드를 바이어스한다. p채널 트랜지스터(70)은 드레인에 결합된 게이트를 갖고 있다. 직렬 접속된 p채널 트랜지스터(72, 74 및 76)은 p채널 트랜지스터(70)과 직렬로 접속되어 모두 유사하게 구성된다(즉, 각각 소오스에 결합된 기판 노드와 드레인에 결합된 게이트를 갖고 있다). 그러므로, p채널 트랜지스터(70, 72, 74 및 76)은 포화 영역에서 동작하는 직렬 트랜지스터를 형성하고, 대략 트랜지스터의 임계 전압(V_tp)에서 그곳을 가로지르는 전압 강하를 갖는 다이오드의 전류-전압 특성과 유사한 전류-전압 특성을 갖는다. 따라서, 제6도의 트랜지스터(70, 72, 74 및 76)의 접속은 일반적으로 MOS 트랜지스터의 다이오드 구조로서 언급된다. 상부 트랜지스터(70)의 소오스는 V_dd에 접속되고, 드레인은 트랜지스터(72)의 소오스에 접속된다. 그밖의 다른 트랜지스터(74 및 76)은 마찬가지로 직렬로 드레인-소오스 접속되고, 트랜지스터(76)의 드레인과 게이트는 노드(78)에서 결합된다. 트랜지스터(70, 72, 74 및 76)의 W/L 비는 양호하게 동일하며, 예를 들어 약 100의 값으로 양호하게 상당히 대형이다. 그러므로, 트랜지스터(70, 72, 74 및 76)은 V_dd에서의 전압에서 트랜지스터(70, 72, 74 및 76)의 임계 전압의 합을 감한 값의 전압을 노드(78)에서 가질 수 있다.

물론, 4개의 트랜지스터(70, 72, 74 및 76)보다 더 많거나 적은 트랜지스터는, 회로 출력의 전이가 요구되는 라인(MVP)상의 전압과 관계있는 전압 값에 의존하는 다수의 부하 디바이스를 직렬로 형성하기 위해 사용될 수 있다. 또한, 그밖의 다른 형태의 부하 디바이스, 예를 들어 단일 p-n 접합 다이오드가 다이오드로서 구성된 트랜지스터(70, 72, 74 및 76) 대신에 선택적으로 사용될 수 있다. 물론, 다이오드형태의 선택은 제조 및 그밖의 다른 요인들의 용이함에 따라 선택할 수 있다.

노드(78)은 p채널 드라이브 트랜지스터(80)의 소오스에 접속된다. 트랜지스터(78)의 게이트는 라인(MVP)에 접속되고, 드라이브 트랜지스터(78)의 드레인은 CMOS 인버터를 형성하는 트랜지스터(82p 및 82n)의 게이트에 접속된다. p채널 트랜지스터(82p)의 소오스는 라인(MVP)에 접속되고, n채널 트랜지스터(82n)의 소오스는 접지 전위에 접속되며, 트랜지스터(82n 및 82p)의 드레인은 CMOS 인버터에 대해 종래의 방식으로 함께 접속된다. 트랜지스터(82n 및 82p)의 상대 크기는 특정회로 응용을 위해 바람직한 스위칭 특성을 갖도록 세트될 수 있는데, 예를 들어 p채널 및 n채널 트랜지스터 사이의 이동도의 상이성 때문에 트랜지스터(82p)의 폭-전장비가 트랜지스터(82n)의 폭-전장비의 2배일 수 있다. 그러나, 트랜지스터(82n 및 82p)의 상대 크기가 본 발명을 실시하는데 특별히 중요한 것은 아니다.

트랜지스터(82n 및 82p)의 드레인은 CMOS 인버터(84)의 입력에 접속된다. CMOS 인버터(84)는 트랜지스터(82n 및 82p)에 의해 형성된 인터버와 같이 유사하게 구성되고, 라인(RVP)에 의해 양호하게 바이어스된다. 인버터(84)의 출력은 다음 CMOS 인버터를 형성하는 트랜지스터(86n 및 86p)의 게이트에 접속된다.

트랜지스터(86n 및 86p)에 의해 형성된 인버터에 있어서 트랜지스터(86p)의 소오스는 V_dd에 의해 바이어스되고, 트랜지스터(86n)의 소오스는 접지 전위에 접속되며, 트랜지스터(86n 및 86p)의 드레인은 함께 접속된다. 본 발명의 실시계에서, 트랜지스터(86p)의 W/L비는 트랜지스터(86p)의 W/L비보다 큰 것이 양호하다. 예를 들어, 트랜지스터(86n)의 W/L비는 약 15이고 트랜지스터(86p)의 W/L비는 약 4이다. 트랜지스터(86n 및 86p)의 크기 사이의 이 관계는 양호하므로, 트랜지스터(86n 및 86p)의 드레인에서의 출력 노드는 로우-하이 전이보다 더욱 빠르게 하이-로우로 전이할 수 있다. 이것은 정(+)방향 트립(trip) 지점을 초과한 V_dd전원 전압에 빠르게 응답을 제공하고, 부(-)방향 전이에 대한 회로의 응답을 느리게 함으로써 추가 안정성도 제공한다.

트랜지스터(86n 및 86p)는 V_dd에 의해 바이어스되는 인버터 dd(88)의 입력에 접속된다. 인버터(8)의 출력은 차례로 Vdd에 의해 바이어스되는 인버터(90)의 입력에 접속된다. 인버터(90)의 출력은 라인(CLMPEN_)에 접속되고, 인버터(88)의 출력은, 인버터(90)의 동작에 기인하여 라인(CLMPEN_)의 논리 상보 관계인 라인(CLMPEN)을 드라이브한다. 본 발명의 실시예에 있어서, 후술될 바와 같이 로우논리 레벨 신호는 라인(RVP)상의 신호보다 크게 지정된 값을 초과한 Vdd에 응답하여 라인(CLMPEN_)상에서 요구된다.

본 발명의 실시예에 따라서, p채널 트랜지스터(92)는 트랜지스터(70, 72, 74 및 76)의 직렬 체인에 피드백을 제공한다. 트랜지스터(92)의 소오스 및 기판 노드는 체인내의 트랜지스터들 중 한 트랜지스터, 이 경우 트랜지스터(74)의 소오스에 접속된다. 트랜지스터(92)의 드레인은 체인내의 다른 트랜지스터의 소오스, 이 경우 트랜지스터(76)의 소오스에 접속된다. 트랜지스터(92)의 게이트는, 트랜지스터(92)가 요구되는 임계값 이상인 V_dd에 응답하여 도통하는 방식으로 출력 버퍼체인내의 지점에 접속된다. 이 예에 있어서, 트랜지스터(92)의 게이트는 트랜지스터(86p 및 86n)의 드레인에 접속된다.

트랜지스터(92)의 목적은 전원 전압(V_dd)에 응답하여 트랜지스터(70, 72, 74 및 76)의 직렬 체인의 전기 전장을 변화시키기 위한 것이다. 제6도의 예에 있어서, 트랜지스터(92)가 도통한 경우 트랜지스터(74)는 트랜지스터(92)에 의해 단락되므로, 트랜지스터(92)가 오프된 경우 전기적으로 직렬인 4개의 트랜지스터(70, 72, 74 및 76)대신에, 3개의 트랜지스터만이 V_dd와 노드(18)사이에서 전기적으로 직렬 접속된다. 물론, 피드백 트랜지스터(92)의 소오스-드레인 경로는 후술될 바와 같이 동일한 히스테리시스(hysterisis) 효과를 달성하기 위해 트랜지스터(70, 72, 74 및 76)중 상이한 한 트랜지스터를 가로질러 선택적으로 접속될 수 있다. 또한, 전달 특성내의 히스테리시스 루프가 더 넓게 요구되면, 피드백 트랜지스터(92)는 체인내의 하나 이상의 트랜지스터(70, 72, 74 및 76)을 가로질러 선택될 수 있다.

n채널 트랜지스터(81)의 소오스/드레인 경로는 트랜지스터(80)의 드레인과 접지 전위 사이에 접속된다. 트랜지스터(81)의 게이트는 라인(MVP)에 의해 제어된다. 트랜지스터(81)은, V_dd가 검출 값 이하일 때 트랜지스터(82p 및 82n)의 게이트에서의 노드가 완전히 방전된다는 것을 보장한다. 본 발명의 실시예에 있어서, V_dd가 트립 지점이하일 때, 트랜지스터(80)은 오프 상태로 남아있고 트랜지스터(81)은 오프될 수 있으므로, 트랜지스터(82p 및 82n)의 게이트에서 논리 상태는 지정된 로우 레벨이다. 트랜지스터(80)이 라인(MVP)의 전압에서 존재하는 게이트로 인하여 온 상태인 경우(즉, 과전압 상태가 검출되는 경우)조차도 트랜지스터(81)은 온 상태로 남아 있으므로, 트랜지스터(81)의 W/L비는 양호하게 트랜지스터(80)의 W/L비 보다 상당히 작다. 양호한 실실예에 있어서, 트랜지스터(80)의 W/L비는 약 100이고, 트랜지스터(81)는 W/L비는 약 0.05이다. 그러므로, 트랜지스터(81)의 작은 W/L비는 V_dd으로부터 트랜지스터 (70, 72, 74 및 76)을 통해 접지로 인입된 DC 전류를 최소화 한다.

동작시에, 트랜지스터(80)은 드레인에서의 전압, 즉 노드(38)에서의 전압이 임계 전압만큼 라인(MVP)상의 전압을 초과할 때까지 오프 상태로 있을 것이다. 트랜지스터(80)이 증강 모드를 갖는 예에 있어서, 임계 전압의 절대값은 V_t80으로서 이후에 언급될 수 있고, 물론, 감소 모드 디바이스도 회로의 동작시에 적절한 변화를 갖추고 트랜지스터(80)에 선택적으로 사용될 수 있다. 그러나, V_dd와 노드(78) 사이에 4개의 트랜지스터(70, 72, 74 및 76)들이 직렬로 있기 때문에, 노드(78)에서 전압은 대략 V_dd에서 직렬 체인내의 트랜지스터 들의 임계값, 이 경우 4V_tp를 감한 값이다. 그러므로, 트랜지스터(80)은 V_dd가 MVP+4V_tp+V_t80값에 도달할 때까지 턴온하지 않는다.

본 발명의 실시예에 있어서, 라인(MVP)는 4.0V(비교적 V_dd의 전압과 독립적)이고, V_t80과 V_tp는 각각 1.0V이며, 트랜지스터(80)은 대략 9.0V이상 상승한 전원전압(V_dd)에 응답하여 턴온할 수 있다.

트립 지점 이하의 V_dd를 갖는 경우에 트랜지스터(80)은 오프 상태이고, 트랜지스터(81)은 트랜지스터(82n 및 82p)의 게이트에서의 전압을 접지로 끌어당긴다. 이것은 트랜지스터(82p)의 소오스를 바이어스하는 라인(RVP)의 전압을 인버터(84)의 입력에 가해지도록 한다. 인버터(84)의 출력은 접지 전위로 구동되므로, 트랜지스터(86p)를 턴온하고 트랜지스터(86n)을 턴오프한다. 그러므로, 전원 전압(V_dd)는 트랜지스터(92)의 게이트에 인가되어, 트랜지스터(92)를 계속 오프 상태로 유지시킨다. 또한, 인버터(88)의 입력에서의 하이 논리 레벨은 하이 논리 레벨인 라인(CLMPEN_) 및 로우 논리 레벨인 라인(CLMPEN)을 야기하며, 후술될 바와 같이 V_dd가 트립 지점 이하이고, 전압(VCLMP)가 어레이(25) 및 주변 회로(27)에 인가되지 않는다는 것을 표시한다.

V_dd가 MVP+4V_tp+V_t80에 도달한 경우, 노드(78)[트랜지스터(80)의 소오스]에서의 전압은 트랜지스터(80)이 턴온되도록 충분히 하이 상태이다. 이것은 양호한 실시예에서 트랜지스터(82n)의 임계 전압 이상인 MVP+4V_tp+V_t80값의 전압을 트랜지스터(82p 및 82n)의 게이트에 야기시키므로, 트랜지스터(82n 및 82p)의 드레인은 트랜지스터(82n)을 통해 접지 전위로 풀된다. 이것은 인버터(84)의 출력을 트랜지스터(86n)의 임계 전압 이상인 라인(RVP)의 전위가 되도록 야기시켜, 트랜지스터(86n)을 도통 상태로 트랜지스터(86p)를 비도통 상태로 형성할 수 있다.

트랜지스터(86n)이 턴온시에, 인버터(88)의 입력은 로우로 풀되므로, 인버터(88 및 90)을 통해 라인(CLMPEN)은 하이 논리 레벨에 도달하고 라인(CLMPEN_)은 로우 논리 레벨에 도달할 수 있으며, V_dd가 MVP+4V_tp+V_t80이상인 레벨에 도달되었음을 나타낸다. 제2도를 참조하면, 멀티플렉서(11 및 13)은 각각 어레이(25) 및 주변 회로(27)에 클램프된 바이어스 전압(V_CLMP)을 인가할 수 있다.

또한, 트랜지스터(86n)이 인버터(84)의 출력에 의해 턴온되면, 트랜지스터(92)의 게이트는 접지를 향하여 풀된다. 이것은 p채널 트랜지스터(92)를 턴온하므로, 직렬 다이오드 체인내의 트랜지스터(74)의 소오스 및 드레인은 트랜지스터(92)를 통하여 함께 단락된다. 이것은 트랜지스터(92)에 의해 단락된 트랜지스터들의 전압만큼 트랜지스터(78)이 온상태로 유지되어 있는 지점의 V_dd의 레벨을 감소시킨다. 이 경우에 한 트랜지스터(74)가 트랜지스터(92)에 의해 단락되기 때문에, 단자(V_dd)에서의 전압은 트랜지스터(80)을 계속 온 상태로 유지할 수 있고, 라인(CLMPEN 및 CLMPEN_)상의 전압을 차례로 라인(V_dd)상의 과전압 상태를 나타내는 상태로 유지하며, MVP+3V_tp+V_t80으로 감소된다.

그러므로, V_dd가 MVP+4V_tp+V_t80값으로부터 강하하기 때문에, 라인(CLMPEN_)상의 전압은 V_dd가 MVP+3V_tp+V_t80값, 이 실시예에서 약 8.0V로 강하할 때까지 로우 상태일 수 있다. 이러한 관점에서, 라인(CLMPEN 및 CLMPEN_)의 논리상태는 각각 원래의 로우 및 하이 논리 레벨로 복귀될 수 있다.

제7도를 참조하여, V_dd클램프 회로(7)에 대하여 상세하게 설명하겠다. V_dd클램프 회로(7)는 그 출력으로 라인(VCLMP)상에, 외부 전원 공급 전압으로부터 구동되지만 V_dd클램프 회로(7)내의 비교기(94)의 동작에 의해 최대 전압으로 클램프 되는 전압을 구동시킨다. 상술된 고 V_dd검출 회로(9)에 의해 발생된 라인(CLMPEN 및 CLMPEN_)에 의해 엔에이블될 때, V_dd클램프 회로(7)은 라인(VCMP)상의 클램프된 전원 전압을 어레이(25)와 주변 회로(27)에 제공할 수 있으므로, V_dd전원 공급에 의해 외부적으로 제공된 과도하게 높은 전압은 나머지 회로를 손상시키지 않는다.

비교기(94)는 상술된 비교기와 유사하게 p채널 전류 미러능동 부하를 갖는 n채널 차동 증폭기이다. 상술된 다른 비교기들과 유사하게, n채널 트랜지스터(96)은 비교기(94)내의 전류원으로서 작용하고, 차등 증폭기로서 작용하는 n채널 트랜지스터(98 및 100)의 소오스에 접속된 드레인을 가지며, 트랜지스터(94)의 소오스는 접지 전위에 접속되고, 게이트는 라인(BIAS)상의 전압에 의해 바이어스된다. 다른 비교기들과 같이, 트랜지스터(98 및 100)의 W/L비는 예를 들어 15의 값에서 양호하게 잘 정합된다.

n채널 트랜지스터(98)의 게이트는 상술된 바와 같이 체배기(21)에 의해 발생된 조절 전압을 갖는 라인(MVA)에 접속되고, 이 예에서 라인(MVA)상의 전압은 약 3.3V이다. 트랜지스터(98)의 드레인은 노드(106)에서 전류 미러 능동 부하내의 p채널 트랜지스터(102)의 게이트에 접속된다. 노드(104)는 p-채널 풀업 트랜지스터(110)의 게이트에 접속된다. n채널 트랜지스터(100)의 게이트는 후술될 바와 같이 라인(VCLMP)로부터 피드백 전압을 수신하기 위하여 노드(108)에 접속된다. p채널 트랜지스터(104)는 트랜지스터(100)의 드레인에 접속된 드레인을 갖는다. 트랜지스터(102 및 104)의 게이트는 트랜지스터(104)의 드레인에 함께 접속되고, 트랜지스터(102 및 104)의 소오스는 V_dd에 의해 바이어스된다.

V_dd클램프 회로(7)의 드라이브 부분은 V_dd에 접속된 소오스를 갖고, 이 실시예에서 트랜지스터(112)를 통하여 라인(VCLMP)에 연결된 드레인을 갖는 풀업 p채널 트랜지스터(110)을 포함한다. 트랜지스터(110)의 게이트는 노드(106)에 접속되므로, 상술된 바와 같이 비교기(94)에 의해 제어된다. 저항(118 및 120)은 라인(VCLMP)와 접지 전위 사이에서 직렬로 접속되고, 트랜지스터(112)는 후술된 바와 같이 저항과 직렬로 접속된다. 저항(118 및 120)의 값은 라인(VCLMP)상에서 고 V_dd에 의해 구동될 전압을 세트하기 위해 사용된다. 저항(118과 120) 사이의 접속에서 노드(108)은 비교기(94)내의 트랜지스터(100)의 게이트에 접속된다. 따라서, 노드(108)에서의 전압은 라인(MVA)상의 전압과 비교될 수 있으므로, 라인(VCLMP)상의 전압은 후술된 바와 같이 저항(118 및 120)의 전압 디바이더 네트워크에 의해 결정될 수 있다.

캐패시터(122)는 V_dd클램프 회로(7)내의 비교기(94)의 차동 증폭기에 대한 보상을 제공하기 위해 노드(106)과 V_dd사이에 접속된다. 캐패시터(122)는 양호하게 p채널 MOS 캐패시터인데, 폭 250미크론 길이 200미크론의 크기를 갖고, 두께가 약 15nm인 이산화 실리콘 유전체를 가지므로, 약 100PF의 용량을 제공한다. 그러므로, 보상 캐패시터(122)는 V_dd클램프 회로(7)의 동작에 안정성을 추가한다. 물론, 그밖의 다른 보상 기술 또는 어떠한 보상도 없이 V_dd클램프 회로(7)의 특정 구조에 따라 선택적으로 사용될 수 있다.

V_dd클램프 회로(7)은 라인(CLMPEN 및 CLMPEN_)을 통하여 고 V_dd검출 회로(9)에 의해 제어된 엔에이블 트랜지스터(112, 114 및 116)를 포함한다. p채널 트랜지스터(112)는 라인(VCLMP)의 V_dd사이에서 풀업 트랜지스터(110)과 직렬로 접속된 소오스/드레인 경로를 갖고, 라인(CLMPEN_)에 의해 제어된 게이트를 갖는다. 또한, n채널 트랜지스터(114)는 라인(CLMPEN_)에 의해 제어된 게이트를 갖고, 드라이버(22_A및 24_A)의 출력인 라인(RVA)와 라인(VCLMP) 사이에서 직접 접속된 소오스/드레인 경로를 갖는다. n채널 트랜지스터(116)은 라인(VCLMP)와 접지 사이에서 저항(118 및 120)과 직렬로 접속된 소오스/드레인 경로를 갖고, 라인(CLMPEN)에 의해 제어된 게이트를 갖는다.

트랜지스터(112, 114)는 라인(CLMPEN 및 CLMPEN_)의 상태에 따라 비교기(94)를 엔에이블하여 고 V_dd검출 회로(9)가 V_dd상에서 과전압 상태를 검출할때만 라인(VCLMP)를 제어하도록할 수 있다. 예를 들어, 라인(CLMPEN_ 및 CLMPEN)이 각각 하이 및 로우 논리 레벨인 경우에(V_dd가 과전압 상태가 아닌 정상 동작 중인 경우에), 트랜지스터(112 및 116)은 오프될 수 있고, 트랜지스터(114)는 온될 수 있다. 이러한 방식으로, 트랜지스터(110) 및 저항(118 및 120)을 통과하는 V_dd와 접지 사이의 DC 전류 경로는 디스에이블되므로, V_dd클램프 회로(7)의 전력 소모는 최소화 된다. 또한, 트랜지스터(114)는 정상 동작 동안 라인(RVA)로부터 라인(VCLMP)를 바이어스시키기 위해 작용하므로, 과전압 상태가 V_dd상에서 검출된 경우[라인(CLMPEN_ 및 CLMPEN)이 각각 로우 및 하이로 구동된 경우], V_dd클램프 회로(7)은, 라인 (VCLMP)가 라인(VLBIN)에서 발생되어 멀티플렉서(11) 및 드라이버(22)에 의해 라인(RVA)상에서 어레이(25)에 인가된 번인 전압을 미리 가질 수 있기 때문에 접지에서 클램프 전압으로 라인(VCLMP)를 충전할 필요가 없다. 따라서, 그렇지 않다면 라인(VCLMP)를 접지에서 클램프 전압으로 완전히 충전시킬 때 V_dd클램프 회로로부터 발생될 수도 있는 잡음이 상당히 감소된다.

고 V_dd클램프 회로(7)이 트립 지점을 초과한 전원 전압(V_dd)에 응답하여(이예에서, 9.0V를 초과한 V_dd에 응답하여) 고 V_dd검출 회로(9)에 의해 엔에이블될 때 라인(CLMPEN_ 및 CLMPEN) 상의 로우 및 하이 논리 레벨은 각각 트랜지스터(12 및 116)을 턴온하고 트랜지스터(114)를 턴오프할 수 있다. 비교기(94)는 노드(108)에서의 전압을 라인(MVA)상에서의 전압과 비교할 수 있다. 트랜지스터(102 및 104)의 게이트가 트랜지스터(100 및 104)의 드레인에 함께 접속되기 때문에, 노드(106)은 노드(108)에서의 전압보다 높은 라인(MVA)상의 전압에 응답하여 더 낮은 전압으로 구동될 수 있다. 노드(106)의 전압이 강하하기 때문에, 트랜지스터(110)은 더욱 잘 도통할 수 있으며, V_dd로부터 라인(VCLMP)를 충전할 수 있다. 역으로, 노드(108)에서의 전압이 라인(MVA)상의 전압을 초과할 때, 비교기(94)는 V_dd쪽으로 노드(106)의 전압을 상승시킬 수 있고, 트랜지스터(110)을 덜 도통하게 하며 저항(118 및 120)으로 트랜지스터(116)을 통해 접지 쪽으로 라인(VCLMP)을 강하시킬 수 있다.

상술된 바와 같이, 트랜지스터(98 및 100)은 트랜지스터(102 및 104)와 같이, 서로 양호하게 잘 정합될 수 있다. 이러한 경우에 있어서, 비교기(94)의 동작은 V_dd클램프 회로(7)을 노드(108)에서의 전압이 라인(MVA)상의 전압과 동일한 정상 상태로 도달시킬 수 있다. 노드(108)에서의 전압이 라인 (MVA)상의 전압과 동일한 경우에, 라인(VCLMP)상의 전압은 저항(118 및 120)값에 의존할 수 있다. 이 실시예에 있어서, 저항(118)의 값은 약 5.0kohm이고, 저항(120)의 값은 약 4.5kohm이다. 저항(118 및 120)이 이 값들을 갖는 경우에, 노드(108)에서의 3.3V에 응답하여 라인(VCLMP)상에 발생된 전압은 대략 7.0V이다.

제8도를 참조하여, Varray 멀티플렉서(11)의 구조 및 동작에 대하여 상세하게 설명하겠다. Vperi 멀티플렉서(31)은 라인(MVA 대신 MVP)가 입력하고, 출력이 라인(VA 대신 VP)에 접속되는 것을 제외하고는 Varray 멀티플렉서(11)과 동일하게 구성된다. Varray 멀티플렉서(11)은 이것의 전원 입력으로, 체배기 회로(21)로부터 라인(MVA)를, 번인 발생기 회로(5)로부터 라인(VLBIN)을, V_dd클램프 회로(7)로부터 라인(VCLMP)를 수신한다. Varray 멀티플렉서(11)은 번인 전압 검출 회로(15)로부터 라인(BINEN 및 BINEN_)상에 수신되고 고 V_dd검출 회로(9)로부터 라인(CLMPEN 및 CLMPEN_)상에 수신된 제어 입력에 응답하여 3개의 전원 입력들 중에서 선택한다. Varray 멀티플렉서(11) 내부에는 각각 n채널 MOS 트랜지스터를 p채널 MOS 트랜지스터와 병렬로 구성하는 패스게이트(124, 126, 128 및 130)이 포함된다. 라인(BINEN, BINEN_, CLMPEN 및 CLMPEN_)상의 제어 입력은, 각각의 패스 게이트(124, 126, 128 및 130)내의 n채널 트랜지스터의 게이트에 통신된 신호가 p채널 트랜지스터의 게이트에 통신된 신호와 논리 상보 관계인 방식으로 패스게이트들 (124, 126, 128 및 130)중 적절한 한 패스 게이트의 트랜지스터의 게이트에 접속된다.

라인(MVA)는 라인(BINEN 및 BINEN_)에 의해 제어된 패스 게이트(124)의 입력에 접속된다. 마찬가지로, 라인(VLBIN)은 라인(BINEN 및 BINEN_)에 의해 제어된 패스 게이트(126)의 입력에 접속되지만, 그 방식은 패스 게이트(124)와 보상 형식이다. 따라서, 라인(BINEN 및 BINEN_)상에 각각 하이 및 로우 논리 레벨을 갖는 경우, 라인(VLBIN)은 패스 게이트(126)에 의해 노드(125)에 접속될 수 있고, 라인(MVA)는 패스 게이트(124)에 의해 노드(125)로부터 분리될 수 있다. 역으로, 라인(BINEN 및 BINEN_)상에 각각 로우 및 하이 논리 레벨을 갖는 경우, 라인(MVA)는 패스 게이트(124)에 의해 노드(125)에 접속될 수 있으며, 라인(VLBIN)은 패스 게이트(126)에 의해 노드(125)로부터 분리될 수 있다. 번인 전압 검출 회로(15)가 번인이 발생하는 전압 레벨을 초과한 전원 전압(V_dd)에 응답하여 라인(BINEN 및 BINEN_)상에서 각각 하이 및 로우 논리 레벨을 생성하기 때문에, 라인(MVA)는 정상동작 동안 노드(125)에 접속되고, 라인(VLBIN)은 하이 V_dd레벨이, 가속된 전압 번인 동작이 실행되는 것을 나타낼 때 노드(125)에 접속된다.

노드(125)는 라인(CLMPEN 및 CLMPEN_)에 의해 제어된 패스 게이트(128)의 입력에 접속된다. 라인(VCLMP)는 패스 게이트(128)의 제어에 상보하는 형태로 라인(CLMPEN 및 CLMPEN_)에 의해 제어된 패스 게이트(130)의 입력에 접속된다. 라인(CLMPEN 및 CLMPEN_)상에 각각 로우 및 하이 논리 레벨을 갖는 경우, 노드(125)는 패스 게이트(128)에 의해 라인(VA)에 접속될 수 있고, 라인(VCLMP)는 패스 게이트(130)에 의해 라인(VA)로부터 분리될 수 있다. 역으로, 라인(CLMPEN 및 CLMPEN_)상에 각각 하이 및 로우 논리 레벨을 갖는 경우, 라인(VCLMP)는 패스 게이트(130)에 의해 라인(VA)에 접속될 수 있고, 노드(125)는 패스게이트(128)에 의해 라인(VA)로부터 분리될 수 있다. 따라서, 어레이(25) 및 주변 회로(27)로의 바이어스가 클램프될 전압을 초과한 전원 전압(V_dd)에 응답한 라인(CLMPEN 및 CLMPEN_)상에 하이 및 로우 논리 레벨을 생성함으로써 고 V_dd검출 회로(9)는 라인(VA)에 조절 전압(라인 RVA) 또는 번인 전압(라인 VLBIN)의 선택을 무시할 수 있으므로, 라인 (VCLMP)상의 클램프 전압은 라인(VA)에 인가될 수 있다. 상술된 바와 같이, 어레이(25) 및 주변 회로(27)에 즉시 전압을 적용한 경우, 라인(VA)는 드라이버(22A 및 24A)에 입력하고, 라인(VP)는 드라이버(22P, 및 24P)에 입력한다.

제9도를 참조하여, 외부에서 인가된 전원 전압(V_dd)의 함수로서 라인(RVA)상의 바이어스 전압을 어레이(25)에 제공하는 제2도의 시스템의 동작에 대해서 상세히 설명하겠다. 정상 메모리 동작 동안 메모리 디바이스에 인가된 전원 전압(V_dd)의 공칭 레벨은 약 5.0V이다. 상술된 바와 같이, 정상 동작 동안에, 어레이(25)를 바이어스시키는 라인(RVA)상의 전압은 약 3.3V이므로, 어레이(25)의 메모리 셀내의 저장 캐패시터 유전체 브레이크다운 비율 뿐만 아니라 어레이(25)의 전력 소모도 최소화된다. 주변 회로(27)내의 트랜지스터의 스위칭 속도가 최소화되기 위해, 정상 동작시에 라인(RVP)상의 전압은 이 예에서 약 4.0V이다.

제2도의 시스템의 동작의 설명은 접지 전위로부터 증가하는 외부 전원 전압(V_dd)으로 시작하겠다. 외부 전원 전압(V_dd)가 5.0V의 공칭 동작 레벨을 향하여 동작될 때, 조절 전압 드라이브 회로(3)은 상술된 바와 같이 라인(RVA)상에 3.3V, 라인(RVP)상에 4.0V를 제공할 수 있다. 전원 전압(V_dd)가 이 예에서 대략 6.4V인 번인 전압 검출 회로(15)의 트립 지점 이하이기 때문에, 라인(BINEN 및 BINEN_)(물론, 라인 CLMPEN 및 CLMPEN_)은 각각 로우 및 하이 논리 레벨을 가질 수 있다. Varray 멀티플렉서(11) 및 Vperi 멀티플렉서(13)은 라인(RVA 및 RVP)에 각각 적용시에 라인(MVA 및 MVP)상의 전압을 각각 선택한다. 그러므로, 이 예에서, 어레이(25)는 약 3.3V에서 바이어스될 수 있고, 주변 회로(27)은 약 4.0V에서 바이어스될 수 있다.

전원 전압(V_dd)가 6.4V에서 번인 전압 검출 회로(15)의 트립 지점을 초과할 때, 상술된 바와 같이 하이 및 로우 논리 레벨이 라인(BINEN 및 BINEN_)상에 구동된다. Varray 멀티플렉서(11)과 Vperi 멀티플렉서(13)은 각각 라인(RVA 및 RVP)에 인가될 라인(VLBIN)상의 전압을 선택할 수 있다. 상술된 바와 같이, 번인 전압 발생기 회로(5)는 전원 전압(V_dd)에 따라 변화하는 라인(VLBIN)상에 전압을 발생하므로, 가속 전압은 번인의 목적으로 또는 가속 동작 수명 테스트의 목적으로 회로(25) 및 주변 회로(27)에 인가될 수 있다.

스트레스 또는 번인 동작동안 회로에 인가될 라인(VLBIN)상의 전압과 라인 (MVA)(및 라인 MVP)상의 조절 전압 사이에 오프셋(oftset)이 존재한다는 것을 알 수 있다. 제5도와 관련하여 상술된 바와 같이, 상기 오프셋은 번인 전압 발생기회로(5)내의 라인(VLBIN)과 V_dd사이에서 직렬인 다수의 트랜지스터들(69)에 의해 결정된다. 본 발명의 실시예에 따라서, 번인 전압 발생기 회로(5)내의 전압은 스트레스 또는 번인 동작이 번인 전압 검출 회로(15)에 의해 엔에이블되는 전압으로 부터 독립적으로 세트될 수 있고, 이러한 전압은 번인 전압 검출 회로(15)내의 다수의 트랜지스터들(50)에 의해 결정된다. 그러므로, 제2도의 시스템은 번인 전압이 회로에 인가될 전압으로부터 독립적으로 요구되는 번인 전압(즉, V_dd으로 부터의 오프셋)의 선택시에 설계자들에게 융통성을 허용한다. 이러한 방식으로, 예를 들어, 하이 스트레스 전압은 종래 기술에 따른 제1도의 시스템에 요구될 수 있는 과도한 외부 전원 전압(V_dd)를 요구하지 않고 번인 동작 동안 회로에 인가될 수 있다.

전원 전압(V_dd)가 고 V_dd검출 회로(9)가 트립하는 지점, 이 실시예에서 대략 9.0V로 증가하는 경우에, 하이 및 로우 논리 레벨은 각각 라인(CLMPEN 및 CLMPEN_)상에서 고 V_dd검출 회로(9)에 의해 구동된다. 이에 응답하여, Varray 멀티플렉서(11) 및 Vperi 멀티플렉서(13)은 각각 라인(RVA 및 RVP)에 적용시에 V_dd클램프 회로(7)로부터 라인(VCLMP)상에서 전압을 선택한다. 이 동작에 의해 제2도의 시스템은 전기적으로 과도한 스트레스로 부터 손상하는 집적 회로의 부분들의 민감성을 감소시킴으로써, 어레이(25)와 주변 회로(27)에 과도하게 높은 V_dd공급 전압을 직접 적용하는 것으로 부터 보호한다.

상술된 바와 같이, 하이 전압 검출 회로(9)는 전달 특성내의 히스테리시스를 포함하므로, 어레이(25) 및 주변 회로(27)에 라인(VCLMP)의 전압의 적용의 제어는 전원 전압(V_dd)가 하이 전압 검출 회로(9)의 양 방향 트립 지점의 근처에서 변화하는 경우에도 진동하지 않을 것이다. 따라서, V_dd가 대략 9.0V이상인 레벨로부터 8.0V 이하인 레벨로 떨어질 때, 라인(CLMPEN 및 CLMPEN_)은 고 V_dd검출 회로(9)에 의해 로우 및 하이 논리 레벨로 구동될 수 있다. 그다음, 라인(VLBIN)상의 전압은, 전력 공급 전압(V_dd)가 정상 동작 범위내로 다시 떨어질 때까지 라인(RVA 및 RVP)에 다시 인가될 수 있다.

물론, 제2도의 시스템은 본 발명의 장점을 얻기 위해 여러가지로 변형할 수 있다. 한가지 이러한 변형으로서 단일 전압으로 집적 회로의 모든 부분[예를 들어, 메모리 디바이스내의 어레이(25) 및 주변 회로(27), 또는 다른 디바이스내의 전체 VLSI 회로]를 바이어스시키는 것이다. 이러한 회로에 있어서, 하나의 멀티플렉서만이 요구될 수 있다. 물론, 다른 변형으로서 전달 특성의 경사진 번인 전압 부분을 제외할 수 있으므로, 회로는 조절된(또는, 선택적으로 비조절된) 전원공급 바이어스로부터 클램프 상태로 직접 도달할 수 있다.

지금까지, 본 발명의 양호한 실시예에 대해 기술하였지만 설명을 위한 것이지, 본 발명을 제한하고자 하는 것은 아니다. 그러므로, 본 분야에 숙련된 기술자들이라면 본 발명의 실시예의 상세한 설명 및 부수적인 실시예를 변형시킬 수 있다. 그러나, 이러한 변형은 첨부된 특허 청구 범위내에서만 제한된다.

Claims

반도체 기판 상에 형성된 메모리 셀의 어레이, 상기 반도체 기판 상에 형성되며 상기 메모리 셀의 어레이에 연결된 주변 회로, 상기 반도체 기판 상에 형성되며 상기 메모리 셀의 어레이 및 상기 주변 회로가 활성화된(active) 경우에 상기 메모리 셀의 어레이 및 상기 주변 회로에 전압을 공급하기 위한 주 드라이버(main driver), 상기 반도체 기판 상에 형성되며 상기 메모리 셀의 어레이 및 상기 주변 회로가 비활성화된 (inactive) 경우에 상기 메모리 셀의 어레이 및 상기 주변 회로에 전압을 공급하기 위한 예비 드라이버(standby driver), 및 상기 반도체 기판 상에 형성되며 상기 주 드라이버 및 상기 예비 드라이버에 전력을 공급하는 서로 다른 다수의 전압을 다양한 작동 조건에 따라서 제공하기 위한 전압 발생 시스템을 포함하는 메모리 장치.
제1항에 있어서, 상기 전압 발생 시스템은 번인 작동 조건(burn-in operating condition)동안에 번인 전압을 제공하기 위한 번인 전압 발생 시스템, 정상 작동 조건 동안에 조절된 전압(regulated voltage)을 제공하기 위한 조절 전압 발생 시스템, 상기 번인 전압 발생 시스템, 상기 조절 전압 발생 시스템, 상기 주 드라이버, 및 상기 예비 드라이버에 연결되어, 상기 작동 조건에 따라서 상기 번인 전압 또는 상기 조절된 전압 중 하나를 상기 주 드라이버 및 상기 예비 드라이버에 연결하는 멀티플렉서를 포함하는 메모리 장치.
제2항에 있어서, 상기 전압 발생 시스템은 상기 반도체 기판 외부의 전압소스로부터 전력을 수신하며, 상기 전압 발생 시스템은 상기 외부 전압 소스로부터의 상기 전력이 미리 정해진 레벨을 초과하는 경우에 발생하는 스트레스작동 조건 동안에 클램프된 전압을 제공하기 위한 클램프 전압 발생 시스템을 더 포함하며, 상기 멀티플렉서는 상기 클램프 전압 발생 시스템에도 연결되어 상기 작동조건에 따라서 상기 번인 전압, 상기 조절된 전압 또는 상기 클램프된 전압 중 하나를 상기 주 드라이버 및 상기 예비 드라이버에 연결하는 메모리 장치.
제3항에 있어서, 상기 반도체 기판 상에 형성되어 상기 메모리 셀의 어레이 및 상기 주변 회로에 기판 바이어스 전압을 공급하며, 상기 기판 바이어스 전압이 손실된 경우에 상기 메모리 셀의 어레이 및 상기 주변 회로에 전력이 공급되지 않도록 상기 주 드라이버 및 상기 예비 드라이버의 기능을 정지(disable)시키기 위하여 상기 주 드라이버 및 상기 예비 드라이버에 연결되어 있는 기판 바이어스 전압 발생 시스템을 더 포함하는 메모리 장치.
반도체 칩 상에 형성된 장치를 위한 전압을 발생시키기 위한 온-칩 시스템 (on-chip system)에 있어서, 조절된 전압을 만들어내기 위한 제1발생기, 번인 전압을 만들어내기 위한 제2발생기, 기판 바이어스 전압을 만들어내기 위한 제3발생기, 및 상기 제1 및 제2 발생기에 연결되어 상기 장치에 상기 조절된 전압 또는 상기 번인 전압 중 하나를 제공하기 위한 멀티플렉서를 포함하며, 상기 제1, 제2 및 제3 발생기 및 상기 멀티플렉서는 상기 장치와 함께 상기 반도체 칩 상에 형성되는 온-칩 시스템.
제5항에 있어서, 상기 조절된 전압은 3V 정도의 값을 가지며, 상기 기판 바이어스 전압은 -2V 정도의 값을 갖는 시스템.
제6항에 있어서, 상기 멀티플렉서에 연결되며 클램프된 전압(clamped voltage)을 만들어내기 위한 제4발생기를 더 포함하며, 상기 번인 전압은 7V 정도의 값을 가지며, 상기 클램프된 전압은 7V 정도의 값을 갖는 시스템.