JP3076097B2 - 基準電位発生回路 - Google Patents
基準電位発生回路Info
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- JP3076097B2 JP3076097B2 JP03212543A JP21254391A JP3076097B2 JP 3076097 B2 JP3076097 B2 JP 3076097B2 JP 03212543 A JP03212543 A JP 03212543A JP 21254391 A JP21254391 A JP 21254391A JP 3076097 B2 JP3076097 B2 JP 3076097B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は基準電位発生回路に関
し、特に、外部からの電源電圧を内部で降圧して使用す
る型のメモリのような半導体集積回路に用いられる基準
電位発生回路に関する。
し、特に、外部からの電源電圧を内部で降圧して使用す
る型のメモリのような半導体集積回路に用いられる基準
電位発生回路に関する。
【０００２】
【従来の技術】近年、半導体メモリなどの半導体集積回
路（以降集積回路と記す）においては、消費電力を低減
し高密度集積化を図るために、外部から供給された電源
電圧をチップ内部で降圧し、基準電位を発生させてこれ
を電源として使用することが多くなってきている。
路（以降集積回路と記す）においては、消費電力を低減
し高密度集積化を図るために、外部から供給された電源
電圧をチップ内部で降圧し、基準電位を発生させてこれ
を電源として使用することが多くなってきている。
【０００３】この種の集積回路における従来の基準電位
発生回路の一例の回路図を図５（ａ）に示す。図５
（ａ）を参照すると、この基準電位発生回路では、ΔＶ
TP電位発生回路１でしきい値電圧が異なる２つのＰチャ
ンネルＭＯＳ電界効果型トランジスタ（以後ＰＭＯＳと
記す）のしきい値電圧の差ΔＶTPを発生させる。ΔＶTP
電位発生回路１で生成された電位Ｖ3 （＝ΔＶTP）は、
コンパレータ２に入力される。基準電位発生回路として
の出力端３は、コンパレータ２からの出力をゲートに受
けるＰＭＯＳトランジスタＱ3 によって駆動される。出
力端３から出力される基準電位ＶREF は、抵抗Ｒ1 およ
びＲ2 の抵抗値をそれぞれＲ1 （Ω）およびＲ2 （Ω）
として、 ＶREF ＝｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝Ｖ3 （Ｖ） … となる。
発生回路の一例の回路図を図５（ａ）に示す。図５
（ａ）を参照すると、この基準電位発生回路では、ΔＶ
TP電位発生回路１でしきい値電圧が異なる２つのＰチャ
ンネルＭＯＳ電界効果型トランジスタ（以後ＰＭＯＳと
記す）のしきい値電圧の差ΔＶTPを発生させる。ΔＶTP
電位発生回路１で生成された電位Ｖ3 （＝ΔＶTP）は、
コンパレータ２に入力される。基準電位発生回路として
の出力端３は、コンパレータ２からの出力をゲートに受
けるＰＭＯＳトランジスタＱ3 によって駆動される。出
力端３から出力される基準電位ＶREF は、抵抗Ｒ1 およ
びＲ2 の抵抗値をそれぞれＲ1 （Ω）およびＲ2 （Ω）
として、 ＶREF ＝｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝Ｖ3 （Ｖ） … となる。
【０００４】ここで、ΔＶTP電位発生回路１について説
明しておく。図５（ｂ）は、ΔＶTP電位発生回路の一例
の回路図である。図５（ｂ）を参照すると、このΔＶTP
電位発生回路では、電源端子４と接地端子５との間に直
列に設けられた３つのＰＭＯＳトランジスタＱ10，Ｑ11
およびＱ12によって、電源電圧ＶCCよりも、ＰＭＯＳト
ランジスタのしきい値電圧の大きさ｜ＶTP｜の２倍だけ
下がった電位が生成される。この電位は、能力が等しい
３つのＰＭＯＳトランジスタＱ13，Ｑ16およびＱ20のゲ
ートに入力される。ＰＭＯＳトランジスタＱ13，Ｑ16お
よびＱ20はゲート電位が等しいので、それぞれのソース
・ドレイン間電流が一致する。
明しておく。図５（ｂ）は、ΔＶTP電位発生回路の一例
の回路図である。図５（ｂ）を参照すると、このΔＶTP
電位発生回路では、電源端子４と接地端子５との間に直
列に設けられた３つのＰＭＯＳトランジスタＱ10，Ｑ11
およびＱ12によって、電源電圧ＶCCよりも、ＰＭＯＳト
ランジスタのしきい値電圧の大きさ｜ＶTP｜の２倍だけ
下がった電位が生成される。この電位は、能力が等しい
３つのＰＭＯＳトランジスタＱ13，Ｑ16およびＱ20のゲ
ートに入力される。ＰＭＯＳトランジスタＱ13，Ｑ16お
よびＱ20はゲート電位が等しいので、それぞれのソース
・ドレイン間電流が一致する。
【０００５】更に、ＰＭＯＳトランジスタＱ20に直列に
設けられたＮチャンネルＭＯＳ電界効果型トランジスタ
（以後ＮＭＯＳトランジスタと記す）Ｑ21とＮＭＯＳト
ランジスタＱ19においても、それぞれのトランジスタの
能力を等しくしてあり且つゲートが共通であるので、そ
れぞれのソース・ドレイン間電流が一致する。
設けられたＮチャンネルＭＯＳ電界効果型トランジスタ
（以後ＮＭＯＳトランジスタと記す）Ｑ21とＮＭＯＳト
ランジスタＱ19においても、それぞれのトランジスタの
能力を等しくしてあり且つゲートが共通であるので、そ
れぞれのソース・ドレイン間電流が一致する。
【０００６】すなわち、ＰＭＯＳトランジスタＱ13に直
列に接続されたＰＭＯＳトランジスタＱ14と、ＰＭＯＳ
トランジスタＱ16に直列に接続されたＰＭＯＳトランジ
スタＱ17を含め、ＰＭＯＳトランジスタＱ13，Ｑ14，Ｑ
16，Ｑ17およびＱ20並びにＮＭＯＳトランジスタＱ19お
よびＱ21のソース・ドレイン間電流は全て一致する。
列に接続されたＰＭＯＳトランジスタＱ14と、ＰＭＯＳ
トランジスタＱ16に直列に接続されたＰＭＯＳトランジ
スタＱ17を含め、ＰＭＯＳトランジスタＱ13，Ｑ14，Ｑ
16，Ｑ17およびＱ20並びにＮＭＯＳトランジスタＱ19お
よびＱ21のソース・ドレイン間電流は全て一致する。
【０００７】このような回路構成において、ＰＭＯＳト
ランジスタＱ14のしきい値電圧の大きさを、他のＰＭＯ
Ｓトランジスタのしきい値電圧よりも大きくしておく。
すると、電源電圧ＶCCがＰＭＯＳトランジスタＱ14のし
きい値電圧よりも大きくなれば、このΔＶTP電位発生回
路１の出力電位Ｖ3 は、２つのＰＭＯＳトランジスタＱ
14およびＱ17のしきい値電圧の差をΔＶTPとして、Ｖ3
＝ΔＶTP（Ｖ）となる。
ランジスタＱ14のしきい値電圧の大きさを、他のＰＭＯ
Ｓトランジスタのしきい値電圧よりも大きくしておく。
すると、電源電圧ＶCCがＰＭＯＳトランジスタＱ14のし
きい値電圧よりも大きくなれば、このΔＶTP電位発生回
路１の出力電位Ｖ3 は、２つのＰＭＯＳトランジスタＱ
14およびＱ17のしきい値電圧の差をΔＶTPとして、Ｖ3
＝ΔＶTP（Ｖ）となる。
【０００８】次に、後の説明の便利のために、上述のよ
うなΔＶTP電位発生回路１を有する基準電位発生回路に
おける電源電圧ＶCCと基準電位ＶREF との関係を考察し
ておく。図６中に実線で示す直線は、ＰＭＯＳトランジ
スタＱ14およびＱ17のしきい値電圧をそれぞれ−ＶTP14
および−ＶTP17とし、−ＶTP14＝−１．５０（Ｖ），−
ＶTP17＝−０．７５（Ｖ）であり、且つＲ1 ：Ｒ2 ＝
２．５５：０．７５である時の、電源電圧ＶCCと基準電
位ＶREF との関係を示す。
うなΔＶTP電位発生回路１を有する基準電位発生回路に
おける電源電圧ＶCCと基準電位ＶREF との関係を考察し
ておく。図６中に実線で示す直線は、ＰＭＯＳトランジ
スタＱ14およびＱ17のしきい値電圧をそれぞれ−ＶTP14
および−ＶTP17とし、−ＶTP14＝−１．５０（Ｖ），−
ＶTP17＝−０．７５（Ｖ）であり、且つＲ1 ：Ｒ2 ＝
２．５５：０．７５である時の、電源電圧ＶCCと基準電
位ＶREF との関係を示す。
【０００９】図５（ａ），図５（ｂ）および図６を参照
すると、この基準電位発生回路においては、電源電圧Ｖ
CCが０（Ｖ）から上昇を始め０．７５（Ｖ）に達する
と、ＰＭＯＳトランジスタＱ13，Ｑ16およびＱ20がソー
ス・ドレイン間電流を流し始め、Ｖ3 が上昇を始める。
その後、電源電圧ＶCCが更に上昇して１．５０（Ｖ）に
達すると、ＰＭＯＳトランジスタＱ14もソース・ドレイ
ン間電流を流し始めて、Ｖ3 ＝ΔＶTP＝０．７５（Ｖ）
となる。更に電源電圧ＶCCが、前述の式で決まる値、
｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝Ｖ3 ＝｛（２．５５＋０．７
５）／０．７５｝×０．７５＝３．３（Ｖ）以上になる
と、基準電位ＶREF は、ＶREF ＝３．３（Ｖ）で一定と
なる。
すると、この基準電位発生回路においては、電源電圧Ｖ
CCが０（Ｖ）から上昇を始め０．７５（Ｖ）に達する
と、ＰＭＯＳトランジスタＱ13，Ｑ16およびＱ20がソー
ス・ドレイン間電流を流し始め、Ｖ3 が上昇を始める。
その後、電源電圧ＶCCが更に上昇して１．５０（Ｖ）に
達すると、ＰＭＯＳトランジスタＱ14もソース・ドレイ
ン間電流を流し始めて、Ｖ3 ＝ΔＶTP＝０．７５（Ｖ）
となる。更に電源電圧ＶCCが、前述の式で決まる値、
｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝Ｖ3 ＝｛（２．５５＋０．７
５）／０．７５｝×０．７５＝３．３（Ｖ）以上になる
と、基準電位ＶREF は、ＶREF ＝３．３（Ｖ）で一定と
なる。
【００１０】
【発明が解決しようとする課題】上述したように、従来
の基準電位発生回路では、互いに異なるしきい値電圧を
持つＰＭＯＳトランジスタの、しきい値電圧の差をコン
パレータで差動増幅して基準電位を得る構成となってい
る。
の基準電位発生回路では、互いに異なるしきい値電圧を
持つＰＭＯＳトランジスタの、しきい値電圧の差をコン
パレータで差動増幅して基準電位を得る構成となってい
る。
【００１１】従って、Ｓ／Ｎ比の点からいえば、しきい
値電圧の差ΔＶTPを大きくして、増幅率を小さくするこ
とが望ましい。ところが、ＰＭＯＳトランジスタのしき
い値電圧は、トランジスタの構造および製造条件で決ま
ってしまい、それらのしきい値電圧の差には、大きくす
る限度がある。
値電圧の差ΔＶTPを大きくして、増幅率を小さくするこ
とが望ましい。ところが、ＰＭＯＳトランジスタのしき
い値電圧は、トランジスタの構造および製造条件で決ま
ってしまい、それらのしきい値電圧の差には、大きくす
る限度がある。
【００１２】しきい値電圧の差を大きくするための別の
方法として、図５（ｂ）に示すようなΔＶTP電位発生回
路に回路的な工夫をして大きなしきい値電圧差を得る方
法がある。すなわち、上述したΔＶTP電位発生回路で
は、しきい値電圧の差は、ＰＭＯＳトランジスタＱ14お
よびＱ17のしきい値電圧の差として、ΔＶTP＝（ＶTP14
−ＶTP17）を得ていたが、これらのＰＭＯＳトランジス
タを複数段積み重ねて、ｎ（ＶTP14−ＶTP17）（但し、
ｎは積み重ねたＰＭＯＳトランジスタの段数）のしきい
値電圧差を得る方法である。
方法として、図５（ｂ）に示すようなΔＶTP電位発生回
路に回路的な工夫をして大きなしきい値電圧差を得る方
法がある。すなわち、上述したΔＶTP電位発生回路で
は、しきい値電圧の差は、ＰＭＯＳトランジスタＱ14お
よびＱ17のしきい値電圧の差として、ΔＶTP＝（ＶTP14
−ＶTP17）を得ていたが、これらのＰＭＯＳトランジス
タを複数段積み重ねて、ｎ（ＶTP14−ＶTP17）（但し、
ｎは積み重ねたＰＭＯＳトランジスタの段数）のしきい
値電圧差を得る方法である。
【００１３】ところが、従来の基準電位発生回路には、
上述のようにしてしきい値電圧差を大きくすると、電源
を投入した後、電源電圧が所定の値に安定するまでの間
の動作に不都合が生ずるという欠点がある。以下にその
説明を行なう。
上述のようにしてしきい値電圧差を大きくすると、電源
を投入した後、電源電圧が所定の値に安定するまでの間
の動作に不都合が生ずるという欠点がある。以下にその
説明を行なう。
【００１４】いま、一例として、ΔＶTP電位発生回路に
おいて、しきい値電圧差を決めるＰＭＯＳトランジスタ
を２段積み重ねたものとする。このようなΔＶTP電位発
生回路（以後、２ΔＶTP電位発生回路と記す）の回路図
を図７に示す。図７を参照すると、この２ΔＶTP電位発
生回路が図５（ｂ）に示すΔＶTP電位発生回路と異なる
のは、ＰＭＯＳトランジスタＱ14と接地端子５との間に
ＰＭＯＳトランジスタＱ15が接続されており、更に、Ｐ
ＭＯＳトランジスタＱ17に直列にＰＭＯＳトランジスタ
Ｑ18が接続されていることである。
おいて、しきい値電圧差を決めるＰＭＯＳトランジスタ
を２段積み重ねたものとする。このようなΔＶTP電位発
生回路（以後、２ΔＶTP電位発生回路と記す）の回路図
を図７に示す。図７を参照すると、この２ΔＶTP電位発
生回路が図５（ｂ）に示すΔＶTP電位発生回路と異なる
のは、ＰＭＯＳトランジスタＱ14と接地端子５との間に
ＰＭＯＳトランジスタＱ15が接続されており、更に、Ｐ
ＭＯＳトランジスタＱ17に直列にＰＭＯＳトランジスタ
Ｑ18が接続されていることである。
【００１５】この２ΔＶTP電位発生回路においては、Ｐ
ＭＯＳトランジスタＱ13，Ｑ16およびＱ20とＮＭＯＳト
ランジスタＱ19およびＱ21のそれぞれのソース・ドレイ
ン間電流は、前述のΔＶTP電位発生回路の場合と同様
に、全て等しい。そして、電源電圧がある程度以上に上
ると、電位Ｖ3 は、ＰＭＯＳトランジスタＱ14，Ｑ15，
Ｑ17およびＱ18のしきい値電圧をそれぞれ、−ＶTP14，
−ＶTP15，−ＶTP17および−ＶTP18として、Ｖ3 ＝Ｖ
TP14＋ＶTP15−ＶTP17−ＶTP18（Ｖ）となる。
ＭＯＳトランジスタＱ13，Ｑ16およびＱ20とＮＭＯＳト
ランジスタＱ19およびＱ21のそれぞれのソース・ドレイ
ン間電流は、前述のΔＶTP電位発生回路の場合と同様
に、全て等しい。そして、電源電圧がある程度以上に上
ると、電位Ｖ3 は、ＰＭＯＳトランジスタＱ14，Ｑ15，
Ｑ17およびＱ18のしきい値電圧をそれぞれ、−ＶTP14，
−ＶTP15，−ＶTP17および−ＶTP18として、Ｖ3 ＝Ｖ
TP14＋ＶTP15−ＶTP17−ＶTP18（Ｖ）となる。
【００１６】このような２ΔＶTP電位発生回路を用いる
と、基準電位発生回路としての出力電位と電源電圧ＶCC
との関係は、図６に破線で示すような関係になる。但
し、この場合には、図５（ａ）および図７において、Ｐ
ＭＯＳトランジスタＱ12，Ｑ14およびＱ15のしきい値電
圧を−１．５０（Ｖ）とし、その他のＰＭＯＳトランジ
スタのしきい値電圧を−０．７５Ｖとしている。つまり
ΔＶTP＝０．７５（Ｖ）である。また抵抗値Ｒ1 および
Ｒ2 の比をＲ1 ：Ｒ2 ＝１．８：１．５としている。
尚、ＰＭＯＳトランジスタＱ12のしきい値電圧を高くし
ているのは、消費電流を小さくするためである。
と、基準電位発生回路としての出力電位と電源電圧ＶCC
との関係は、図６に破線で示すような関係になる。但
し、この場合には、図５（ａ）および図７において、Ｐ
ＭＯＳトランジスタＱ12，Ｑ14およびＱ15のしきい値電
圧を−１．５０（Ｖ）とし、その他のＰＭＯＳトランジ
スタのしきい値電圧を−０．７５Ｖとしている。つまり
ΔＶTP＝０．７５（Ｖ）である。また抵抗値Ｒ1 および
Ｒ2 の比をＲ1 ：Ｒ2 ＝１．８：１．５としている。
尚、ＰＭＯＳトランジスタＱ12のしきい値電圧を高くし
ているのは、消費電流を小さくするためである。
【００１７】図５（ａ），図６および図７を参照する
と、この２ΔＶTP電位発生回路によって駆動される出力
端３の基準電位ＶREF は、ＰＭＯＳトランジスタＱ12の
しきい値電圧の大きさと電源電圧ＶCCとが等しくなる
（ＶCC＝１．５Ｖ）と、上昇を始める。そして電源電圧
ＶCCがＰＭＯＳトランジスタＱ14およびＱ15のそれぞれ
のしきい値電圧の大きさの合計値（＝３．０Ｖ）に等し
くなると、Ｖ3 ＝２ΔＶTP＝１．５（Ｖ）になる。その
後電源電圧ＶCCが更に上昇して、｛（Ｒ1 ＋Ｒ2 ）／Ｒ
2 ｝Ｖ3 ＝｛（１．８＋１．５）／１．５｝×１．５で
決まる値（＝３．３Ｖ）以上になると、出力端３の電位
は、ＶREF ＝３．３（Ｖ）で一定となる。
と、この２ΔＶTP電位発生回路によって駆動される出力
端３の基準電位ＶREF は、ＰＭＯＳトランジスタＱ12の
しきい値電圧の大きさと電源電圧ＶCCとが等しくなる
（ＶCC＝１．５Ｖ）と、上昇を始める。そして電源電圧
ＶCCがＰＭＯＳトランジスタＱ14およびＱ15のそれぞれ
のしきい値電圧の大きさの合計値（＝３．０Ｖ）に等し
くなると、Ｖ3 ＝２ΔＶTP＝１．５（Ｖ）になる。その
後電源電圧ＶCCが更に上昇して、｛（Ｒ1 ＋Ｒ2 ）／Ｒ
2 ｝Ｖ3 ＝｛（１．８＋１．５）／１．５｝×１．５で
決まる値（＝３．３Ｖ）以上になると、出力端３の電位
は、ＶREF ＝３．３（Ｖ）で一定となる。
【００１８】ここで、電源電圧ＶCCが３．０（Ｖ）以下
の時の出力の基準電位ＶREF と電源電圧ＶCCとの関係を
見てみると、ＶREF ＝２（ＶCC−１．５０）（Ｖ）とな
る。
の時の出力の基準電位ＶREF と電源電圧ＶCCとの関係を
見てみると、ＶREF ＝２（ＶCC−１．５０）（Ｖ）とな
る。
【００１９】このことは、この基準電位発生回路におい
て、電源がオフ状態からオン状態になった直後の電源電
圧ＶCCの立ち上りの期間を考えると、この期間での出力
基準電位ＶREF と電源電圧ＶCCとの差が、図６から明ら
かなように、ΔＶTP電位発生回路が用いられている場合
に比べて大きいことを示している。つまり、２ΔＶTP電
位発生回路を用いてしきい値電圧差を大きくすること
は、Ｓ／Ｎ比の点では有利になるが、電源投入後の電源
立ち上りの期間における他の回路の動作に対する保証の
点では不利となる。
て、電源がオフ状態からオン状態になった直後の電源電
圧ＶCCの立ち上りの期間を考えると、この期間での出力
基準電位ＶREF と電源電圧ＶCCとの差が、図６から明ら
かなように、ΔＶTP電位発生回路が用いられている場合
に比べて大きいことを示している。つまり、２ΔＶTP電
位発生回路を用いてしきい値電圧差を大きくすること
は、Ｓ／Ｎ比の点では有利になるが、電源投入後の電源
立ち上りの期間における他の回路の動作に対する保証の
点では不利となる。
【００２０】本発明は上述のような従来の基準電位発生
回路の欠点に鑑みてなされたものであって、電源投入時
の他の回路の動作を保証する性能に優れ、しかも電源電
圧が目標出力電位以上になった時にはＳ／Ｎ比が良好で
安定した基準電位を発生する基準電位発生回路を提供す
ることを目的とする。
回路の欠点に鑑みてなされたものであって、電源投入時
の他の回路の動作を保証する性能に優れ、しかも電源電
圧が目標出力電位以上になった時にはＳ／Ｎ比が良好で
安定した基準電位を発生する基準電位発生回路を提供す
ることを目的とする。
【００２１】
【課題を解決するための手段】 本発明の基準電圧発生
回路は、トランジスタのしきい値電圧差の整数倍である
第１の基準電位を生成する第１の基準電位発生回路と、
出力端と第１の電源電圧が供給される端子との間に接続
された分圧回路と、第１の基準電位及び分圧回路により
分圧された電位を比較しこの比較した結果に基づき出力
端を駆動する第１の駆動回路と、トランジスタのしきい
値電圧の整数倍である第２の基準電位を生成する第２の
基準電位発生回路と、第２の基準電位及び出力端の電位
とを比較しこの比較した結果に基づき出力端を駆動する
第２の駆動回路と、電源投入から第１のタイミングまで
の期間に出力端を駆動する第３の駆動回路とを備え、電
源投入から第１のタイミングまでの期間は第３の駆動回
路が出力端に第１の電源電圧よりも高い第２の電源電圧
を供給し、第１のタイミングから第２のタイミングまで
の期間は第２の駆動回路が出力端に第２の電源電位を供
給し、第２のタイミング以降は第１の駆動回路が出力端
に所望の電位を供給すべく出力端を駆動することを特徴
とする。
回路は、トランジスタのしきい値電圧差の整数倍である
第１の基準電位を生成する第１の基準電位発生回路と、
出力端と第１の電源電圧が供給される端子との間に接続
された分圧回路と、第１の基準電位及び分圧回路により
分圧された電位を比較しこの比較した結果に基づき出力
端を駆動する第１の駆動回路と、トランジスタのしきい
値電圧の整数倍である第２の基準電位を生成する第２の
基準電位発生回路と、第２の基準電位及び出力端の電位
とを比較しこの比較した結果に基づき出力端を駆動する
第２の駆動回路と、電源投入から第１のタイミングまで
の期間に出力端を駆動する第３の駆動回路とを備え、電
源投入から第１のタイミングまでの期間は第３の駆動回
路が出力端に第１の電源電圧よりも高い第２の電源電圧
を供給し、第１のタイミングから第２のタイミングまで
の期間は第２の駆動回路が出力端に第２の電源電位を供
給し、第２のタイミング以降は第１の駆動回路が出力端
に所望の電位を供給すべく出力端を駆動することを特徴
とする。
【００２２】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例を示す回
路図である。図１を参照すると、この実施例は、電源投
入を検知するパワーオン信号発生回路６と、パワーオン
信号ＰONをゲートに受けて出力端３を駆動する第１ドラ
イブのＰＭＯＳトランジスタＱ1 と、ＰＭＯＳトランジ
スタのしきい値電圧の大きさ｜ＶTP｜の２倍の電位Ｖ2
を生成する２｜ＶTP｜電位発生回路７と、電位Ｖ2 と出
力の基準電位ＶREF との大きさを比較するコンパレータ
８と、コンパレータ８の出力をゲートに受けて出力端３
を駆動する第２ドライブのＰＭＯＳトランジスタＱ
2 と、しきい値が異なる２種類のＰＭＯＳトランジスタ
のしきい値電圧の差ΔＶTPの２倍の電位Ｖ3 を生成する
２ΔＶTP電位発生回路９と、出力端３と接地端子５との
間に直列に設けられ、抵抗値がそれぞれＲ1 （Ω）およ
びＲ2 （Ω）の抵抗Ｒ1 およびＲ2 と、抵抗Ｒ1 および
Ｒ2 によって抵抗分割された分割点Ａの電位と電位Ｖ3
とを比較するコンパレータ２と、コンパレータ２の出力
をゲートに受けて出力端３を駆動する、第３ドライブの
ＰＭＯＳトランジスタＱ3 とからなっている。
照して説明する。図１は本発明の第１の実施例を示す回
路図である。図１を参照すると、この実施例は、電源投
入を検知するパワーオン信号発生回路６と、パワーオン
信号ＰONをゲートに受けて出力端３を駆動する第１ドラ
イブのＰＭＯＳトランジスタＱ1 と、ＰＭＯＳトランジ
スタのしきい値電圧の大きさ｜ＶTP｜の２倍の電位Ｖ2
を生成する２｜ＶTP｜電位発生回路７と、電位Ｖ2 と出
力の基準電位ＶREF との大きさを比較するコンパレータ
８と、コンパレータ８の出力をゲートに受けて出力端３
を駆動する第２ドライブのＰＭＯＳトランジスタＱ
2 と、しきい値が異なる２種類のＰＭＯＳトランジスタ
のしきい値電圧の差ΔＶTPの２倍の電位Ｖ3 を生成する
２ΔＶTP電位発生回路９と、出力端３と接地端子５との
間に直列に設けられ、抵抗値がそれぞれＲ1 （Ω）およ
びＲ2 （Ω）の抵抗Ｒ1 およびＲ2 と、抵抗Ｒ1 および
Ｒ2 によって抵抗分割された分割点Ａの電位と電位Ｖ3
とを比較するコンパレータ２と、コンパレータ２の出力
をゲートに受けて出力端３を駆動する、第３ドライブの
ＰＭＯＳトランジスタＱ3 とからなっている。
【００２３】ここで、２ΔＶTP発生回路９としては、従
来と同じく、図７に示す回路が用いられている。
来と同じく、図７に示す回路が用いられている。
【００２４】次に、２｜ＶTP｜電位発生回路７について
図２を参照して説明する。図２を参照すると、この２｜
ＶTP｜電位発生回路７においては、電源端子４と接地端
子５との間に直列に設けられた３つのＰＭＯＳトランジ
スタＱ4 ，Ｑ5 およびＱ6 により、電源電圧ＶCCよりも
ＰＭＯＳトランジスタのしきい値の大きさの２倍だけ低
い電位が生成される。この電位はＰＭＯＳトランジスタ
Ｑ7 のゲートに入力される。そして、このＰＭＯＳトラ
ンジスタＱ7 のドレインから出力の電位Ｖ2 が取り出さ
れる。電位Ｖ2 は、接地電位より、２つのＰＭＯＳトラ
ンジスタＱ8 およびＱ9 のしきい値電圧の大きさの合計
分だけ高い電位となっている。
図２を参照して説明する。図２を参照すると、この２｜
ＶTP｜電位発生回路７においては、電源端子４と接地端
子５との間に直列に設けられた３つのＰＭＯＳトランジ
スタＱ4 ，Ｑ5 およびＱ6 により、電源電圧ＶCCよりも
ＰＭＯＳトランジスタのしきい値の大きさの２倍だけ低
い電位が生成される。この電位はＰＭＯＳトランジスタ
Ｑ7 のゲートに入力される。そして、このＰＭＯＳトラ
ンジスタＱ7 のドレインから出力の電位Ｖ2 が取り出さ
れる。電位Ｖ2 は、接地電位より、２つのＰＭＯＳトラ
ンジスタＱ8 およびＱ9 のしきい値電圧の大きさの合計
分だけ高い電位となっている。
【００２５】次に、本実施例において、パワーオン信号
発生回路６によって発生されるパワーオン信号ＰONは、
図３（ａ）に示すような電源電圧ＶCC依存性をもってい
る。すなわち、図３（ａ）において、電源投入直後、電
源電圧ＶCCがある一定値（この例では２．０Ｖ）に到達
する迄は、パワーオン信号ＰONの電位は０（Ｖ）であ
る。そして電源電圧ＶCCがこの一定値（＝２Ｖ）以上で
は、パワーオン信号ＰONは、電源電圧ＶCCと等しい電位
をもつ。
発生回路６によって発生されるパワーオン信号ＰONは、
図３（ａ）に示すような電源電圧ＶCC依存性をもってい
る。すなわち、図３（ａ）において、電源投入直後、電
源電圧ＶCCがある一定値（この例では２．０Ｖ）に到達
する迄は、パワーオン信号ＰONの電位は０（Ｖ）であ
る。そして電源電圧ＶCCがこの一定値（＝２Ｖ）以上で
は、パワーオン信号ＰONは、電源電圧ＶCCと等しい電位
をもつ。
【００２６】以下に、この実施例の動作について具体的
に説明する。図３（ｂ）は、本実施例の動作を説明する
ための、基準電位ＶREF と電源電圧ＶCCとの関係を示す
図である。
に説明する。図３（ｂ）は、本実施例の動作を説明する
ための、基準電位ＶREF と電源電圧ＶCCとの関係を示す
図である。
【００２７】ここで、本実施例では、図２に示す２｜Ｖ
TP｜電位発生回路７において、ＰＭＯＳトランジスタＱ
6 ，Ｑ8 およびＱ9 のしきい値電圧を−１．５０（Ｖ）
としその他のＰＭＯＳトランジスタのしきい値電圧を−
０．７５（Ｖ）としている。又、図７に示す２ΔＶTP電
位発生回路９においては、前述したと同じに、ＰＭＯＳ
トランジスタＱ12，Ｑ14およびＱ15のしきい値電圧を−
１．５０（Ｖ）とし、それ以外のＰＭＯＳトランジスタ
のしきい値電圧を−０．７５（Ｖ）とし、抵抗Ｒ1 と抵
抗Ｒ2 との比をＲ1 ：Ｒ2 ＝１．８：１．５としてい
る。尚、本実施例において、ＰＭＯＳトランジスタＱ6
およびＱ12のしきい値電圧を大きくしているのは、消費
電流を小さくするためである。
TP｜電位発生回路７において、ＰＭＯＳトランジスタＱ
6 ，Ｑ8 およびＱ9 のしきい値電圧を−１．５０（Ｖ）
としその他のＰＭＯＳトランジスタのしきい値電圧を−
０．７５（Ｖ）としている。又、図７に示す２ΔＶTP電
位発生回路９においては、前述したと同じに、ＰＭＯＳ
トランジスタＱ12，Ｑ14およびＱ15のしきい値電圧を−
１．５０（Ｖ）とし、それ以外のＰＭＯＳトランジスタ
のしきい値電圧を−０．７５（Ｖ）とし、抵抗Ｒ1 と抵
抗Ｒ2 との比をＲ1 ：Ｒ2 ＝１．８：１．５としてい
る。尚、本実施例において、ＰＭＯＳトランジスタＱ6
およびＱ12のしきい値電圧を大きくしているのは、消費
電流を小さくするためである。
【００２８】先ず、本実施例において、出力端３が、従
来と同様に、２ΔＶTP電位発生回路９からの電位Ｖ3 に
よる第３ドライブだけで駆動されている場合を考える。
来と同様に、２ΔＶTP電位発生回路９からの電位Ｖ3 に
よる第３ドライブだけで駆動されている場合を考える。
【００２９】この場合は、基準電位ＶREF と電源電圧Ｖ
CCとの関係が、図３（ｂ）に実線で示すようなものとな
る。すなわち、既に説明したように、電源電圧ＶCCが
３．０（Ｖ）以下の時、基準電位ＶREF は、 ＶREF ＝２・（ＶCC−１．５０）（Ｖ） となり、基準電位ＶREF の値が電源電圧ＶCCの値よりか
なり低くなってしまうので、電源電圧が低い時の他の回
路の動作に対する保証能力が下ってしまう。
CCとの関係が、図３（ｂ）に実線で示すようなものとな
る。すなわち、既に説明したように、電源電圧ＶCCが
３．０（Ｖ）以下の時、基準電位ＶREF は、 ＶREF ＝２・（ＶCC−１．５０）（Ｖ） となり、基準電位ＶREF の値が電源電圧ＶCCの値よりか
なり低くなってしまうので、電源電圧が低い時の他の回
路の動作に対する保証能力が下ってしまう。
【００３０】この点をカバーするのが、２｜ＶTP｜電位
発生回路７からの電位Ｖ2 による第２ドライブである。
第２ドライブにより駆動される出力端３の基準電位Ｖ
REF は、図３（ｂ）中に破線で示すように、電源電圧Ｖ
CCがＭＯＳトランジスタＱ6 のしきい値電圧の大きさ
１．５（Ｖ）より上昇すると、 ＶREF ＝ＶCC で駆動され、更に、電源電圧ＶCCが３．０（Ｖ）以上に
上昇した後は、 ＶREF ＝３．０（Ｖ） で一定となる。
発生回路７からの電位Ｖ2 による第２ドライブである。
第２ドライブにより駆動される出力端３の基準電位Ｖ
REF は、図３（ｂ）中に破線で示すように、電源電圧Ｖ
CCがＭＯＳトランジスタＱ6 のしきい値電圧の大きさ
１．５（Ｖ）より上昇すると、 ＶREF ＝ＶCC で駆動され、更に、電源電圧ＶCCが３．０（Ｖ）以上に
上昇した後は、 ＶREF ＝３．０（Ｖ） で一定となる。
【００３１】一方、パワーオン信号発生回路６からのパ
ワーオン信号ＰONを受けて第１のドライブによって駆動
される出力端の電位は、図３（ｂ）中に一点鎖線で示す
ように、電源電圧ＶCCがＰＭＯＳトランジスタＱ1 のし
きい値電圧の大きさ０．７５（Ｖ）より上昇すると、パ
ワーオン信号ＰONがハイとなるまで（この例ではＶCC＝
２Ｖになるまで）、 ＶREF ＝ＶCC である。
ワーオン信号ＰONを受けて第１のドライブによって駆動
される出力端の電位は、図３（ｂ）中に一点鎖線で示す
ように、電源電圧ＶCCがＰＭＯＳトランジスタＱ1 のし
きい値電圧の大きさ０．７５（Ｖ）より上昇すると、パ
ワーオン信号ＰONがハイとなるまで（この例ではＶCC＝
２Ｖになるまで）、 ＶREF ＝ＶCC である。
【００３２】以上をまとめると、本実施例の基準電位発
生回路では、電源電圧ＶCCが、０．７５（Ｖ）〈Ｖ
CC〈３．３０（Ｖ）の範囲で、 出力の基準電位が、ＶREF ＝ＶCC 電源電圧ＶCCが、ＶCC〉３．３０（Ｖ）の範囲で、 出力基準電位が、ＶREF ＝３．３０（Ｖ） となる。
生回路では、電源電圧ＶCCが、０．７５（Ｖ）〈Ｖ
CC〈３．３０（Ｖ）の範囲で、 出力の基準電位が、ＶREF ＝ＶCC 電源電圧ＶCCが、ＶCC〉３．３０（Ｖ）の範囲で、 出力基準電位が、ＶREF ＝３．３０（Ｖ） となる。
【００３３】以上のことから、本実施例の基準電位発生
回路は、電源が投入された直後における他の回路の動作
に対する保証能力は従来通り確保し、しかも、電源電圧
が所定の値に達した後でのＳ／Ｎ比の点では優れた性能
を得ていることが分る。
回路は、電源が投入された直後における他の回路の動作
に対する保証能力は従来通り確保し、しかも、電源電圧
が所定の値に達した後でのＳ／Ｎ比の点では優れた性能
を得ていることが分る。
【００３４】次に本発明の第２の実施例について説明す
る。図４は、本実施例における、電位Ｖ2 および電位Ｖ
3 を得るための回路の回路図である。図４を参照すると
本実施例では、２｜ＶTP｜電位発生回路と２ΔＶTP電位
発生回路とを別々に用意することをやめ、図７に示す２
ΔＶTP電位発生回路と同様の回路で、２ΔＶTPの電位Ｖ
3 を得る過程で生成される電位を、２｜ＶTP｜＝Ｖ2と
して利用しているので回路構成が簡単になっている。
る。図４は、本実施例における、電位Ｖ2 および電位Ｖ
3 を得るための回路の回路図である。図４を参照すると
本実施例では、２｜ＶTP｜電位発生回路と２ΔＶTP電位
発生回路とを別々に用意することをやめ、図７に示す２
ΔＶTP電位発生回路と同様の回路で、２ΔＶTPの電位Ｖ
3 を得る過程で生成される電位を、２｜ＶTP｜＝Ｖ2と
して利用しているので回路構成が簡単になっている。
【００３５】また、図７に示す回路において、ＰＭＯＳ
トランジスタＱ12に替えて抵抗Ｒ3 を用いているので、
電源電圧ＶCCがＰＭＯＳトランジスタＱ13，Ｑ16および
Ｑ20のしきい値電圧の大きさ以上に上昇すれば、出力端
３が、電位Ｖ2 による第２ドライブによっても電源電源
電圧ＶCCに等しくなるように駆動される構成になってい
る。
トランジスタＱ12に替えて抵抗Ｒ3 を用いているので、
電源電圧ＶCCがＰＭＯＳトランジスタＱ13，Ｑ16および
Ｑ20のしきい値電圧の大きさ以上に上昇すれば、出力端
３が、電位Ｖ2 による第２ドライブによっても電源電源
電圧ＶCCに等しくなるように駆動される構成になってい
る。
【００３６】
【発明の効果】以上説明したように、本発明の基準電位
発生回路は、電源電圧が、内部基準電位の目標値より低
い時に、電源電圧と内部基準電位とが等しくなるように
出力端を駆動する回路を備えている。このことにより、
内部基準電位を目標値に設定する回路は、低電源電圧動
作の保証を考慮することなく、電源電圧が、内部基準電
位の目標値より上昇した時のみの性能を考慮して、設計
できる。従って本発明によれば、Ｓ／Ｎ比が良好で安定
した動作をする優れた性能をもつ基準電位発生回路を提
供することができる。このことは、半導体集積回路の低
消費電力化・高密度化にとって非常に大きな利点であ
る。
発生回路は、電源電圧が、内部基準電位の目標値より低
い時に、電源電圧と内部基準電位とが等しくなるように
出力端を駆動する回路を備えている。このことにより、
内部基準電位を目標値に設定する回路は、低電源電圧動
作の保証を考慮することなく、電源電圧が、内部基準電
位の目標値より上昇した時のみの性能を考慮して、設計
できる。従って本発明によれば、Ｓ／Ｎ比が良好で安定
した動作をする優れた性能をもつ基準電位発生回路を提
供することができる。このことは、半導体集積回路の低
消費電力化・高密度化にとって非常に大きな利点であ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路図における２｜ＶTP｜電位発生
回路の回路図である。
回路の回路図である。
【図３】分図（ａ）は、図１に示す回路図におけるパワ
ーオン信号の電位と、電源電圧との関係を示す図であ
る。分図（ｂ）は、本発明の第１の実施例の動作を説明
するための、出力の基準電位と電源電圧との関係を示す
図である。
ーオン信号の電位と、電源電圧との関係を示す図であ
る。分図（ｂ）は、本発明の第１の実施例の動作を説明
するための、出力の基準電位と電源電圧との関係を示す
図である。
【図４】本発明の第２の実施例における、電位Ｖ2 およ
び電位Ｖ3 を発生する回路の回路図である。
び電位Ｖ3 を発生する回路の回路図である。
【図５】分図（ａ）は、従来の基準電位発生回路の回路
図である。分図（ｂ）は、分図（ａ）における、ΔＶTP
電位発生回路の回路図である。
図である。分図（ｂ）は、分図（ａ）における、ΔＶTP
電位発生回路の回路図である。
【図６】従来の基準電位発生回路の動作を説明するため
の、出力の基準電位と電源電圧との関係を示す図であ
る。
の、出力の基準電位と電源電圧との関係を示す図であ
る。
【図７】従来の基準電位発生回路および本発明の第１の
実施例に用いられる２ΔＶTP電位発生回路の回路図であ
る。
実施例に用いられる２ΔＶTP電位発生回路の回路図であ
る。
１ ΔＶTP電位発生回路 ２，８ コンパレータ ３ 出力端 ４ 電源端子 ５ 接地端子 ６ パワーオン信号発生回路 ７ ２｜ＶTP｜電位発生回路 ９ ２ΔＶTP電位発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−76007（ＪＰ，Ａ) 特開 平３−131916（ＪＰ，Ａ) 特開 平２−230305（ＪＰ，Ａ) 特開 平２−122315（ＪＰ，Ａ) 特開 昭63−229509（ＪＰ，Ａ) 特開 平２−70264（ＪＰ，Ａ) 特開 昭59−135520（ＪＰ，Ａ) 特開 平３−17714（ＪＰ，Ａ) 特開 平１−129769（ＪＰ，Ａ)
Claims (4)
- 【請求項１】トランジスタのしきい値電圧差の整数倍で
ある第１の基準電位を生成する第１の基準電位発生回路
と、 出力端と第１の電源電圧が供給される端子との間に接続
された分圧回路と、 前記第１の基準電位及び前記分圧回路により分圧された
電位を比較しこの比較した結果に基づき前記出力端を駆
動する第１の駆動回路と、 トランジスタのしきい値電圧の整数倍である第２の基準
電位を生成する第２の基準電位発生回路と、 前記第２の基準電位及び前記出力端の電位とを比較しこ
の比較した結果に基づき前記出力端を駆動する第２の駆
動回路と、 電源投入から第１のタイミングまでの期間に前記出力端
を駆動する第３の駆動回路とを備え、 前記電源投入から第１のタイミングまでの期間は前記第
３の駆動回路が前記出力端に前記第１の電源電圧よりも
高い第２の電源電圧を供給し、 前記第１のタイミングから第２のタイミングまでの期間
は前記第２の駆動回路が前記出力端に前記第２の電源電
圧を供給し、 前記第２のタイミング以降は前記第１の駆動回路が前記
出力端に所望の電位を供給すべく前記出力端を駆動する
ことを特徴とする基準電圧発生回路。 - 【請求項２】 前記第１の電源電圧は接地電圧であり、
前記第２の電源電圧はＶｃｃであり、前記第２の駆動回
路の駆動電圧は前記第１の駆動回路の駆動電圧よりも低
いことを特徴とする請求項１記載の基準電圧発生回路。 - 【請求項３】出力端と、 前記出力端に供給される基準電位を生成する第１の駆動
回路と、 前記基準電位よりも低い電源電圧が外部から供給されて
いる期間にその電位が上昇中の前記電源電圧と同等の電
位を前記出力端に供給する第２の駆動回路と、電源投入から前記基準電位よりも低い電源電圧が外部か
ら供給されている期間にその電位が上昇中の前記電源電
圧と同等の電位を前記出力端に供給する第３の 駆動回路
とを備え、 前記第１の駆動回路は、トランジスタのしきい値電圧差
の整数倍である第１の基準電位を生成する第１の基準電
位発生回路と、前記出力端に供給される基準電位を分割
する分割回路と、前記分割回路によって分割された電位
と前記第１の基準電位発生回路によって生成された前記
第１の基準電位とを比較し、その比較した結果をもって
前記出力端を駆動する第１のコンパレータを有し、 前記第２の駆動回路は、 トランジスタのしきい値電圧
の整数倍である第２の基準電位を生成する第２の基準電
位発生回路と、 前記出力端に供給されている電位と前
記第２の基準電位発生回路によって生成された第２の基
準電位とを比較し、その比較した結果をもって前記出力
端を駆動する第２のコンパレータを有し、前記第３の駆動回路は、前記電源投入を検出してパワー
オン信号を生成するパワーオン信号発生回路と、前記パ
ワーオン信号に応答して前記出力端に前記その電位が上
昇中の前記電源電圧と同等の電位を供給する手段を備え
る ことを特徴とする基準電圧発生回路。 - 【請求項４】トランジスタのしきい値電圧差の整数倍で
ある第１の基準電位を生成する第１の基準電位発生回路
と、 トランジスタのしきい値電圧の整数倍である第２の基準
電位を生成する第２の基準電位発生回路と、 出力端と第１の電源端子との間に接続された分圧回路
と、 前記第１の基準電位を非反転入力端に受け前記分圧回路
により分圧された電位を反転入力端に受けて前記第１の
基準電位及び前記分圧回路により分圧された電位に基づ
き前記出力端に供給される電圧が第１の電位から所定の
電位に到達すべく前記出力端を駆動する第１の負帰還駆
動回路と、 前記第２の基準電位を非反転入力端に受け前記出力端の
電位を反転入力端に受けて前記第２の基準電位及び前記
出力端の電位に基づき前記第１の電位に到達するまで前
記出力端を駆動する第２の負帰還駆動回路と、 電源投入から所定の期間前記出力端を駆動するパワーオ
ン駆動回路とを備えることを特徴とすることを特徴とす
る基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03212543A JP3076097B2 (ja) | 1991-08-26 | 1991-08-26 | 基準電位発生回路 |
| US07/935,209 US5361000A (en) | 1991-08-26 | 1992-08-26 | Reference potential generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03212543A JP3076097B2 (ja) | 1991-08-26 | 1991-08-26 | 基準電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554673A JPH0554673A (ja) | 1993-03-05 |
| JP3076097B2 true JP3076097B2 (ja) | 2000-08-14 |
Family
ID=16624425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03212543A Expired - Lifetime JP3076097B2 (ja) | 1991-08-26 | 1991-08-26 | 基準電位発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361000A (ja) |
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|---|---|---|---|---|
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| US5805014A (en) * | 1996-03-01 | 1998-09-08 | Compaq Computer Corporation | System having active pull-down circuit and method |
| JP3462952B2 (ja) * | 1996-03-08 | 2003-11-05 | 三菱電機株式会社 | 中間電位発生回路 |
| JP2000339958A (ja) | 1999-05-25 | 2000-12-08 | Toshiba Corp | 半導体集積回路 |
| JP3967722B2 (ja) * | 2004-01-15 | 2007-08-29 | 株式会社東芝 | 半導体装置 |
| US8823445B2 (en) * | 2012-11-29 | 2014-09-02 | Freescale Semiconductor, Inc. | Systems and methods for controlling power in semiconductor circuits |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477737A (en) * | 1982-07-14 | 1984-10-16 | Motorola, Inc. | Voltage generator circuit having compensation for process and temperature variation |
| JPS60176121A (ja) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | 電圧降下回路 |
| US4730122A (en) * | 1986-09-18 | 1988-03-08 | International Business Machines Corporation | Power supply adapter systems |
| US4742292A (en) * | 1987-03-06 | 1988-05-03 | International Business Machines Corp. | CMOS Precision voltage reference generator |
| JPH02122315A (ja) * | 1988-11-01 | 1990-05-10 | Fuji Electric Co Ltd | 半導体装置 |
| KR910005599B1 (ko) * | 1989-05-01 | 1991-07-31 | 삼성전자 주식회사 | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 |
| JPH02230305A (ja) * | 1989-06-16 | 1990-09-12 | Seiko Epson Corp | 基準電圧装置 |
| JPH03131916A (ja) * | 1989-10-18 | 1991-06-05 | Seiko Epson Corp | 定電圧回路 |
| JPH03288218A (ja) * | 1990-04-03 | 1991-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
-
1991
- 1991-08-26 JP JP03212543A patent/JP3076097B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-26 US US07/935,209 patent/US5361000A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554673A (ja) | 1993-03-05 |
| US5361000A (en) | 1994-11-01 |
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