JPH06209254A - 集積バッファ回路 - Google Patents

集積バッファ回路

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JPH06209254A
JPH06209254A JP5253822A JP25382293A JPH06209254A JP H06209254 A JPH06209254 A JP H06209254A JP 5253822 A JP5253822 A JP 5253822A JP 25382293 A JP25382293 A JP 25382293A JP H06209254 A JPH06209254 A JP H06209254A
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buffer circuit
inverter
supply potential
integrated buffer
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JP5253822A
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Brian Murphy
マーフイー ブライアン
Martin Zibert
チーベルト マルチン
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Siemens AG
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Siemens AG
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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    • H—ELECTRICITY
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Abstract

(57)【要約】 【目的】 入力信号上および供給電圧に対する導線上の
擾乱に十分に無関係で、また供給電圧の変動にもできる
だけ影響されない集積バッファ回路を得る。 【構成】 ２つの互いに直列に接続されたインバータＩ
１、Ｉ２を備え、第１のインバータＩ１は直列に接続さ
れたトランジスタＮ１、第１のイネーブルトランジスタ
ＥＮ１および定電流源Ｉを含み、定電流源Ｉに並列に第
２のイネーブルトランジスタＥＮ２を接続し、両イネー
ブルトランジスタＥＮ１、ＥＮ２のゲートをバッファ回
路のイネーブル入力端ＥＮと接続し、第１のインバータ
Ｉ１のトランジスタＮ１のゲート、第２のインバータＩ
２の出力端をそれぞれバッファ回路の入力端、出力端と
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積バッファ回路に関す
る。
【０００２】
【従来の技術】バッファ回路は集積回路のなかで、例え
ば回路の入力信号を回路内部で必要とされる信号特性
（例えばレベル）にマッチングさせるため、または回路
からの出力信号を後続の別の回路にマッチングさせるた
めにしばしば必要とされる。バッファ回路の欠点とし
て、供給電圧に対する導線上の擾乱（例えばノイズ）に
対するその感度が知られている。さらにその機能は、特
にバッファ回路がＴＴＬレベルを有する信号をＣＭＯＳ
レベルを有する信号に変換すべきときに、供給電圧に場
合によっては生ずる電圧変動に強く関係している（ＴＴ
Ｌレベル：０Ｖおよび２．４Ｖ；ＣＭＯＳレベル：たい
てい０Ｖおよび４ないし６Ｖ、典型的に５Ｖ）。
【０００３】冒頭に記載した種類のバッファ回路は特開
昭58-207728 号公報に関する“日本特許抄録”第８巻、
第５３号（Ｅ‐２３１）（１４９０）、１９８４年３月
９日から公知である。確かにそこに存在する定電流源は
既に擾乱に対する上記の感度を減ずるが、それはしばし
ば望まれる程度には行われない。
【０００４】
【発明が解決しようとする課題】従って、本発明の課題
は、入力信号上および供給電圧に対する導線上の擾乱に
十分に無関係である集積バッファ回路を提供することで
ある。さらに本発明の課題は供給電圧の変動に対しても
可能なかぎり影響されず、さらにＴＴＬレベルを有する
入力信号に対してもＣＭＯＳレベルを有する入力信号に
対しても適しており、その出力信号はそれぞれＣＭＯＳ
レベルを有するような集積バッファ回路を提供すること
にある。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、第１のインバータに直列に接続
されている少なくとも１つの第２のインバータを含んで
おり、第１のインバータの入力端に入力信号が与えら
れ、第２のインバータからバッファ回路の出力信号が取
り出され、また両インバータの間に回路節点が配置され
ており、第１のインバータが少なくとも１つの定電流源
およびそれに直列に１つのトランジスタを含んでおり、
トランジスタのゲートが第１のインバータの入力端であ
り、第１のインバータのトランジスタのソースが第１の
供給電位と接続されており、第１のインバータのトラン
ジスタのドレインが定電流源と接続可能であり、第１の
インバータのトランジスタのドレインと定電流源との接
続が、電気的に第１のインバータのトランジスタと回路
節点との間に配置されている第１のイネーブルトランジ
スタの電流パスにより行われ、第２のイネーブルトラン
ジスタが、その電流パスにより定電流源に並列に配置さ
れており、イネーブルトランジスタのゲートがバッファ
回路のイネーブル入力端と接続される。
【０００６】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【０００７】図１による実施例は２つの相前後して接続
されている２つのインバータＩ１、Ｉ２を含んでいる。
第１のインバータＩ１は機能決定要素として互いに直列
に第１の供給電位ＶＳＳと第２の供給電位ＶＤＤとの間
に接続されているｎチャネルトランジスタＮ１および定
電流源Ｉを含んでいる。作動中にはそれにトランジスタ
Ｎ１のゲートを介して入力信号ＩＮが与えられている。
これはＴＴＬレベルもしくはＣＭＯＳレベルを有するこ
とができる。好ましくはＣＭＯＳインバータである第２
のインバータＩ２の出力端に作動中にバッファ回路の出
力信号ＯＵＴが生ずる。両インバータＩ１、Ｉ２は回路
節点１を介して互いに接続されている。第１のインバー
タＩ１のトランジスタＮ１のソースは第１の供給電位
（たいてい０Ｖに等しい）と接続されている。第１のイ
ンバータＩ１の定電流源Ｉは一方では第２の供給電位Ｖ
ＤＤと、また他方では回路節点１と接続されている。
【０００８】第１のインバータＩ１のトランジスタＮ１
のドレインは第１のイネーブルトランジスタＥＮ１のチ
ャネルパスを介して回路節点１と、従ってまた定電流源
Ｉと接続されている。定電流源Ｉに並列に第２のイネー
ブルトランジスタＥＮ２がそのチャネルパスで第２の供
給電位ＶＤＤと回路節点１との間に配置されている。両
イネーブルトランジスタＥＮ１、ＥＮ２のゲートは共通
にバッファ回路のイネーブル入力端ＥＮと接続されてい
る。イネーブル入力端ＥＮには作動中にイネーブル信号
０ＥＮが与えられ得る。
【０００９】第１のインバータＩ１の切換点はそのトラ
ンジスタＮ１の適切なディメンジョニングにより第１の
イネーブルトランジスタＥＮ１の導通状態および第２の
イネーブルトランジスタＥＮ２の遮断状態で定電流源Ｉ
の電流の値に関係して定められている。図１０には例と
してトランジスタＮ１のチャネル幅（横軸、単位：μ
ｍ）を変えた際の切換点（縦軸、単位：ボルト）が示さ
れており、その際に定電流源Ｉの種々の電流の強さ（単
位：μＡ）がパラメータとして示されており、またその
際にトランジスタＮ１のチャネル長さは常に１，４μｍ
で一定と仮定されている。
【００１０】第１のイネーブルトランジスタＥＮ１の導
通状態および第２のイネーブルトランジスタＥＮ２の遮
断状態では、こうして定電流源Ｉとの第１のインバータ
Ｉ１のトランジスタＮ１の接続が行われるので、切換点
は非常に狭い限界内に定められており、従ってバッファ
回路は擾乱および定電流源Ｉの供給源としての役割をす
る第２の供給電位ＶＤＤの電圧変動に対して非常に感じ
にくい。第１のインバータＩ１の切換点が非常に狭い限
界内に定められているので、バッファ回路は同じく入力
信号ＩＮにおける擾乱に対して感じやすくない。
【００１１】擾乱に対する感度の一層の減少のために両
イネーブルトランジスタＥＮ１、ＥＮ２がイネーブル信
号０ＥＮにより寄与する。すなわち、イネーブル信号０
ＥＮは通常は能動化された第１の論理レベル（第１のイ
ネーブルトランジスタＥＮ１がｎチャネル形式であり、
また第２のイネーブルトランジスタＥＮ２がｐチャネル
形式である図１の実施例では、これは高レベルである）
を有し、この状態で第１のイネーブルトランジスタＥＮ
１は電気的に導通状態に、また第２のイネーブルトラン
ジスタＥＮ２は電気的に遮断状態にされている。この場
合、回路節点１には、入力信号ＩＮおよび第１のインバ
ータＩ１のディメンジョニングおよび定電流源Ｉのディ
メンジョニングにより決定された１つの信号が与えられ
ており、この信号は第２のインバータＩ２により出力信
号ＯＵＴとしてバッファ回路の出力端に到達する。
【００１２】いま、特定の時点で特に強い擾乱を予想す
べきであることが知られているならば（たとえば本発明
によるバッファ回路を含んでおりアドレス授受信号ＲＡ
Ｓにより制御されているアドレス多重化装置を有する集
積半導体メモリでは、このアドレス授受信号ＲＡＳがそ
のレベル状態の切換の際に特に大きい擾乱を半導体チッ
プ上に惹起する）、このような擾乱を予想すべき時点で
は不能動化された第２の論理レベル（図１による実施例
では、これは低レベルである）を有し、さもなければ能
動化された第１の論理レベルを有するような時間的経過
を有するイネーブル信号０ＥＮがイネーブル入力端ＥＮ
に与えられ得る。不能動化されたレベルでは第１のイネ
ーブルトランジスタＥＮ１はバッファ回路の入力信号Ｉ
Ｎに無関係に電気的に遮断されており、他方において第
２のイネーブルトランジスタＥＮ２は電気的に導通状態
にされているので、定電流源Ｉおよび第１のインバータ
Ｉ１の作用は中止されている。この場合、回路節点１
に、第２の供給電位ＶＤＤの値を有する１つのレベルが
生じ、それによって出力信号ＯＵＴが低いレベルをと
る。その際に、出力信号ＯＵＴの低いレベルにより、本
発明によるバッファ回路を含んでいる１つの集積回路
の、バッファ回路の後に接続されているその他の回路部
分が不能動状態に切換えられていることが仮定されてい
る。
【００１３】図２には図１による実施例の１つの有利な
構成が示されている。図１中に示されている定電流源Ｉ
は図２によればｐチャネル形式のＭＯＳトランジスタＰ
２を含んでいる。このＭＯＳトランジスタＰ２はそのチ
ャネルパスで第１のインバータＩ１の回路節点１と第１
の供給電位ＶＤＤとの間に配置されている。そのゲート
には作動中に、第２の供給電位ＶＤＤの値に関して一定
の値を有する参照電位Ｖref が与えられている。第２の
供給電位ＶＤＤの値が作動中に大きさΔＶＤＤだけ減少
すると、参照電位Ｖref は同じ大きさΔＶＤＤだけ減少
する。第２の供給電位ＶＤＤの値が作動中に大きさΔＶ
ＤＤだけ上昇すると、参照電位Ｖref は同じ大きさΔＶ
ＤＤだけ上昇する。参照電位Ｖref の値は、ＭＯＳトラ
ンジスタＰ２が第２のイネーブルトランジスタＥＮ２の
遮断状態において電気的に導通しているように選定され
ている。ＭＯＳトランジスタＰ２のゲートとソースとの
間の電圧ＵGSは上記のことに相応して一定である。従っ
て作動中に一定の電流ＩDSがＭＯＳトランジスタＰ２の
チャネルパスを経て流れる。すなわち、これが定電流源
Ｉとして作用する。
【００１４】図２にはイネーブルトランジスタＥＮ１、
ＥＮ２の別の実施例も示されている。図１による実施例
ではイネーブルトランジスタＥＮ１、ＥＮ２は互いに逆
のチャネル形式であるが（第１のイネーブルトランジス
タＥＮ１：ｎチャネル形式、第２のイネーブルトランジ
スタＥＮ２：ｐチャネル形式）、それらは図２による実
施例では同じチャネル形式、すなわちｎチャネル形式で
ある。イネーブル入力端ＥＮと第２のイネーブルトラン
ジスタＥＮ２のゲートとの間にさらに第３のインバータ
Ｉ３が配置されているので、図２による第２のイネーブ
ルトランジスタＥＮ２がイネーブル信号０ＥＮに関して
図１による第２のイネーブルトランジスタＥＮ２と同一
のスイッチング挙動を有する。
【００１５】図３による実施例は、図２に相応するが、
参照電位Ｖref を発生するための装置が付加されてお
り、またｐチャネル形式のイネーブルトランジスタＥＮ
１、ＥＮ２を有する構成が示されている。図３によるイ
ネーブルトランジスタＥＮ１、ＥＮ２のスイッチング挙
動は図２によるイネーブルトランジスタＥＮ１、ＥＮ２
に比較して逆であるから、図２に関して先にあげた図３
中の第３のインバータＩ３はイネーブル入力端ＥＮと第
１のイネーブルトランジスタＥＮ１のゲートとの間に配
置されている。図３による参照電位Ｖref を発生するた
めの装置は、第２の供給電位ＶＤＤとＭＯＳトランジス
タＰ２のゲートとの間に配置されている３つの互いに直
列に接続されたダイオードＤ（本発明によれば少なくと
も１つのダイオードが設けられている）と、ＭＯＳトラ
ンジスタＰ２のゲートと第１の供給電位ＶＳＳとの間に
配置されている抵抗Ｒとを含んでいる。抵抗Ｒはもちろ
ん複数の（直列および（または）並列に接続された）抵
抗を有する抵抗回路網により置換されていてよい。抵抗
Ｒの値は、入力信号ＩＮに関する過渡状態で、またイネ
ーブル信号０ＥＮの能動化された第１の論理レベルにお
いて可能なかぎりわずかな電流が第２の供給電位ＶＤＤ
と第１の供給電位ＶＳＳとの間を（ダイオードＤを経
て）流れるように選ばれている（たとえば２５０ｋ
Ω）。それは例えば植え込み抵抗として、または高抵抗
のポリシリコン導線の形態で、または高いチャネル抵抗
を有するＭＯＳトランジスタとして構成されていてよ
い。こうして参照電位Ｖref は常に第２の供給電位ＶＤ
Ｄに対して同一の差、すなわち個々のダイオードＤのダ
イオード流れ電圧ＶthD の和ΣＶthD を有する。ダイオ
ードＤは図３による実施例ではｐｎ接合ダイオードであ
る。
【００１６】図４による実施例ではダイオードＤはダイ
オードとして接続されているｐチャネル形式のトランジ
スタである（図３と相違して単に２つのダイオードＤが
示されている）。さらにイネーブルトランジスタＥＮ
１、ＥＮ２は図１による実施例に相応して逆のチャネル
形式である。
【００１７】図５には、図３による３つのダイオードＤ
の代わりに、または図４による２つのダイオードＤの代
わりに、ダイオードとして接続されているｎチャネル形
式のトランジスタの形態で単一のダイオードＤが示され
ている。
【００１８】本発明によるバッファ回路を集積半導体回
路内に構成するため、ダイオードＤをダイオードとして
接続されているｐチャネルトランジスタの形態で構成す
ることは特に望ましい。これは２つの他の実施例（ダイ
オードとしてのｎチャネルトランジスタまたはｐｎ接合
ダイオード）にくらべて、製造に伴うＭＯＳトランジス
タＰ２のなかの変動（テクノロジー変動および温度依存
性）がダイオードＤとして接続されているｐチャネルト
ランジスタにより自動的に製造に伴って補償されるとい
う利点を有する。
【００１９】図６による実施例は図４による実施例に基
づいている。それはさらに、ＭＯＳトランジスタＰ２の
ゲートと第１の供給電位ＶＳＳとの間に配置されている
第１のキャパシタンスＣVSS を含んでいる。このこと
は、望ましくない状況のもとに第１のインバータＩ１の
トランジスタＮ１のスイッチング挙動に不利に影響し得
る第１の供給電位ＶＳＳ（たいてい零ボルト、すなわち
接地）への擾乱（このトランジスタＮ１のゲート‐ソー
ス間電圧ＵGSへの影響）が第１の供給電位ＶＳＳへの
（従ってまた第１のインバータＩ１のトランジスタＮ１
のソースへの）参照電位Ｖref の容量性結合により十分
に阻止されるという利点を有する。なぜならば、容量性
結合がＭＯＳトランジスタＰ２のなかのチャネル電流Ｉ
DSの減少を生じさせ、この減少が再び第１のインバータ
Ｉ１のトランジスタＮ１における影響を相殺するからで
ある。第１のキャパシタンスＣVSS は特に、入力信号Ｉ
ＮがＴＴＬレベルを有するときに重要である。すなわち
２．４Ｖの入力信号ＩＮの高レベルの際には第１のイン
バータＩ１のトランジスタＮ１は確かに電気的に導通し
ている（たとえばＶＳＳ＝０ＶおよびＶＤＤ＝５Ｖの供
給電位を仮定）が、その導電性はこの範囲内で第１の供
給電位ＶＳＳへの場合によっては生ずる擾乱にまだ強く
関係している。それに対して入力信号ＩＮがＣＭＯＳレ
ベルを有するならば、第１のキャパシタンスＣVSS は、
バッファ回路の機能を損なうことなしに、全く省略され
得る。なぜならば、その場合にトランジスタＮ１のスイ
ッチング挙動は第１の供給電位ＶＳＳの擾乱に十分に無
関係であるからである。それはＴＴＬレベルの入力信号
ＩＮの際にも、他の措置により第１の供給電位ＶＳＳが
たかだか最小の擾乱を有し得ることが保証されていると
きには省略され得る。
【００２０】図７による実施例は図６による実施例を越
えて本発明によるバッファ回路の作動を最適化する別の
有利な構成を示す。一方では、ＭＯＳトランジスタＰ２
のゲートと第１のインバータＩ１の入力端との間に配置
されている第２のキャパシタンスＣINが設けられてい
る。これは参照電位Ｖref と入力信号ＩＮとの間の容量
性結合を生じさせ、またその結果として（能動化された
イネーブル信号０ＥＮの際に）図６による実施例の場合
よりも短い第１のインバータＩ１のスイッチング時間を
有する。
【００２１】両キャパシタンスＣVSS 、ＣINの１つもし
くは両キャパシタンスＣVSS 、ＣINはＭＯＳバラクタと
して、すなわちソースおよびドレインが互いに電気的に
接続されているトランジスタとして構成されていてよ
い。
【００２２】もしも第１のインバータＩ１がその切換点
に関して、（能動化されたイネーブル信号０ＥＮの際
に）その出力端で、すなわち回路節点１で高状態から低
状態への（またはその逆の）比較的遅い移行が行われる
ようにディメンジョニングされている場合には、これ
は、第２のインバータＩ２の切換点の近くに位置する回
路節点１におけるレベル値において、第２のインバータ
Ｉ２が短時間にしばしば低状態と高状態との間（または
その逆）を往復して切換わるという結果を生ずる。これ
は望ましくない。この望ましくないスイッチング挙動は
入力信号ＩＮおよび（または）第１の供給電位ＶＳＳに
おける擾乱にも起因し得る。
【００２３】それ故図７ではヒステリシストランジスタ
ＴＮＨｙ、ＴＰＨｙが設けられている。第１のヒステリ
シストランジスタＴＮＨｙはそのチャネルパスで第１の
供給電位ＶＳＳと回路節点１との間に配置されている。
そのゲートはバッファ回路の出力端と接続されている。
すなわち、ゲートには作動中に出力信号ＯＵＴが与えら
れている。それはｎチャネル形式である。第２のヒステ
リシストランジスタＴＰＨｙはそのチャネルパスで第２
の供給電位ＶＤＤと回路節点１との間に配置されてい
る。そのゲートは同じくバッファ回路の出力端と接続さ
れている。すなわち、それに作動中に同じく出力信号Ｏ
ＵＴが与えられている。それはｐチャネル形式である。
【００２４】その際に、第１のヒステリシストランジス
タＴＮＨｙの飽和電流が定電流源Ｉの電流よりも小さい
（有利には定電流源Ｉの電流の最大３０％である）こ
と、また第２のヒステリシストランジスタＴＰＨｙのチ
ャネル幅とチャネル長さとの比（ｗ／ｌ）が第１のイン
バータＩ１のトランジスタＮ１の相応のチャネル幅とチ
ャネル長さとの比よりも小さい（有利にはトランジスタ
Ｎ１における値の最大３０％である）ことは有利であ
る。
【００２５】以下にヒステリシストランジスタＴＮＨ
ｙ、ＴＰＨｙの機能を図８のダイアグラムにより説明す
る。その際に、イネーブル信号０ＥＮはその能動化され
た第１の論理レベルを有すると仮定されている。図８に
は入力信号ＩＮの値がバッファ回路の種々の実施例に関
するバッファ回路の出力信号ＯＵＴの値にくらべて曲線
として記入されている。入力信号ＩＮの上昇および低下
は曲線中にそれぞれ矢印で示されている。
【００２６】破線で示されている曲線Ａはヒステリシス
トランジスタＴＮＨｙ、ＴＰＨｙなしの本発明によるバ
ッファ回路のスイッチング挙動を示す。出力信号ＯＵＴ
の低状態から高状態への移行および高状態から低状態へ
の移行に対するバッファ回路の切換点はいずれも入力信
号ＩＮの１つの値ＶA に位置している。
【００２７】低状態から高状態への出力信号ＯＵＴの望
ましくない移行を結果として生じ得るような大きい擾乱
を供給電位ＶＳＳ、ＶＤＤおよび（または）入力信号Ｉ
Ｎに予想すべきであれば（その際に、これらの擾乱は時
間的に予見可能でなく、従ってイネーブル信号０ＥＮに
不能動化された第２の論理レベルが対応付け可能でない
ことが仮定されている）、図８による第２のヒステリシ
ストランジスタＴＰＨｙを設けること（曲線Ａおよび
Ｂ）が推奨される。これは、入力信号ＩＮの上昇の際に
出力信号ＯＵＴがその高い値をこのヒステリシストラン
ジスタなしのバッファ回路の入力信号ＩＮの値ＶA より
も高い（たとえば０，１ないし０，４Ｖ高い）入力信号
ＩＮのＶTPHy（曲線Ｂ）の１つの値において初めてとる
ようにする。すなわち、入力信号ＩＮの値の上昇（曲線
Ｂ中の矢印）に対してはバッファ回路の切換点は入力信
号ＩＮのより大きい値の方向にずらされる。高い値から
低い値の方向への入力信号ＩＮの値の下降（曲線Ａ中の
下向きの矢印）に対してはバッファ回路の切換点は（ヒ
ステリシストランジスタなしのバッファ回路に相応し
て）不変に入力信号ＩＮの値ＶA にとどまる。
【００２８】それに対して、高状態から低状態への出力
信号ＯＵＴの望ましくない移行を結果として生じ得るよ
うな（同じく時間的に予見可能でない、上記参照）大き
い擾乱が供給電位ＶＳＳ、ＶＤＤおよび（または）入力
信号ＩＮに予想される場合には、第１のヒステリシスト
ランジスタＴＮＨｙを設けること（曲線ＡおよびＣ）が
推奨される。これは、入力信号ＩＮの上昇の際に出力信
号ＯＵＴがその高い値を不変に入力信号ＩＮの値ＶA
（曲線Ａ中の上向きの矢印；ヒステリシストランジスタ
なしのバッファ回路に相応する）においてとるようにす
る。しかし高い値から低い値の方向への入力信号ＩＮの
値の下降（曲線Ｃ中の下向きの矢印）に対してはバッフ
ァ回路の切換点は入力信号ＩＮのより小さい値の方向に
値ＶTNHyにずらされる（たとえば下向きに０，１ないし
０，４Ｖだけ）。
【００２９】しかし、出力信号ＯＵＴの望ましくない移
行を高状態から低状態への移行の際にもその逆の移行の
際にも結果として生じ得る擾乱を予想すべきであれば、
図７中に示されているように（図８中の曲線Ｂおよび
Ｃ）、両ヒステリシストランジスタＴＰＨｙ、ＴＮＨｙ
の使用が有利である。これは、入力信号ＩＮの上昇の際
に出力信号ＯＵＴがその高い値をヒステリシストランジ
スタなしのバッファ回路の入力信号ＩＮの値ＶA よりも
高い（たとえば０，１ないし０，４Ｖ高い）入力信号Ｉ
ＮのＶTPHy（曲線Ｂ）の１つの値において初めてとるよ
うにする。すなわち、入力信号ＩＮの値の上昇（曲線Ｂ
中の矢印）に対してはバッファ回路の切換点は入力信号
ＩＮのより大きい値の方向にずらされる。同じく、高い
値から低い値の方向への入力信号ＩＮの値の下降（曲線
Ｃ中の下向きの矢印）に対してはバッファ回路の切換点
はヒステリシストランジスタなしのバッファ回路にくら
べて入力信号ＩＮのより小さい値の方向に値ＶTNHyにず
らされる（たとえば下向きに０，１ないし０，４Ｖだ
け）。
【００３０】図９には図３ないし図６によるダイオード
Ｄに対するバッファ回路の参照電位Ｖref の値が第２の
供給電位ＶＤＤを横軸にとって示されている（曲線
Ｆ）。その経過は図２および図７による実施例では定性
的に同一であり、それは単にその定量的経過が場合によ
っては異なっている。なぜならば図２、７による実施例
にはダイオードが示されていないからである。
【００３１】曲線Ｅは条件Ｖ´ref ＝ＶＤＤに対して生
ずるであろう参照電位Ｖ´ref の仮説的な経過を示す。
この場合は本教示によれば実際には排除されている。そ
の理由は、ＭＯＳトランジスタＰ２が常に遮断状態にあ
るのでバッファ回路が機能しないことである。曲線Ｅは
単に、曲線Ｆの経過をよりわかりやすく示す役割をす
る。曲線Ｆが第２の供給電位ＶＤＤに対する参照電位Ｖ
ref の実際の経過を示す。
【００３２】先ず（バッファ回路の始動および能動化さ
れたイネーブル信号０ＥＮの際に）第２の供給電位ＶＤ
Ｄが、ダイオードＤのすべての流れ電圧の和ΣＶthD に
相当する１つの値まで上昇する。この点まで参照電位Ｖ
ref の値は常に０Ｖである。ＭＯＳトランジスタＰ２に
おけるゲート‐ソース間電圧ＵGS(P2)（曲線Ｇにより示
されている）が、第２の供給電位ＶＤＤの上昇に平行に
値ΣＶthD まで上昇する。いまその後の経過のなかで第
２の供給電位ＶＤＤの値がこの和値ΣＶthD を越えて上
昇すると、参照電位Ｖref は、常にＶref ＝ＶＤＤ−Σ
ＶthD が成り立つように、第２の供給電位ＶＤＤのその
つどの現在の値から和値ΣＶthD を差し引いた値に常に
等しい値だけ上昇する。その結果、ＭＯＳトランジスタ
Ｐ２におけるゲート‐ソース間電圧ＵGS(P2)に対するこ
の範囲に対して常に式 ＵGS(P2)＝ＶＤＤ−Ｖref ＝ＶＤＤ−（ＶＤＤ−ΣＶth
D ）＝ΣＶthD が成り立つ。
【００３３】この値は一定である。いま本発明により和
値ΣＶthD ≧〔ＭＯＳトランジスタＰ２のカットオフ電
圧ＶthP2の値〕であれば、ＭＯＳトランジスタＰ２のチ
ャネルバスを経て常に一定電流ＩDSが流れ、ＭＯＳトラ
ンジスタＰ２は定電流源Ｉとして作用する。
【００３４】図９は、この場合に、第２の供給電位ＶＤ
Ｄの値が（たとえば電圧侵入により、または示されてい
るように第２の供給電位ＶＤＤの上昇の際に）大きさΔ
ＶＤＤだけ変化することによって、参照電位Ｖref の値
が同一の大きさΔＶＤＤだけ変化することをも示す。
【００３５】図１１には本発明によるバッファ回路の別
の有利な実施例が示されている。それは図３による実施
例に基づいているが、下記の変更点を有する。一方では
両イネーブルトランジスタＥＮ１、ＥＮ２が、既に図１
により説明したように、互いに逆のチャネル形式であ
る。他方では抵抗Ｒが（図３の場合のように）ＭＯＳト
ランジスタＰ２のゲートと第１の供給電位ＶＳＳとの間
に配置されておらずに、ダイオードＤと第１の供給電位
ＶＳＳとの間に配置されている。抵抗ＲはＭＯＳトラン
ジスタＰ２のゲートと接続されている抵抗タップを有す
るポテンショメータの形態に構成されている。こうして
抵抗Ｒは機能的に２つの抵抗部分Ｒ１、Ｒ２に分解され
る。その際に第１の抵抗部分Ｒ１はダイオードＤと、Ｍ
ＯＳトランジスタＰ２のゲートと接続されている抵抗タ
ップとの間に配置されており、他方において第２の抵抗
部分Ｒ２はこの抵抗タップと第１の供給電位ＶＳＳとの
間に配置されている。
【００３６】この配置により抵抗Ｒにおける抵抗タップ
の適当な位置決めにより参照電位Ｖref の所望の値が単
にダイオード流れ電圧ＶthD を有する適当な数のダイオ
ードＤの選択による場合よりも精密に設定され得る。
【００３７】技術的に等価な解決策は、両抵抗部分Ｒ
１、Ｒ２を有する抵抗Ｒの代わりに少なくとも２つの直
列に接続されている分離した抵抗Ｒ１´、Ｒ２´を設け
ることによっても得られる。その際に一方の抵抗Ｒ１´
はダイオードＤとＭＯＳトランジスタＰ２のゲートとの
間に配置されており、他方の抵抗Ｒ２´はＭＯＳトラン
ジスタＰ２のゲートと第１の供給電位ＶＳＳとの間に配
置されている（図１２参照）。
【図面の簡単な説明】
【図１】本発明の一実施例の接続図である。
【図２】本発明の一実施例の接続図である。
【図３】本発明の一実施例の接続図である。
【図４】本発明の一実施例の接続図である。
【図５】本発明の一実施例の接続図である。
【図６】本発明の一実施例の接続図である。
【図７】本発明の一実施例の接続図である。
【図８】本発明の作用を説明するための電位ダイアグラ
ムである。
【図９】本発明の作用を説明するための電位ダイアグラ
ムである。
【図１０】本発明の作用を説明するためのダイアグラム
である。
【図１１】本発明の一実施例の接続図である。
【図１２】本発明の一実施例の接続図である。
【符号の説明】
１ 回路節点 ＣIN 第２のキャパシタンス ＣVSS 第１のキャパシタンス Ｄ ダイオード ＥＮ イネーブル入力端 ＥＮ１、ＥＮ２ イネーブルトランジスタ Ｉ 定電流源 Ｉ１ 第１のインバータ Ｉ２ 第２のインバータ Ｉ３ 第３のインバータ ＩＮ 入力信号 Ｎ１ トランジスタ ＯＵＴ 出力信号 Ｐ２ ＭＯＳトランジスタ ＴＮＨｙ 第１のヒステリシストランジスタ ＴＰＨｙ 第２のヒステリシストランジスタ Ｖref 参照電位 ＶＤＤ 第２の供給電位 ＶＳＳ 第１の供給電位

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１のインバータ（Ｉ１）および少なく
    とも１つの定電流源（Ｉ）を有する集積バッファ回路に
    おいて、 第１のインバータ（Ｉ１）に直列に接続されている少な
    くとも１つの第２のインバータ（Ｉ２）を含んでおり、
    第１のインバータ（Ｉ１）の入力端に入力信号（ＩＮ）
    が与えられ、第２のインバータ（Ｉ２）からバッファ回
    路の出力信号（ＯＵＴ）が取り出され、また両インバー
    タ（Ｉ１、Ｉ２）の間に回路節点（１）が配置されてお
    り、 第１のインバータ（Ｉ１）が少なくとも１つの定電流源
    （Ｉ）およびそれに直列に１つのトランジスタ（Ｎ１）
    を含んでおり、 トランジスタ（Ｎ１）のゲートが第１のインバータ（Ｉ
    １）の入力端であり、 第１のインバータ（Ｉ１）のトランジスタ（Ｎ１）のソ
    ースが第１の供給電位（ＶＳＳ）と接続されており、 第１のインバータ（Ｉ１）のトランジスタ（Ｎ１）のド
    レインが定電流源（Ｉ）と接続可能であり、 第１のインバータ（Ｉ１）のトランジスタ（Ｎ１）のド
    レインと定電流源（Ｉ）との接続が、電気的に第１のイ
    ンバータ（Ｉ１）のトランジスタ（Ｎ１）と回路節点
    （１）との間に配置されている第１のイネーブルトラン
    ジスタ（ＥＮ１）の電流パスにより行われ、 第２のイネーブルトランジスタ（ＥＮ２）が、その電流
    パスにより定電流源（Ｉ）に並列に配置されており、 イネーブルトランジスタ（ＥＮ１、ＥＮ２）のゲートが
    バッファ回路のイネーブル入力端（ＥＮ）と接続されて
    いることを特徴とする集積バッファ回路。
  2. 【請求項２】 定電流源（Ｉ）が回路節点（１）と第２
    の供給電位（ＶＤＤ）との間に配置されているＭＯＳト
    ランジスタ（Ｐ２）を含んでおり、このトランジスタは
    作動中に導電状態にあり、またそのゲートに作動中に、
    第２の供給電位（ＶＤＤ）の値に対し一定の差を有する
    値を有する参照電位（Ｖref ）が与えられていることを
    特徴とする請求項１記載の集積バッファ回路。
  3. 【請求項３】 ＭＯＳトランジスタ（Ｐ２）がｐチャネ
    ル形式であることを特徴とする請求項２記載の集積バッ
    ファ回路。
  4. 【請求項４】 参照電位（Ｖref ）を発生するため少な
    くとも１つの抵抗（Ｒ）および少なくとも１つのダイオ
    ード（Ｄ）が設けられており、少なくとも１つのダイオ
    ード（Ｄ）がＭＯＳトランジスタ（Ｐ２）のゲートと第
    ２の供給電位（ＶＤＤ）との間に配置されており、また
    抵抗（Ｒ）がＭＯＳトランジスタ（Ｐ２）のゲートと第
    １の供給電位（ＶＳＳ）との間に配置されていることを
    特徴とする請求項２または３記載の集積バッファ回路。
  5. 【請求項５】 参照電位（Ｖref ）を発生するためポテ
    ンショメータの形式の少なくとも１つの抵抗（Ｒ）およ
    び少なくとも１つのダイオード（Ｄ）が設けられてお
    り、抵抗（Ｒ）は第１の抵抗部分（Ｒ１）および第２の
    抵抗部分（Ｒ２）を有し、 両抵抗部分（Ｒ１、Ｒ２）がそのつどの他方の抵抗部分
    （Ｒ２；Ｒ１）のほうを向いたその端で抵抗（Ｒ）の電
    位タップとしてＭＯＳトランジスタ（Ｐ２）のゲートと
    接続されており、 少なくとも１つのダイオード（Ｄ）が第１の抵抗部分
    （Ｒ１）と第２の供給電位（ＶＤＤ）との間に配置され
    ており、また第２の抵抗部分（Ｒ２）が第１の供給電位
    （ＶＳＳ）と接続されていることを特徴とする請求項２
    または３記載の集積バッファ回路。
  6. 【請求項６】 参照電位（Ｖref ）を発生するため少な
    くとも２つの抵抗（Ｒ１´、Ｒ２´）および少なくとも
    １つのダイオード（Ｄ）が設けられており、 両抵抗（Ｒ１´、Ｒ２´）がそのつどの他方の抵抗（Ｒ
    ２´；Ｒ１´）のほうを向いたその端でＭＯＳトランジ
    スタ（Ｐ２）のゲートと接続されており、 少なくとも１つのダイオード（Ｄ）が第１の抵抗（Ｒ１
    ´）と第２の供給電位（ＶＤＤ）との間に配置されてお
    り、また第２の抵抗（Ｒ２´）が第１の供給電位（ＶＳ
    Ｓ）と接続されていることを特徴とする請求項２または
    ３記載の集積バッファ回路。
  7. 【請求項７】 ダイオード（Ｄ）がｐｎ接合ダイオード
    であることを特徴とする請求項４ないし６の１つに記載
    の集積バッファ回路。
  8. 【請求項８】 ダイオード（Ｄ）がダイオードとして接
    続されたトランジスタであることを特徴とする請求項４
    ないし６の１つに記載の集積バッファ回路。
  9. 【請求項９】 ＭＯＳトランジスタ（Ｐ２）のゲートと
    第１の供給電位（ＶＳＳ）との間に第１のキャパシタン
    ス（ＣVSS ）が配置されていることを特徴とする請求項
    ２ないし８の１つに記載の集積バッファ回路。
  10. 【請求項１０】 第１のインバータ（Ｉ１）とＭＯＳト
    ランジスタ（Ｐ２）のゲートとの間に第２のキャパシタ
    ンス（ＣIN）が配置されていることを特徴とする請求項
    ２ないし９の１つに記載の集積バッファ回路。
  11. 【請求項１１】 キャパシタンス（ＣVSS 、ＣIN）の少
    なくとも１つがＭＯＳバラクタであることを特徴とする
    請求項９または１０記載の集積バッファ回路。
  12. 【請求項１２】 回路節点（１）と第１の供給電位（Ｖ
    ＳＳ）との間に第１のヒステリシストランジスタ（ＴＮ
    Ｈｙ）がそのチャネルパスで配置されており、そのゲー
    トが第２のインバータ（Ｉ２）の出力端と接続されてい
    ることを特徴とする請求項１ないし１１の１つに記載の
    集積バッファ回路。
  13. 【請求項１３】 第１のヒステリシストランジスタ（Ｔ
    ＮＨｙ）がｎチャネル形式であることを特徴とする請求
    項１２記載の集積バッファ回路。
  14. 【請求項１４】 第１のヒステリシストランジスタ（Ｔ
    ＮＨｙ）が定電流源（Ｉ）の電流よりも小さい飽和電流
    を有することを特徴とする請求項１２または１３記載の
    集積バッファ回路。
  15. 【請求項１５】 回路節点（１）と第２の供給電位（Ｖ
    ＤＤ）との間に第２のヒステリシストランジスタ（ＴＰ
    Ｈｙ）がそのチャネルパスで配置されており、そのゲー
    トが第２のインバータ（Ｉ２）の出力端と接続されてい
    ることを特徴とする請求項２ないし１４の１つに記載の
    集積バッファ回路。
  16. 【請求項１６】 第２のヒステリシストランジスタ（Ｔ
    ＰＨｙ）がｐチャネル形式であることを特徴とする請求
    項１５記載の集積バッファ回路。
  17. 【請求項１７】 第２のヒステリシストランジスタ（Ｔ
    ＰＨｙ）が、第１のインバータ（Ｉ１）のトランジスタ
    （Ｎ１）のチャネル幅対チャネル長さの比よりも小さい
    チャネル幅対チャネル長さの比を有することを特徴とす
    る請求項１５または１６記載の集積バッファ回路。
  18. 【請求項１８】 イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）が互いに逆のチャネル形式であることを特徴とす
    る請求項１ないし１７の１つに記載の集積バッファ回
    路。
  19. 【請求項１９】 イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）が同一のチャネル形式であり、またイネーブル入
    力端（ＥＮ）と両イネーブルトランジスタ（ＥＮ１、Ｅ
    Ｎ２）の１つ（ＥＮ２；ＥＮ１）のゲートとの間に第３
    のインバータ（Ｉ３）が配置されていることを特徴とす
    る請求項１ないし１７の１つに記載の集積バッファ回
    路。
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